JP2000299375A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】素子分離にトレンチアイソレーション法（ＴＩ
分離法）を用いた場合、トレンチ肩部の素子分離酸化膜
に窪みが生じ、その上を覆うゲート電極又はゲート配線
用のシリコン膜を成膜した後に低抵抗化のための金属シ
リサイド成膜、熱処理を行うと窪みに対応する箇所の金
属シリサイドに亀裂が入り、続くゲート電極又はゲート
配線のパターニング後にその残さが発生したり、配線の
層抵抗が大きくなったりする問題があった。 【解決手段】シリコン膜１１を成膜した後に、予め砒素
イオン１７又はシリコンをシリコン膜１１に注入して絶
縁分離用埋込酸化膜の窪み９に対応する箇所のシリコン
膜１１の窪みを緩和しておく。その後に低抵抗化のため
の金属シリサイド成膜、熱処理を行っても、続くゲート
電極又はゲート配線のパターニング後には、窪みに対応
する箇所の金属シリサイドの残さが発生せず、ゲート配
線の層抵抗も正常な低い値とすることができる。
分離法）を用いた場合、トレンチ肩部の素子分離酸化膜
に窪みが生じ、その上を覆うゲート電極又はゲート配線
用のシリコン膜を成膜した後に低抵抗化のための金属シ
リサイド成膜、熱処理を行うと窪みに対応する箇所の金
属シリサイドに亀裂が入り、続くゲート電極又はゲート
配線のパターニング後にその残さが発生したり、配線の
層抵抗が大きくなったりする問題があった。 【解決手段】シリコン膜１１を成膜した後に、予め砒素
イオン１７又はシリコンをシリコン膜１１に注入して絶
縁分離用埋込酸化膜の窪み９に対応する箇所のシリコン
膜１１の窪みを緩和しておく。その後に低抵抗化のため
の金属シリサイド成膜、熱処理を行っても、続くゲート
電極又はゲート配線のパターニング後には、窪みに対応
する箇所の金属シリサイドの残さが発生せず、ゲート配
線の層抵抗も正常な低い値とすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、素子分離にトレンチを用いた場合の
ゲート電極又はゲート配線の形成方法に関する。
方法に関し、特に、素子分離にトレンチを用いた場合の
ゲート電極又はゲート配線の形成方法に関する。
【０００２】
【従来の技術】半導体素子形成領域を分離する方法とし
ては、半導体基板表面に厚い酸化膜を形成するＬＯＣＯ
Ｓ（ＬｏＣａｌ ＯｘｉＳｉｄａｔｉｏｎの略称、以下
ロコスと記す）分離法、半導体基板に溝を掘ってその溝
に絶縁膜を埋め込むＴＩ（Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎの略称、以下トレンチと記す）分離法等がある。
ＴＩ分離法では、図３（ａ）のように、半導体基板１の
上に下敷酸化膜２、マスク窒化膜３を形成しておき、更
にその上にフォトレジスト４をパターニングしてそれを
マスクに上から順にマスク窒化膜３、下敷酸化膜２を除
去し、続いて露出した半導体基板１をエッチングしてト
レンチ５を形成する。この後、図３（ｂ）のように、絶
縁分離用酸化膜６を化学気相成長（Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎの略称、以下ＣＶＤと
記す）法によりトレンチ５を十分に埋め込む厚さに成長
させ、続いて化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇの略称、以下Ｃ
ＭＰと記す）法によりマスク窒化膜３をエッチングスト
ッパーとして絶縁分離用酸化膜６をその表面から研磨す
る。更に、図３（ｃ）のように、マスク窒化膜３を熱リ
ン酸により、下敷酸化膜２をフッ酸系のエッチング液に
より順次エッチング除去するが、下敷酸化膜２のエッチ
ング時には絶縁分離用埋込酸化膜７も同時にエッチング
されるので、トレンチ肩８において絶縁分離用埋込酸化
膜の窪み９が生じる。次に、図４（ａ）のように、膜厚
８ｎｍのゲート酸化膜１０を形成した後、ＣＶＤ法によ
って電極形成用の膜厚１００ｎｍのリンドープトシリコ
ン膜１１を堆積させる。その後、リンドープトシリコン
膜１１上に、膜厚１５０ｎｍのアモルファスチタンシリ
サイド１２をスパッタにより成膜する。この後、図４
（ｂ）のように、ゲート電極パターニング用のハードマ
スクとして、ＣＶＤ法により４００℃で膜厚２００ｎｍ
のハードマスク酸化膜１３を成長させる。続いて、図４
（ｃ）のように、８５０℃の熱処理を行なって、アモル
ファスチタンシリサイド１２を多結晶チタンシリサイド
１４とする。最後に、図示はしないが、レジストパター
ンをマスクとしてハードマスク酸化膜１３、多結晶チタ
ンシリサイド１４、リンドープトシリコン膜１１を順次
エッチングして、チタンポリサイドゲート電極又はチタ
ンポリサイドゲート配線を形成する。
ては、半導体基板表面に厚い酸化膜を形成するＬＯＣＯ
Ｓ（ＬｏＣａｌ ＯｘｉＳｉｄａｔｉｏｎの略称、以下
ロコスと記す）分離法、半導体基板に溝を掘ってその溝
に絶縁膜を埋め込むＴＩ（Ｔｒｅｎｃｈ Ｉｓｏｌａｔ
ｉｏｎの略称、以下トレンチと記す）分離法等がある。
ＴＩ分離法では、図３（ａ）のように、半導体基板１の
上に下敷酸化膜２、マスク窒化膜３を形成しておき、更
にその上にフォトレジスト４をパターニングしてそれを
マスクに上から順にマスク窒化膜３、下敷酸化膜２を除
去し、続いて露出した半導体基板１をエッチングしてト
レンチ５を形成する。この後、図３（ｂ）のように、絶
縁分離用酸化膜６を化学気相成長（Ｃｈｅｍｉｃａｌ
ＶａｐｏｒＤｅｐｏｓｉｔｉｏｎの略称、以下ＣＶＤと
記す）法によりトレンチ５を十分に埋め込む厚さに成長
させ、続いて化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇの略称、以下Ｃ
ＭＰと記す）法によりマスク窒化膜３をエッチングスト
ッパーとして絶縁分離用酸化膜６をその表面から研磨す
る。更に、図３（ｃ）のように、マスク窒化膜３を熱リ
ン酸により、下敷酸化膜２をフッ酸系のエッチング液に
より順次エッチング除去するが、下敷酸化膜２のエッチ
ング時には絶縁分離用埋込酸化膜７も同時にエッチング
されるので、トレンチ肩８において絶縁分離用埋込酸化
膜の窪み９が生じる。次に、図４（ａ）のように、膜厚
８ｎｍのゲート酸化膜１０を形成した後、ＣＶＤ法によ
って電極形成用の膜厚１００ｎｍのリンドープトシリコ
ン膜１１を堆積させる。その後、リンドープトシリコン
膜１１上に、膜厚１５０ｎｍのアモルファスチタンシリ
サイド１２をスパッタにより成膜する。この後、図４
（ｂ）のように、ゲート電極パターニング用のハードマ
スクとして、ＣＶＤ法により４００℃で膜厚２００ｎｍ
のハードマスク酸化膜１３を成長させる。続いて、図４
（ｃ）のように、８５０℃の熱処理を行なって、アモル
ファスチタンシリサイド１２を多結晶チタンシリサイド
１４とする。最後に、図示はしないが、レジストパター
ンをマスクとしてハードマスク酸化膜１３、多結晶チタ
ンシリサイド１４、リンドープトシリコン膜１１を順次
エッチングして、チタンポリサイドゲート電極又はチタ
ンポリサイドゲート配線を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
製造方法では、ゲート電極パターニング用のハードマス
クとして４００℃程度でハードマスク酸化膜１３を形成
すると、絶縁分離用埋込酸化膜の窪み９の上方に位置す
るアモルファスチタンシリサイド１２に図４（ｂ）のよ
うに、亀裂１５がはいる。又、続いて行なう結晶化のた
めの８５０℃程度の熱処理によって、多結晶チタンシリ
サイド１４の亀裂１６の程度はさらに大きくなる。この
多結晶チタンシリサイド１４の亀裂１６は、ゲート電極
又はゲート配線パターニング後の残さやゲート配線抵抗
のバラツキを引き起こす。
製造方法では、ゲート電極パターニング用のハードマス
クとして４００℃程度でハードマスク酸化膜１３を形成
すると、絶縁分離用埋込酸化膜の窪み９の上方に位置す
るアモルファスチタンシリサイド１２に図４（ｂ）のよ
うに、亀裂１５がはいる。又、続いて行なう結晶化のた
めの８５０℃程度の熱処理によって、多結晶チタンシリ
サイド１４の亀裂１６の程度はさらに大きくなる。この
多結晶チタンシリサイド１４の亀裂１６は、ゲート電極
又はゲート配線パターニング後の残さやゲート配線抵抗
のバラツキを引き起こす。
【０００４】多結晶チタンシリサイドに亀裂がはいる原
因としては、以下に述べることが考えられる。ゲート酸
化膜上に形成したリンドープトシリコン膜の表面は、絶
縁分離用埋込酸化膜の窪みの上方では、下地の形状を反
映してＶ字型の鋭角な窪みが生じる。このため、アモル
ファスチタンシリサイドがハードマスク用の酸化膜形成
時（４００℃）にＣ４９構造（熱処理によってシリコン
とチタンとが反応して形成される抵抗率の高いＴｉＳｉ
２相を指す）に相変化したことと、更にアモルファスチ
タンシリサイドの結晶化のための熱処理時（８５０℃）
にＣ５４構造（熱処理によってシリコンとチタンとが反
応して形成される抵抗率がＣ４９構造よりも１桁低いＴ
ｉＳｉ２相を指す）に相変化したことによる膜の収縮に
よる応力が、Ｖ字型の鋭角な窪みに集中し、チタンポリ
サイドゲート配線に亀裂がはいると考えられる。
因としては、以下に述べることが考えられる。ゲート酸
化膜上に形成したリンドープトシリコン膜の表面は、絶
縁分離用埋込酸化膜の窪みの上方では、下地の形状を反
映してＶ字型の鋭角な窪みが生じる。このため、アモル
ファスチタンシリサイドがハードマスク用の酸化膜形成
時（４００℃）にＣ４９構造（熱処理によってシリコン
とチタンとが反応して形成される抵抗率の高いＴｉＳｉ
２相を指す）に相変化したことと、更にアモルファスチ
タンシリサイドの結晶化のための熱処理時（８５０℃）
にＣ５４構造（熱処理によってシリコンとチタンとが反
応して形成される抵抗率がＣ４９構造よりも１桁低いＴ
ｉＳｉ２相を指す）に相変化したことによる膜の収縮に
よる応力が、Ｖ字型の鋭角な窪みに集中し、チタンポリ
サイドゲート配線に亀裂がはいると考えられる。
【０００５】本発明の目的は、トレンチ分離の上方にト
レンチ分離を横断してゲート配線を走査させる場合に、
ゲート電極又はゲート配線パターニング後の残さをなく
し、ゲート配線抵抗のバラツキを抑えることのできる半
導体装置の製造方法を提供することにある。
レンチ分離を横断してゲート配線を走査させる場合に、
ゲート電極又はゲート配線パターニング後の残さをなく
し、ゲート配線抵抗のバラツキを抑えることのできる半
導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の所定領域を掘削して素子分離用
の溝を形成し、そこに第１の絶縁膜を埋め込み、前記第
１の絶縁膜を含む前記半導体基板の表面に第２の絶縁膜
を成長させ、前記第２の絶縁膜の上に不純物含有シリコ
ン層を成長させ、前記不純物含有シリコン層に元素を導
入し、前記不純物含有シリコン層上に金属含有の非晶質
シリコン層を被着し、熱処理を施して前記金属含有の非
晶質シリコン層を多結晶金属シリサイド層とし、前記多
結晶金属シリサイド層及び前記不純物含有シリコン層を
パターニングしてゲート電極或いはゲート配線を形成す
ることを特徴としており、具体的には、前記不純物含有
シリコン層が、Ｎ型のみの領域である場合には、前記元
素は砒素であり、Ｎ型及びＰ型の２つの領域からなる場
合には、前記原子はシリコンであることを特徴とし、更
に具体的には、前記原子を導入する手段がイオン注入で
あり、前記砒素の注入量は５×１０15／ｃｍ2以上であ
り、前記シリコンの注入量は１×１０16／ｃｍ2以上で
ある、というものである。
造方法は、半導体基板の所定領域を掘削して素子分離用
の溝を形成し、そこに第１の絶縁膜を埋め込み、前記第
１の絶縁膜を含む前記半導体基板の表面に第２の絶縁膜
を成長させ、前記第２の絶縁膜の上に不純物含有シリコ
ン層を成長させ、前記不純物含有シリコン層に元素を導
入し、前記不純物含有シリコン層上に金属含有の非晶質
シリコン層を被着し、熱処理を施して前記金属含有の非
晶質シリコン層を多結晶金属シリサイド層とし、前記多
結晶金属シリサイド層及び前記不純物含有シリコン層を
パターニングしてゲート電極或いはゲート配線を形成す
ることを特徴としており、具体的には、前記不純物含有
シリコン層が、Ｎ型のみの領域である場合には、前記元
素は砒素であり、Ｎ型及びＰ型の２つの領域からなる場
合には、前記原子はシリコンであることを特徴とし、更
に具体的には、前記原子を導入する手段がイオン注入で
あり、前記砒素の注入量は５×１０15／ｃｍ2以上であ
り、前記シリコンの注入量は１×１０16／ｃｍ2以上で
ある、というものである。
【０００７】
【発明の実施の形態】まず、本発明の第１の実施形態に
ついて、図１を用いて説明する。図１（ａ）〜（ｃ）
は、半導体基板表面にトレンチ分離法を用いて素子分離
を行う場合の素子分離領域近傍の断面図であり、本発明
の第１の実施形態はゲート酸化膜上にリンドープトシリ
コン膜を形成するところまでは従来の製造方法と同じで
あるので、その後に続く本発明に係わる主要な製造工程
についてのみ示した断面図である。 従来の製造方法と
同様にして、下敷酸化膜２を除去した後の図３（ｃ）の
状態からゲート酸化膜１０を成長させ、更にリンドープ
トシリコン膜３１を堆積した後、図１（ａ）のように、
リンドープトシリコン膜１１に砒素イオン１７を、イオ
ン注入量５×１０15/ｃｍ2の条件で注入する。次に、図
１（ｂ）のように、アモルファスチタンシリサイド３２
を膜厚１５０ｎｍの厚さにスパッタで成膜する。ここ
で、アモルファスチタンシリサイド３２に代えてタング
ステンシリサイド、コバルトシリサイド等の高融点金属
シリサイドを用いることもできる。続いて、図１（ｃ）
のように、ゲート電極パターニング用のハードマスクと
して、ＣＶＤ法によって４００℃で膜厚２００ｎｍのハ
ードマスク酸化膜３３を成長させる。この後、８５０℃
の熱処理を行なってアモルファスチタンシリサイド３２
を多結晶チタンシリサイド３４とする。本実施形態にお
いては、多結晶チタンシリサイド３４の上にハードマス
ク酸化膜３３を成長させているが、必ずしもハードマス
ク酸化膜３３は必要であるというのではなく、多結晶チ
タンシリサイド３４と密着性の良いレジストパターンで
あれば、それを直接ゲート電極又はゲート配線形成用の
マスクとして多結晶チタンシリサイド３４上に設けても
良いことは言うまでもない。最後に、図は省略するが、
レジストパターンをマスクとしてハードマスク酸化膜３
３、多結晶チタンシリサイド３４、リンドープトシリコ
ン膜３１を順次エッチングして、チタンポリサイドゲー
ト電極又はチタンポリサイドゲート配線を形成する。
ついて、図１を用いて説明する。図１（ａ）〜（ｃ）
は、半導体基板表面にトレンチ分離法を用いて素子分離
を行う場合の素子分離領域近傍の断面図であり、本発明
の第１の実施形態はゲート酸化膜上にリンドープトシリ
コン膜を形成するところまでは従来の製造方法と同じで
あるので、その後に続く本発明に係わる主要な製造工程
についてのみ示した断面図である。 従来の製造方法と
同様にして、下敷酸化膜２を除去した後の図３（ｃ）の
状態からゲート酸化膜１０を成長させ、更にリンドープ
トシリコン膜３１を堆積した後、図１（ａ）のように、
リンドープトシリコン膜１１に砒素イオン１７を、イオ
ン注入量５×１０15/ｃｍ2の条件で注入する。次に、図
１（ｂ）のように、アモルファスチタンシリサイド３２
を膜厚１５０ｎｍの厚さにスパッタで成膜する。ここ
で、アモルファスチタンシリサイド３２に代えてタング
ステンシリサイド、コバルトシリサイド等の高融点金属
シリサイドを用いることもできる。続いて、図１（ｃ）
のように、ゲート電極パターニング用のハードマスクと
して、ＣＶＤ法によって４００℃で膜厚２００ｎｍのハ
ードマスク酸化膜３３を成長させる。この後、８５０℃
の熱処理を行なってアモルファスチタンシリサイド３２
を多結晶チタンシリサイド３４とする。本実施形態にお
いては、多結晶チタンシリサイド３４の上にハードマス
ク酸化膜３３を成長させているが、必ずしもハードマス
ク酸化膜３３は必要であるというのではなく、多結晶チ
タンシリサイド３４と密着性の良いレジストパターンで
あれば、それを直接ゲート電極又はゲート配線形成用の
マスクとして多結晶チタンシリサイド３４上に設けても
良いことは言うまでもない。最後に、図は省略するが、
レジストパターンをマスクとしてハードマスク酸化膜３
３、多結晶チタンシリサイド３４、リンドープトシリコ
ン膜３１を順次エッチングして、チタンポリサイドゲー
ト電極又はチタンポリサイドゲート配線を形成する。
【０００８】ここで、図２（ａ）にゲート電極又はゲー
ト配線の層抵抗（ウェハー面内平均値）のイオン注入量
依存性をイオン注入に砒素（Ａｓ）を用いた場合の様子
を示す。図中実線は平坦な下地上に形成されたゲート電
極又はゲート配線の層抵抗の変化の様子を示し、破線は
トレンチ分離酸化膜上方の窪みの上でのゲート電極又は
ゲート配線の層抵抗の変化の様子を示している。この場
合、後者の層抵抗は注入量が増加するにしたがって小さ
くなり、イオン注入の注入量が５×１０15/ｃｍ2以上で
は、平坦な下地上での層抵抗と同程度の値となる。この
ことから、少なくとも５×１０15/ｃｍ2以上の注入量
で、ゲート電極又はゲート配線形成用のリンドープトシ
リコン膜に砒素イオンを注入すれば、トレンチ分離酸化
膜上方の窪みの上でのリンドープトシリコン膜の表面の
窪みが緩和され、その上に成膜される多結晶チタンシリ
サイドにに亀裂がはいる現象を防止でき、結果として、
ゲート電極又はゲート配線パターニング後の残さがな
い、正常な低い層抵抗を有するゲート電極又はゲート配
線が得られる。
ト配線の層抵抗（ウェハー面内平均値）のイオン注入量
依存性をイオン注入に砒素（Ａｓ）を用いた場合の様子
を示す。図中実線は平坦な下地上に形成されたゲート電
極又はゲート配線の層抵抗の変化の様子を示し、破線は
トレンチ分離酸化膜上方の窪みの上でのゲート電極又は
ゲート配線の層抵抗の変化の様子を示している。この場
合、後者の層抵抗は注入量が増加するにしたがって小さ
くなり、イオン注入の注入量が５×１０15/ｃｍ2以上で
は、平坦な下地上での層抵抗と同程度の値となる。この
ことから、少なくとも５×１０15/ｃｍ2以上の注入量
で、ゲート電極又はゲート配線形成用のリンドープトシ
リコン膜に砒素イオンを注入すれば、トレンチ分離酸化
膜上方の窪みの上でのリンドープトシリコン膜の表面の
窪みが緩和され、その上に成膜される多結晶チタンシリ
サイドにに亀裂がはいる現象を防止でき、結果として、
ゲート電極又はゲート配線パターニング後の残さがな
い、正常な低い層抵抗を有するゲート電極又はゲート配
線が得られる。
【０００９】次に、本発明の第２の実施形態について説
明する。本発明の第１の実施形態と同様に、ゲート酸化
膜上にリンドープトシリコン膜を形成するところまでは
従来の製造方法と同じであり、本発明の第１の実施形態
とは図１（ａ）におけるリンドープトシリコン膜１１に
砒素イオン１７を注入する工程のみが異なるので、図は
省略する。
明する。本発明の第１の実施形態と同様に、ゲート酸化
膜上にリンドープトシリコン膜を形成するところまでは
従来の製造方法と同じであり、本発明の第１の実施形態
とは図１（ａ）におけるリンドープトシリコン膜１１に
砒素イオン１７を注入する工程のみが異なるので、図は
省略する。
【００１０】デュアルゲート構造の製造方法では、Ｐチ
ャネル型ＭＯＳトランジスタの形成において、ゲート電
極形成用のリンドープトシリコン膜に、ＢＦ２イオンを
注入してＰ型にする必要がある。しかし、図２（ｂ）に
示すように、ＢＦ２注入の場合、トレンチ分離酸化膜上
方の窪みの上でのリンドープトシリコン膜表面の窪みの
緩和にはほとんど効果がない。このため、リンドープト
シリコン膜にＢＦ２イオンを注入する前に、予めシリコ
ンイオンを１×１０16／ｃｍ2の注入量で注入してお
く。この場合、本発明の第１の実施形態と同様に砒素イ
オンを用いると、ゲート電極形成用のリンドープトシリ
コン膜をＰ型にするためのＢＦ２イオン注入量を多くす
る必要があり、注入量によってはＢＦ２イオンが析出す
ることが考えられるため、打ち返し量が多くならないシ
リコンイオンを用いた。
ャネル型ＭＯＳトランジスタの形成において、ゲート電
極形成用のリンドープトシリコン膜に、ＢＦ２イオンを
注入してＰ型にする必要がある。しかし、図２（ｂ）に
示すように、ＢＦ２注入の場合、トレンチ分離酸化膜上
方の窪みの上でのリンドープトシリコン膜表面の窪みの
緩和にはほとんど効果がない。このため、リンドープト
シリコン膜にＢＦ２イオンを注入する前に、予めシリコ
ンイオンを１×１０16／ｃｍ2の注入量で注入してお
く。この場合、本発明の第１の実施形態と同様に砒素イ
オンを用いると、ゲート電極形成用のリンドープトシリ
コン膜をＰ型にするためのＢＦ２イオン注入量を多くす
る必要があり、注入量によってはＢＦ２イオンが析出す
ることが考えられるため、打ち返し量が多くならないシ
リコンイオンを用いた。
【００１１】ここで、図２（ｂ）にゲート電極又はゲー
ト配線の層抵抗（ウェハー面内平均値）のイオン注入量
依存性をイオン注入にシリコン（Ｓｉ）を用いた場合の
様子を示す。図中実線は平坦な下地上に形成されたゲー
ト電極又はゲート配線の層抵抗の変化の様子を示し、破
線はトレンチ分離酸化膜上方の窪みの上でのゲート電極
又はゲート配線の層抵抗の変化の様子を示している。こ
の場合、後者の層抵抗は注入量が増加するにしたがって
小さくなり、イオン注入の注入量が１×１０16／ｃｍ2
以上では、平坦な下地上での層抵抗と同程度の値とな
る。このことから、少なくとも１×１０16／ｃｍ2以上
の注入量で、ゲート電極又はゲート配線形成用のリンド
ープトシリコン膜にシリコンイオンを注入すれば、トレ
ンチ分離酸化膜上方の窪みの上でのリンドープトシリコ
ン膜の表面の窪みが緩和され、その上に成膜される多結
晶チタンシリサイドにに亀裂がはいる現象を防止でき、
結果として正常な低い層抵抗を有するゲート電極又はゲ
ート配線が得られる。
ト配線の層抵抗（ウェハー面内平均値）のイオン注入量
依存性をイオン注入にシリコン（Ｓｉ）を用いた場合の
様子を示す。図中実線は平坦な下地上に形成されたゲー
ト電極又はゲート配線の層抵抗の変化の様子を示し、破
線はトレンチ分離酸化膜上方の窪みの上でのゲート電極
又はゲート配線の層抵抗の変化の様子を示している。こ
の場合、後者の層抵抗は注入量が増加するにしたがって
小さくなり、イオン注入の注入量が１×１０16／ｃｍ2
以上では、平坦な下地上での層抵抗と同程度の値とな
る。このことから、少なくとも１×１０16／ｃｍ2以上
の注入量で、ゲート電極又はゲート配線形成用のリンド
ープトシリコン膜にシリコンイオンを注入すれば、トレ
ンチ分離酸化膜上方の窪みの上でのリンドープトシリコ
ン膜の表面の窪みが緩和され、その上に成膜される多結
晶チタンシリサイドにに亀裂がはいる現象を防止でき、
結果として正常な低い層抵抗を有するゲート電極又はゲ
ート配線が得られる。
【００１２】
【発明の効果】上述のように、本発明による半導体装置
の製造方法によれば、ゲート電極形成用のシリコン膜に
砒素イオンを５×１０15/ｃｍ2以上の注入量で注入する
か、または、シリコンイオンを１×１０16／ｃｍ2以上
の注入量で注入することによって、トレンチ分離酸化膜
上方の窪みの上でのシリコン膜の表面の窪みが緩和さ
れ、その上に成膜されるアモルファスチタンシリサイド
が熱処理されて多結晶チタンシリサイドに相転移して
も、多結晶チタンシリサイドに亀裂がはいる現象を防止
でき、結果として、ゲート電極パターニング後には残さ
のない、正常な低い層抵抗を有するゲート電極又はゲー
ト配線が得られる。
の製造方法によれば、ゲート電極形成用のシリコン膜に
砒素イオンを５×１０15/ｃｍ2以上の注入量で注入する
か、または、シリコンイオンを１×１０16／ｃｍ2以上
の注入量で注入することによって、トレンチ分離酸化膜
上方の窪みの上でのシリコン膜の表面の窪みが緩和さ
れ、その上に成膜されるアモルファスチタンシリサイド
が熱処理されて多結晶チタンシリサイドに相転移して
も、多結晶チタンシリサイドに亀裂がはいる現象を防止
でき、結果として、ゲート電極パターニング後には残さ
のない、正常な低い層抵抗を有するゲート電極又はゲー
ト配線が得られる。
【図１】本発明の第１の実施形態の半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の第１及び第２の実施形態により得られ
るゲート電極又はゲート配線の層抵抗のイオン注入量依
存性を示すグラフである。
るゲート電極又はゲート配線の層抵抗のイオン注入量依
存性を示すグラフである。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
【図４】図３に続く製造方法を工程順に示す断面図であ
る。
る。
１ 半導体基板 ２ 下敷酸化膜 ３ マスク窒化膜 ４ フォトレジスト ５ トレンチ ６ 絶縁分離用酸化膜 ７ 絶縁分離用埋込酸化膜 ８ トレンチ肩 ９ 絶縁分離用埋込酸化膜の窪み １０ ゲート酸化膜 １１、３１ リンドープトシリコン膜 １２、３２ アモルファスチタンシリサイド １３、３３ ハードマスク酸化膜 １４、３４ 多結晶チタンシリサイド １５、１６ 亀裂 １７ 砒素イオン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB01 BB40 CC05 DD37 DD43 DD63 DD79 DD81 FF13 FF14 HH13 HH16 5F032 AA34 AA39 AA44 CA17 CA20 DA02 DA07 DA24 DA33 DA43 DA60 5F033 HH04 HH26 HH27 HH28 LL04 MM07 PP06 PP15 QQ08 QQ10 QQ19 QQ48 QQ59 QQ65 QQ73 QQ76 RR04 SS11 TT02 VV06 XX02 XX10 XX21
Claims (6)
- 【請求項１】 半導体基板の所定領域を掘削して素子分
離用の溝を形成し、そこに第１の絶縁膜を埋め込み、前
記第１の絶縁膜を含む前記半導体基板の表面に第２の絶
縁膜を成長させ、前記第２の絶縁膜の上に不純物含有シ
リコン層を成長させ、前記不純物含有シリコン層に元素
を導入し、前記不純物含有シリコン層上に金属含有の非
晶質シリコン層を被着し、熱処理を施して前記金属含有
の非晶質シリコン層を多結晶金属シリサイド層とし、前
記多結晶金属シリサイド層及び前記不純物含有シリコン
層をパターニングしてゲート電極或いはゲート配線を形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物含有シリコン層が、Ｎ型のみ
の領域である場合には、前記元素は砒素である請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記元素を導入する手段がイオン注入で
あり、前記砒素の注入量は５×１０15／ｃｍ2以上であ
る請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記不純物含有シリコン層が、Ｎ型及び
Ｐ型の２つの領域からなる場合には、前記元素はシリコ
ンである請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記元素を導入する手段がイオン注入で
あり、前記シリコンの注入量は１×１０16／ｃｍ2以上
である請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記金属含有の非晶質シリコン層の金属
は、高融点金属である請求項１乃至５記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109562A JP2000299375A (ja) | 1999-04-16 | 1999-04-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11109562A JP2000299375A (ja) | 1999-04-16 | 1999-04-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000299375A true JP2000299375A (ja) | 2000-10-24 |
Family
ID=14513398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11109562A Pending JP2000299375A (ja) | 1999-04-16 | 1999-04-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000299375A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353832B1 (ko) * | 2000-12-14 | 2002-09-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 격리막 형성 방법 |
| CN109841569A (zh) * | 2017-11-29 | 2019-06-04 | 台湾积体电路制造股份有限公司 | 具有增强的栅极接触件和阈值电压的栅极结构及其方法 |
-
1999
- 1999-04-16 JP JP11109562A patent/JP2000299375A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100353832B1 (ko) * | 2000-12-14 | 2002-09-28 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 격리막 형성 방법 |
| CN109841569A (zh) * | 2017-11-29 | 2019-06-04 | 台湾积体电路制造股份有限公司 | 具有增强的栅极接触件和阈值电压的栅极结构及其方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030630 |