KR100315024B1 - 반도체소자의게이트전극형성방법 - Google Patents

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Abstract

본 발명은 전이 금속 폴리사이드 재질의 게이트 전극 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막의 상부 표면에 소정 깊이의 트랜치를 형성하는 단계; 상기 트랜치를 매립하도록, 상기 폴리실리콘막 상에 전이금속 실리사이드막을 증착하는 단계; 상기 폴리실리콘막이 노출될 때까지, 상기 전이금속 실리사이드막을 식각하는 단계; 상기 트랜치에 매립된 전이금속 실리사이드막 및 이에 인접된 폴리실리콘막 부분 상에 마스크 산화막 패턴을 형성하는 단계; 상기 마스크 산화막 패턴을 식각 베리어로 하는 식각 공정으로 상기 폴리실리콘막과 게이트 산화막을 식각하여, 측부에는 폴리실리콘막만이 노출되는 전이금속 폴리사이드 재질의 게이트 전극을 형성하는 단계; 및 상기 단계까지의 결과물을 열산화시켜, 상기 반도체 기판 표면과 상기 게이트 전극의 측부에 열산화막을 성장시키는 단계를 포함한다.

Description

반도체 소자의 게이트 전극 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 전이금속 폴리사이드 재질의 게이트 전극 형성방법에 관한 것이다.
주지된 바와 같이, 모스팻(MOSFET)의 게이트 전극은 폴리실리콘이나, 폴리실리콘과 텅스텐 실리사이드(WSi2)의 적층 구조로 형성되어져 왔다. 그런데, 반도체 소자의 집적도가 증가함에 따라 게이트 전극의 선폭이 급격히 감소됨으로써, 상기한 전극 재질로는 고집적 소자에서 요구되는 낮은 저항 값을 만족시킬 수 없다.
따라서, 최근에는 게이트 전극 물질로서, 티타늄 실리사이드(TiSi2), 코발트 실리사이드(CoSi2), 니켈 실리사이드(NiSi2) 등의 전이금속 실리사이드(Transition Metal Silicide) 물질이 활발히 연구되고 있다. 이 중에서 상기 티타늄 실리사이드는 게이트 전극으로서 요구되는 낮은 비저항, 높은 용융점, 박막 형성의 용이성, 라인 패턴 형성의 용이성, 및 열적 안정성 등의 특성을 비교적 잘 충족시키는 것으로 보고되고 있다.
한편, 티타늄 실리사이드막을 형성함에 있어서는, 반도체 기판 상에 티타늄막을 전면 도포한 후, 열처리 공정을 수행하여 게이트 전극과 소오스/드레인 영역에 동시에 티타늄 실리사이드막이 형성되도록 하는 자기정합(Self Aligne) 방법을 주로 사용하고 있는데, 이 경우에는 공정상의 많은 제약이 있기 때문에, 최근에는 게이트 전극 상에만 티타늄 실리사이드막을 형성하고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 티타늄 실리사이드 재질의 게이트 전극 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2), 폴리실리콘막(3), 및 티타늄막(4)을 순차적으로 형성한다.
그런 다음, 도 1b에 도시된 바와 같이, 소정 온도에서 수 초 동안 급속열처리 공정을 수행하여 폴리실리콘막(3)과 티타늄막(4)간에 상호반응이 일어나도록 함으로써, 비저항의 티타늄 실리사이드막(TiSi2: 5)을 형성한다.
다음으로, 도 1c에 도시된 바와 같이, 티타늄 실리사이드막(5) 상에 식각 공정시에 식각 베리어로 이용하기 위한 마스크 산화막 패턴(6)을 형성하고, 이러한 마스크 산화막 패턴(6)을 식각 베리어로하는 식각 공정을 통해 티타늄 실리사이드막(5), 잔류된 폴리실리콘막(3), 및 게이트 산화막(2)을 패터닝하여, 티타늄 실리사이드 재질의 게이트 전극(10)을 형성한다.
이어서, 도 1d에 도시된 바와 같이, 상기한 식각 공정에서 유발된 반도체 기판(1)의 손상을 회복시키고, 아울러, 이후에 수행되는 소오스/드레인 영역을 형성하기 위한 이온주입 공정에 의해 반도체 기판(1)이 손상되는 것을 방지하기 위하여, 열산화 공정을 수행한다. 이 결과, 반도체 기판(1)의 표면과 게이트 전극의 측벽에 열산화막(7)이 형성된다.
여기서, 열산화 공정시에는 게이트 산화막(2)에 버즈-빅(Bird′s Beak) 현상이 유도됨으로써, 모스펫 소자에서의 게이트-투-드레인 캐패시턴스(Gate-To-Drain Capacitance)의 발생이 최소화된다. 또한, 게이트 전극(10)의 측벽에도 열산화막(7)이 형성됨으로써, 상기한 식각 공정에서 게이트 전극(10)의 측벽에 남아있던 폴리실리콘의 잔존물(Residue)이 제거되고, 이에 따라, 소자 특성은 향상된다.
계속해서, 도 1e에 도시된 바와 같이, 모스펫을 형성하기 위하여 게이트 전극(10) 양측의 반도체 기판(11) 부분에 비교적 낮은 에너지 및 저농도의 불순물 이온주입을 실시하고, 이어서, 게이트 전극(10)의 측벽에 산화막 스페이서(8)를 형성한 상태에서, 상대적으로 고에너지 및 고농도의 불순물 이온주입을 실시하여 LDD(Light Doped Drain) 구조의 소오스/드레인 영역(9)을 형성한 후, 급속열처리 공정을 실시하여 도펀트들을 활성화시킨다.
그런 다음, 도 1f에 도시된 바와 같이, 전체 상부에 층간절연막(11)을 증착하고, 그 상부에 평탄화막인 BPSG(Boron Phosporous Doped Silicate Glass)막(12)을 증착한 후, 질소 분위기에서 열처리 공정을 수행하여 BPSG막(12)의 플로우를 유도함으로써, 반도체 기판의 표면을 평탄화시킨다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
그러나, 상기와 같은 공정을 통해 티타늄 폴리사이드 재질의 게이트 전극을 형성하는 경우에는, 식각 공정이후에 수행되는 열산화 공정을 거치면서, 게이트 전극의 측벽에 노출된 티타늄 실리사이드막의 측부가 그 하부의 폴리실리콘막보다 급격히 산화됨으로써, 도 2에 도시된 바와 같이, 티타늄 실리사이드막(5)의 측부에서 이상산화 현상이 발생하게 된다. 이것은, 일반적인 열산화 공정 조건, 예컨데, 온도, 분위기, 및 압력 등에서 티타늄 실리사이드가 폴리실리콘 보다 더 큰 산화 속도를 갖기 때문이다.
그 결과, 이후에 실시되는 LDD 이온주입시에 티타늄 실리사이드막의 측부에 상대적으로 두껍게 성장된 열산화막(7a)이 주입되는 도펀트 이온의 진로를 방해함으로써, 정상적인 LDD 구조의 소오스/드레인 영역을 형성할 수 없게 되어, 모스펫 소자의 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 티타늄 폴리사이드 재질로 게이트 전극을 형성하되, 게이트 전극의 측부에서 이상산화 현상이 발생되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는 데, 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도.
도 2는 종래 문제점을 설명하기 위한 도면.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21,41 : 반도체 기판 22,42 : 게이트 산화막
23,43 : 폴리실리콘막 24,44 : 티타늄 실리사이드막
25,45 : 마스크 산화막 패턴 26,46 : 열산화막
27,47 : 산화막 스페이서 28,48 : 소오스/드레인 영역
30,50 : 게이트 전극 31,51 : 층간절연막
32,52 : BPSG막 T : 트랜치
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막의 상부 표면에 소정 깊이의 트랜치를 형성하는 단계; 상기 트랜치를 매립하도록, 상기 폴리실리콘막 상에 전이금속 실리사이드막을 증착하는 단계; 상기 폴리실리콘막이 노출될 때까지, 상기 전이금속 실리사이드막을 식각하는 단계; 상기 트랜치에 매립된 전이금속 실리사이드막 및 이에 인접된 폴리실리콘막 부분 상에 마스크 산화막 패턴을 형성하는 단계; 상기 마스크 산화막 패턴을 식각 베리어로 하는 식각 공정으로 상기 폴리실리콘막과 게이트 산화막을 식각하여, 측부에는 폴리실리콘막만이 노출되는 전이금속 폴리사이드 재질의 게이트 전극을 형성하는 단계; 및 상기 단계까지의 결과물을 열산화시켜, 상기 반도체 기판 표면과 상기 게이트 전극의 측부에 열산화막을 성장시키는 단계를 포함한다.
본 발명에 따르면, 티타늄 폴리사이드 재질의 게이트 전극을 형성하되, 티타늄 실리사이드막의 측부가 노출되지 않도록 하거나, 또는, 하부의 폴리실리콘막과 비교해서 그 측부의 소정 두께가 더 식각함으로써, 열산화 공정시에 타타늄 실리사이드막의 측부에서 이상산화 현상에 기인하여 상대적으로 두꺼운 열산화막이 성장되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 열산화 공정을 수행하여 게이트 산화막(22)을 성장시키고, 이 게이트 산화막(22) 상에 저압화학기상증착법(Low Pressure Chemical Vapor Deposition : 이하, LPCVD)으로 도펀트를 내재시켜서 낮은 비저항을 갖는 폴리실리콘막(23)을 700∼2,000Å 두께로 증착한다.
그런 다음, 도 3b에 도시된 바와 같이, 사진식각 공정을 수행하여 폴리실리콘막(23)의 표면에 300∼1,000Å 깊이의 트랜치(T)를 형성하고, 이러한 폴리실리콘막(23) 상에 트랜치(T)를 매립시킬 수 있을 정도의 두께, 바람직하게는, 600∼1,500Å 두께로 전이금속 실리사이드막, 예컨데, 티타늄 실리사이드막을 증착한 후, 질소 분위기에서 700∼850℃의 온도에서 10∼30초 동안 급속 열공정을 수행해서, 최초에 비정질 상태로 증착된 티타늄 실리사이드막을 낮은 비저항을 갖는 결정화된 티타늄 실리사이드막(24)으로 상전이시킨다.
여기서, 급속 열공정은 700∼750℃에서 10∼30초, 그리고, 800∼850℃에서 10∼30초의 2단계로 나누어 수행할 수도 있다. 또한, 티타늄 실리사이드막(24) 대신에 코발트 실리사이드막, 니켈 실리사이드막 등의 전이금속 실리사이드막을 증착하는 것도 가능하다.
다음으로, 도 3c에 도시된 바와 같이, 티타늄 실리사이드막(24)에 대하여 그 하부의 폴리실리콘막(23)이 노출될 때까지 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정을 수행한다. 이 결과, 티타늄 실리사이드막(24)은 트랜치(T) 내에만 잔류된다. 여기서, CMP 공정 대신에 건식 또는 습식의 에치백 공정을 실시하는 것도 가능하다.
이어서, 트랜치(T) 및 이에 인접된 폴리실리콘막(23) 상에 식각 베리어로 이용하기 위한 마스크 산화막 패턴(25)을 형성하고, 이러한 마스크 산화막 패턴(25)을 식각 베리어로 하는 식각 공정을 통해 폴리실리콘막(23) 및 게이트 산화막(22)을 식각함으로써, 티타늄 폴리사이드의 게이트 전극(30)을 형성한다. 이때, 티타늄 폴리사이드 재질의 게이트 전극(30)의 측부에는 폴리실리콘막(23)만이 노출된다.
다음으로, 도 3d에 도시된 바와 같이, 700∼800℃에서 열산화 공정을 수행하여 반도체 기판(21)과 게이트 전극(30)의 측벽에 30∼100Å 두께의 열산화막을 성장시킨다. 이때, 티타늄 실리사이드막(24)은 폴리실리콘막(23)에 형성된 트랜치 (T) 내에만 매립되어 있을 뿐, 외부로 노출되지 않으며, 반면, 티타늄 폴리사이드재질의 게이트 전극(30)의 측부에는 폴리실리콘막(23)만이 노출되기 때문에, 게이트 전극(30)의 측부, 즉, 티타늄 실리사이드막에서의 이상산화 현상은 발생되지 않는다. 따라서, 게이트 전극(30)의 측벽에는 균일한 두께의 열산화막(26)이 형성된다.
게속해서, 모스펫을 형성하기 위하여, 도 3e에 도시된 바와 같이, 게이트 전극(30) 양측의 반도체 기판(21) 부분에 비교적 저에너지 및 저농도의 불순물 이온주입을 실시하고, 그런 다음, 게이트 전극의 측벽에 스페이서 산화막(27)을 형성한 후, 이어서, 상대적으로 높은 에너지 및 고농도의 불순물 이온주입을 실시하여 LDD 구조의 소오스/드레인 영역(28)을 형성한다. 그리고 나서, 급속 열공정을 수행하여 도펀트들을 활성화시킨다.
다음으로, 도 3f에 도시된 바와 같이, 전체 상부에 1,000∼1,500Å 두게로 층간절연막(31)을 증착하고, 이 층간절연막(31) 상에 2,500∼3,500Å 두께로 BPSG막(32)을 증착한 상태에서, 7500∼850℃에서 30∼90분 동안 질소 어닐링을 실시하여 BPSG막(32)을 플로우시킴으로써, 반도체 기판(21)의 표면 평탄화를 달성한다.
이후, 공지된 후속 공정을 수행하여 반도체 소자를 제조한다.
상기와 같은 공정을 통해 이루어지는 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 게이트 전극 측벽에 티타늄 실리사이드막이 노출되지 않도록 함으로써, 이상산화 현상이 발생되는 것을 방지할 수 있다. 따라서, 반도체 소자의 특성이 저하되는 것을 방지할 수 있다.
도 4a 내지 도 4d는 본 발명의 제2실시예에 따른 반도체 소자의 게이트 전극형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 4a에 도시된 바와 같이, 반도체 기판(41) 상에 게이트 산화막(42), 폴리실리콘막(43), 전이금속 실리사이드막, 예컨데, 티타늄 실리사이드막(44) 및 마스크 산화막 패턴(45)을 순차적으로 형성하고, 상기 마스크 산화막 패턴(45)을 식각 베리어로하는 식각 공정으로 통해 티타늄 실리사이드막(44), 폴리실리콘막 (43) 및 게이트 산화막(42)을 식각하여 티타늄 폴리사이드 구조의 게이트 전극(50)을 형성한다.
여기서, 티타늄 실리사이드막을 증착한 후에는 질소 분위기 및 700∼850℃의 온도에서 10∼30초 동안 급속 열공정을 수행해서, 최초에 비정질 상태로 증착된 티타늄 실리사이드막을 낮은 비저항을 갖는 결정화된 티타늄 실리사이드막으로 상전이시킨다. 또한, 급속 열공정은 700∼750℃에서 10∼30초, 그리고, 800∼850℃에서 10∼30초의 2단계로 나누어 수행할 수도 있다.
그런 다음, 도 4b에 도시된 바와 같이, 게이트 전극 측벽에 노출된 티타늄 실리사이드막(44)의 측부를 소정 두께, 바람직하게는, 50∼100Å 정도를 제거한다. 여기서, 티타늄 실리사이드막(44)의 측부를 제거하기 위한 식각 공정은 HF 계열의 식각용액을 이용한 습식 식각 공정이나, 또는, Cl2/O2혼합 가스를 이용한 건식 식각 공정으로 수행한다.
일반적으로, 티타늄 실리사이드막은 HF 계열의 식각용액에 대하여 산화막 보다 더 빠른 식각 속도를 갖는다. 따라서, 100:1∼300:1로 희석된 HF 용액으로 습식식각 공정을 수행하게 되면, 도시된 바와 같이, 티타늄 실리사이드막(44)의 측부를 소정 두께만큼 제거할 수 있다.
또한, Cl2/O2혼합 가스를 이용한 건식 식각시에는, 티타늄 실리사이드막은 폴리실리콘막 보다 식각 속도가 빠르기 때문에, 도시된 바와 같이, 티타늄 실리사이드막(44)의 측부 소정 두께를 제거할 수 있다. 이때, 식각 공정은 바이어스 파워를 인가하지 않은 상태에서 온도는 0∼6℃, 압력은 1∼3mTorr, Cl2가스와 O2가스의 혼합비율은 3:1∼7:1로하여 수행한다.
다음으로, 도 4c에 도시된 바와 같이, 700∼800℃에서 열산화 공정을 수행하여 반도체 기판(41) 표면 및 게이트 전극(50)의 측부에 30∼100Å 두께의 열산화막 (46)을 성장시킨다. 이때, 티타늄 실리사이드막(44)의 측부가 폴리실리콘막(43)에 비해 소정 두께만큼 감소되었기 때문에, 티타늄 실리사이드막(44)의 산화 속도가 폴리실리콘막(43)의 산화 속도보다 빠른 것에 기인하여 상기 티타늄 실리사이드막 (44)의 측부에서 더 두껍게 산화막이 성장되더라도, 전체적으로는 게이트 전극(50)의 측부에 균일한 두께의 열산화막(46)이 성장된다.
그리고 나서, 모스팻을 형성하기 위하여, 도 4d에 도시된 바와 같이, 반도체 기판(41) 내에 비교적 낮은 에너지 및 저농도의 불순물 이온주입 공정을 실시하고, 게이트 전극(50)의 측부에 산화막 스페이서(47)를 형성한 후, 상대적으로 높은 에너지 및 고농도의 이온주입 공정을 실시하여 LDD 구조의 소오스/드레인 영역(48)을 형성한다.
이어서, 전체 상부에 층간절연막(51) 및 BPSG막(52)을 순차적으로 증착하고, 열처리 공정을 수행하여 반도체 기판의 표면 평탄화를 달성한다.
이상에서와 같이, 본 발명은 티타늄 폴리사이드 재질의 게이트 전극을 형성하되, 티타늄 실리사이드막의 측부가 노출되지 않도록 하거나, 또는, 폴리실리콘막과 비교해서 그 측부의 소정 두께가 더 식각되도록 함으로써, 열산화 공정시에 타타늄 실리사이드막의 측부에서 이상산화 현상에 기인하여 상대적으로 두꺼운 열산화막이 성장되는 것을 방지할 수 있다.
따라서, 후속에서 수행되는 소오스/드레인 영역을 형성하기 위한 이온주입 공정을 안정적으로 수행할 수 있기 때문에, 반도체 소자의 특성 저하를 방지할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (10)

  1. 반도체 기판 상에 게이트 산화막과 폴리실리콘막을 차례로 형성하는 단계;
    상기 폴리실리콘막의 상부 표면에 소정 깊이의 트랜치를 형성하는 단계;
    상기 트랜치를 매립하도록, 상기 폴리실리콘막 상에 전이금속 실리사이드막을 증착하는 단계;
    상기 폴리실리콘막이 노출될 때까지, 상기 전이금속 실리사이드막을 식각하는 단계;
    상기 트랜치에 매립된 전이금속 실리사이드막 및 이에 인접된 폴리실리콘막 부분 상에 마스크 산화막 패턴을 형성하는 단계;
    상기 마스크 산화막 패턴을 식각 베리어로 하는 식각 공정으로 상기 폴리실리콘막과 게이트 산화막을 식각하여, 측부에는 폴리실리콘막만이 노출되는 전이금속 폴리사이드 재질의 게이트 전극을 형성하는 단계; 및
    상기 단계까지의 결과물을 열산화시켜, 상기 반도체 기판 표면과 상기 게이트 전극의 측부에 열산화막을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서, 상기 폴리실리콘막은 700∼2,000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항에 있어서, 상기 트랜치는 300∼1,000Å 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항에 있어서, 상기 전이금속 실리사이드막은 티타늄 실리사이드막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 1 항에 있어서, 상기 전이금속 실리사이드막은 600∼1,500Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 1 항에 있어서, 상기 전이금속 실리사이드막을 증착하는 단계 후, 상기 전이금속 실리사이드막을 식각하는 단계 전,
    상기 전이금속 실리사이드막이 비정질 상태에서 결정질 상태로 상변화되도록, 급속 열공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 제 6 항에 있어서, 상기 급속 열공정은 700∼850℃에서 10∼30초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 6 항에 있어서, 상기 급속 열공정은 700∼750℃에서 10∼30초 동안 1차로 실시하고, 800∼850℃에서 10∼30초 동안 2차로 분리하여 실시하는 것을 특징으로하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 1 항에 있어서, 상기 전이금속 실리사이드막을 식각하는 단계는 화학적기계연마 또는 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  10. 제 1 항에 있어서, 상기 열산화 공정은 700∼800℃에서 수행하며, 열산화막의 두께가 30∼100Å 정도가 되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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