KR100299386B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 확산방지막, 금속막, 및 마스크막을 순차적으로 형성하는 단계; 상기 마스크막, 금속막 및 확산방지막을 제1폭으로 패터닝하는 단계; 습식 식각 공정을 수행하여 제1폭으로 패터닝된 마스크막, 금속막 및 확산방지막을 제2폭으로 패터닝하는 단계; 제2폭을 갖는 마스크막, 금속막, 및 확산방지막의 측벽에 스페이서를 형성하는 단계; 및 상기 마스크막 및 스페이서를 식각 베리어로하여 상기 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계를 포함하여 이루어진다.

Description

반도체 소자의 게이트 전극 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 텅스텐 재질의 게이트 전극 형성방법에 관한 것이다.
모스팻(MOSFET) 소자의 게이트 전극은 일반적으로 폴리실리콘막으로 이루어진다. 그런데, 반도체 소자의 집적도가 증가함에 따라 게이트 전극의 선폭이 급격히 감소됨으로써, 상기한 전극 재질로는 고집적 소자에서 요구되는 낮은 저항 값을 만족시킬 수 없었다. 이에 따라, 최근에는 게이트 전극의 재질로서 텅스텐막이 주목받고 있다.
그런데, 텅스텐막으로 게이트 전극을 형성한 경우에 있어서, 게이트 전극을 형성한 후에는, 일반적으로 게이트 산화막의 특성을 유지시키기 위하여 게이트 재산화 공정(Gate Re-oxidation)을 수행하게 되는데, 텅스텐막은 통상의 산화 조건에서 폴리실리콘막 보다 산화속도가 빠르기 때문에, 도 1에 도시된 바와 같이, 텅스텐막(5)의 측부에서 이상산화 현상이 발생됨으로써, 결과적으로는, 소자의 특성 및 신뢰성을 저하시키게 되는 문제점이 있다. 도 1에서 도면부호 1은 반도체 기판, 2는 게이트 산화막, 3은 폴리실리콘막, 4는 확산방지막, 6은 식각 베리어로 사용되는 마스크막 패턴, 7은 이상산화 현상에 의해 성장된 열산화막이다.
이에 따라, 상기한 문제를 해결하기 위한 방법으로서, 도 2에 도시된 바와 같이, 게이트 전극을 형성하기 위한 식각시에 텅스텐막(5)과 확산방지막(4)까지만 식각하고, 이어서, 텅스텐막(5) 및 확산방지막(4)의 적층 구조물의 측벽에 스페이서(8)를 형성함으로써, 후 속의 게이트 재산화 공정시에 텅스텐막(5)의 측부에서 이상산화 현상이 발생되지 않도록 하고 있다.
이후, 도시하지는 않았으나, 폴리실리콘막 및 게이트 산화막을 식각하여 게이트 전극을 형성하고, LDD 이온주입 공정 및 게이트 재산화 공정을 수행한다.
그러나, 상기와 같은 공정을 통해 게이트 전극을 형성하는 경우에는, 텅스텐막이 스페이서에 의해 가려지는 것에 기인하여, 게이트 재산화 공정시에 텅스텐막의 측부에서 이상산화 현상이 발생되지는 않지만, 스페이서로 인하여 게이트 전극의 폭이 증가됨으로써, 미세 선폭의 게이트 전극을 필요로하는 고집적 반도체 소자에 적용하기 어려운 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 스페이서를 형성하기 전에, 텅스텐막과 확산방지막을 스페이서의 폭 만큼 식가해줌으로써, 게이트 전극의 선폭이 증가되는 것을 방지할 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데, 그 목적이 있다.
도 1는 종래 기술에 따른 텅스텐 재질의 게이트 전극에서의 문제점을 설명하기 위한 도면.
도 2는 종래 다른 기술에 따른 텅스텐 재질의 게이트 전극에서의 문제점을 설명하기 위한 도면.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방벙을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘막 14 : 확산방지막
15 : 텅스텐막 16 : 마스크막
17 : 스페이서
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 확산방지막, 금속막, 및 마스크막을 순차적으로 형성하는 단계; 상기 마스크막, 금속막 및 확산방지막을 제1폭으로 패터닝하는 단계; 습식 식각 공정을 수행하여 제1폭으로 패터닝된 마스크막, 금속막 및 확산방지막을 제2폭으로 패터닝하는 단계; 제2폭을 갖는 마스크막, 금속막, 및 확산방지막의 측벽에 스페이서를 형성하는 단계; 및 상기 마스크막 및 스페이서를 식각 베리어로하여 상기 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 스페이서 폭 만큼의 금속막 및 확산방지막의 폭을 식각한 상태에서 상기 금속막 및 확산방지막의 측면에 스페이서를 형성하기 때문에, 미세 폭을 유지함과 동시에 금속막의 측부에서 이상산화 현상이 발생되는 것을 방지할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 3a에 도시된 바와 같이, 반도체 기판(11) 상에 100Å 이하의 두께, 바람직하게는, 50∼100Å 두께로 게이트 산화막(12)을 형성하고, 이 상부에 500∼1,000Å 두께의 도핑된 폴리실리콘막(13)을 형성한다. 그런 다음, 폴리실리콘막(13) 상에 티타늄텐질화막(TiN) 또는 텅스텐질화막(WN) 등을 포함하는 질화막 계열의 확산방지막(14)을 10∼500Å 두께로 형성한 후, 상기 확산방지막(14) 상에 금속막, 예컨데, 텅스텐막(15)을 스퍼터링 또는 화학기상증착법으로 100∼2,000Å 두께로 증착하고, 상기 텅스텐막(15) 상에 1,000∼2,000Å 두께로 마스크막(16)을 형성한다. 여기서, 마스크막(16)은 식각 베리어로 사용하기 위한 막이며, 산화막, 질화막, 또는, 산화막과 질화막의 적층막 중에서 선택되는 하나의 막이 이용된다.
이어서, 마스크막(16), 텅스텐막(15) 및 확산방지막(14)을 실제 얻고자 하는 게이트 전극 폭으로 식각한다.
다음으로, 도 3b에 도시된 바와 같이, 습식 식각 공정을 수행하여 마스크막(16), 텅스텐막(15) 및 확산방지막(14)의 측부를 차례로 식각한다. 여기서, 습식 식각 공정은 마스크막(16), 텅스텐막(15) 및 확산방지막(14)간에는 동일한 습식 식각 선택비가 되도록 하고, 특히, 폴리실리콘막(13)과의 습식 식각 선택비는 20:1 이상으로하는 조건으로 수행한다. 또한, 식각되는 폭은 이후에 형성될 스페이서의 폭, 예컨데, 50∼500Å 정도가 되도록 한다.
그 다음, 도 3c에 도시된 바와 같이, 습식 식각된 마스크막(16), 텅스텐막(15), 및 확산방지막(14)의 측벽에 스페이서(17)를 형성한다. 여기서, 스페이서는 산화막, 질화막, 또는 산화막과 질화막의 적층막 중에서 선택되는 하나의 막으로 형성하며, 그 두께는 50∼500Å 정도로 한다.
그리고 나서, 도 3d에 도시된 바와 같이, 마스크막(16) 및 스페이서(17)를 베리어로하는 건식 식각 공정을 통해 폴리실리콘막(13) 및 게이트 산화막(12)을 식각하여 텅스텐 재질의 게이트 전극을 형성한다.
이후, 도시하지는 않았으나, 식각 공정으로 인한 반도체 기판의 손상을 보상하고, 게이트 산화막의 특성 향상시키며, 아울러, 폴리실리콘막의 잔유물(Residue)을 제거하기 위한 게이트 재산화 공정을 수행한다. 이때, 텅스텐막은 스페이서에 의해 그의 측부가 노출되지 않기 때문에, 상기 텅스텐막의 측부에서의 이상산화 현상은 발생되지 않는다.
따라서, 안정적으로 게이트 재산화 공정을 수행할 수 있는 것에 기인하여, 반도체 소자의 특성 저하를 방지할 수 있게 된다.
이상에서와 같이, 본 발명은 마스크막, 텅스텐막 및 확산방지막의 측부에 스페이서를 형성하되, 상기 적층물의 측부를 스페이서의 두께만큼 식각한 상태에서, 스페이서를 형성하기 때문에, 게이트 전극의 폭이 증가됨이 없이 텅스텐 재질의 게이트 전극을 형성할 수 있다.
또한, 텅스텐막의 측부에 스페이서를 형성한 것에 기인하여, 게이트 재산화 공정시에 텅스텐막의 측부에서 이상산화 현상이 발생되는 것을 방지할 수 있다.
따라서, 반도체 소자의 특성 및 신뢰성의 저하를 방지할 수 있으며, 특히, 고집적 반도체 소자의 제조에 매우 용이하게 적용할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (13)

  1. 반도체 기판 상에 게이트 산화막, 폴리실리콘막, 확산방지막, 금속막, 및 마스크막을 순차적으로 형성하는 단계;
    상기 마스크막, 금속막 및 확산방지막을 제1폭으로 패터닝하는 단계;
    습식 식각 공정을 수행하여 제1폭으로 패터닝된 마스크막, 금속막 및 확산방지막을 제2폭으로 패터닝하는 단계;
    제2폭을 갖는 마스크막, 금속막, 및 확산방지막의 측벽에 스페이서를 형성하는 단계; 및
    상기 마스크막 및 스페이서를 식각 베리어로하여 상기 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  2. 제 1 항에 있어서, 상기 게이트 산화막은 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. 제 1 항에 있어서, 상기 폴리실리콘막은 500∼1,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. 제 1 항에 있어서, 상기 확산방지막은 티타늄질화막(TiN) 또는 텅스텐질화막(WN)을 포함하는 질화막 계열로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서, 상기 확산방지막은 10∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  6. 제 1 항에 있어서, 상기 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  7. 제 6 항에 있어서, 상기 텅스텐막은 100∼2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  8. 제 1 항에 있어서, 상기 마스크막은 산화막, 질화막, 또는, 산화막과 질화막의 적층막 중에서 선택되는 하나의 막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 1 항 또는 제 8 항에 있어서, 상기 마스크막은 1,000∼2,000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  10. 제 1 항에 있어서, 상기 습식 식각 공정은 마스크막과 금속막 및 확산방지막들간의 습식 식각 선택비는 동일하게 하고, 폴리실리콘막과의 습식 식각 선택비는 20:1 이상으로 하는 조건으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  11. 제 1 항에 있어서, 상기 습식 식각 공정은 50∼500Å 정도의 폭이 식각되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  12. 제 1 항에 있어서, 상기 스페이서는 산화막, 질화막, 또는, 산화막과 질화막의 적층막 중에서 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  13. 제 1 항 또는 제 12 항에 있어서, 상기 스페이서는 50∼500Å의 폭으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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Publication number Priority date Publication date Assignee Title
KR20020045260A (ko) * 2000-12-08 2002-06-19 박종섭 반도체 소자의 게이트 전극 형성 방법
KR100419874B1 (ko) * 2001-12-22 2004-02-25 주식회사 하이닉스반도체 반도체 소자의 워드 라인 형성 방법
TW550686B (en) * 2002-08-15 2003-09-01 Nanya Technology Corp Floating gate and method thereof
KR100634163B1 (ko) * 2003-02-19 2006-10-16 삼성전자주식회사 금속 게이트 전극을 구비하는 반도체 소자의 형성 방법
US20060186491A1 (en) * 2003-02-19 2006-08-24 Park Hee-Sook Methods of forming semiconductor devices having metal gate electrodes and related devices
US7781333B2 (en) * 2006-12-27 2010-08-24 Hynix Semiconductor Inc. Semiconductor device with gate structure and method for fabricating the semiconductor device
DE102007045074B4 (de) 2006-12-27 2009-06-18 Hynix Semiconductor Inc., Ichon Halbleiterbauelement mit Gatestapelstruktur
US8093146B2 (en) * 2010-03-17 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating gate electrode using a hard mask with spacers
US9401279B2 (en) 2013-06-14 2016-07-26 Sandisk Technologies Llc Transistor gate and process for making transistor gate
US10439046B1 (en) 2018-03-15 2019-10-08 International Business Machines Corporation Structure and method for improving access resistance in U-channel ETSOI

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5530867A (en) 1978-08-28 1980-03-04 Seiko Instr & Electronics Ltd Method of making semiconductor device
US4404732A (en) 1981-12-07 1983-09-20 Ibm Corporation Self-aligned extended epitaxy mesfet fabrication process
JPS6015920A (ja) 1983-07-08 1985-01-26 Hitachi Ltd 半導体装置の製造方法
JPS61241974A (ja) 1985-04-18 1986-10-28 Mitsubishi Electric Corp 半導体装置の製造方法
US4740826A (en) 1985-09-25 1988-04-26 Texas Instruments Incorporated Vertical inverter
JPH01125985A (ja) 1987-11-11 1989-05-18 Hitachi Ltd 半導体装置
JPH01175257A (ja) 1987-12-29 1989-07-11 Fujitsu Ltd Ｍｉｓ型半導体装置の製造方法
JP2545907B2 (ja) 1988-01-14 1996-10-23 富士通株式会社 半導体装置の製造方法
JPH01207973A (ja) 1988-02-16 1989-08-21 Seiko Epson Corp Ｍｏｓ型半導体装置の製造方法
JPH01207972A (ja) 1988-02-16 1989-08-21 Seiko Epson Corp Ｍｏｓ型半導体装置
JPH01207971A (ja) 1988-02-16 1989-08-21 Seiko Epson Corp タングステン・ゲートｍｏｓ　ｆｅｔ
US5212400A (en) 1988-02-18 1993-05-18 International Business Machines Corporation Method of depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
US5071788A (en) 1988-02-18 1991-12-10 International Business Machines Corporation Method for depositing tungsten on silicon in a non-self-limiting CVD process and semiconductor device manufactured thereby
JPH01251758A (ja) 1988-03-31 1989-10-06 Seiko Epson Corp 高融点金属ゲートｍｏｓ　ｆｅｔ
JPH0748562B2 (ja) 1988-06-03 1995-05-24 シャープ株式会社 半導体装置の製造方法
JPH027552A (ja) 1988-06-27 1990-01-11 Toshiba Corp 半導体集積回路の製造方法
JP2880712B2 (ja) 1988-07-14 1999-04-12 日本電気株式会社 半導体装置
JPH02129917A (ja) 1988-11-09 1990-05-18 Fujitsu Ltd 半導体装置の製造方法
KR910006702B1 (ko) 1988-12-01 1991-08-31 재단법인 한국전자통신연구소 T형 게이트 형상을 가진 자기 정합 mesfet의 제조방법
DE69023765T2 (de) 1990-07-31 1996-06-20 Ibm Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur.
US5116774A (en) 1991-03-22 1992-05-26 Motorola, Inc. Heterojunction method and structure
JPH04336468A (ja) 1991-05-14 1992-11-24 Fujitsu Ltd 薄膜トランジスタの製造方法
EP0575280A3 (en) 1992-06-18 1995-10-04 Ibm Cmos transistor with two-layer inverse-t tungsten gate structure
JPH07263680A (ja) 1994-03-24 1995-10-13 Hitachi Ltd 半導体装置の製造方法
US5858867A (en) 1996-05-20 1999-01-12 Mosel Vitelic, Inc. Method of making an inverse-T tungsten gate
US5688706A (en) 1996-08-01 1997-11-18 Vanguard International Semiconductor Corporation Method for fabricating a MOSFET device, with local channel doping, self aligned to a selectively deposited tungsten gate
US5789312A (en) 1996-10-30 1998-08-04 International Business Machines Corporation Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
JPH1187695A (ja) * 1997-09-11 1999-03-30 Toshiba Corp 半導体装置の製造方法
US6107171A (en) * 1998-07-09 2000-08-22 Vanguard International Semiconductor Corporation Method to manufacture metal gate of integrated circuits
JP2000156497A (ja) * 1998-11-20 2000-06-06 Toshiba Corp 半導体装置の製造方法
US6037228A (en) * 1999-02-12 2000-03-14 United Microelectronics Corp. Method of fabricating self-aligned contact window which includes forming a undoped polysilicon spacer that extends into a recess of the gate structure
US6235621B1 (en) * 1999-11-22 2001-05-22 Vanguard International Semiconductor Corporation Method for forming a semiconductor device

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Publication number Publication date
US6333250B1 (en) 2001-12-25
KR20000042877A (ko) 2000-07-15

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