KR100480907B1 - 반도체소자의게이트전극형성방법 - Google Patents
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Abstract
본 발명은 고집적화에 유리하게 적용시킬 수 있는 반도체 소자의 게이트 전극 형성방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계와, 상기 폴리실리콘막 상에 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 이용한 물리적기상증착법으로 제1TiSix막을 증착하는 단계와, 상기 제1TiSix막 상에 실리콘막을 증착하는 단계와, 상기 실리콘막 상에 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 이용한 물리적기상증착법으로 제2TiSix막을 증착하는 단계와, 상기 기판 결과물에 대해 열처리 공정을 수행하여 상기 폴리실리콘막 상에 결정질의 TiSi2막을 형성하는 단계와, 상기 TiSi2막 상에 절연막을 증착하는 단계와, 상기 절연막, TiSi2막, 폴리실리콘막 및 게이트 산화막을 식각하여 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성하는 단계와, 상기 게이트 전극 형성시의 식각 데미지 제거, 파티클의 제거 및 게이트 산화막의 신뢰성을 향상시키기 위하여 상기 기판 결과물에 대해 게이트 재산화 공정을 수행하는 단계를 포함하며, 상기 게이트 재산화 공정의 결과, 상기 반도체 기판 표면 및 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극의 양측벽에 균일한 두께로 산화막이 성장되는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 상세하게는, 고집적화에 유리하게 적용시킬 수 있는 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
모스팻(MOSFET)의 게이트 전극은 일반적으로 폴리실리콘이나, 폴리실리콘막과 텅스텐 실리사이드막(WSi2)의 적층 구조가 주로 이용되어 왔다. 그런데, 반도체 소자의 집적도가 증가함에 따라 게이트 전극의 선폭이 급격히 감소됨으로써, 상기한 전극 재질로는 고집적 소자에서 요구되는 낮은 저항 값을 만족시킬 수 없었다. 이에 따라, 최근에는 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성하는 연구가 활발히 진행되고 있다.
상기에서, TiSi2막을 형성하기 위하여 종래에는, 첫째로, 폴리실리콘막 상에 Ti막을 증착하고, 상기 Ti막과 폴리실리콘막을 열적으로 반응시켜 TiSi2막을 형성하는 방법과, 둘째로, TiSiX 타켓을 이용한 물리적기상증착(Physical Vapor Deposition : 이하, PVD)법으로 폴리실리콘막 상에 TiSiX막을 증착한 후, 열처리를 행하는 것에 의해 상기 TiSiX막을 TiSi2막으로 상변화시키는 방법이 실시되고 있다.
도 1a 내지 도 1c는 TiSix 타켓을 이용한 PVD법으로 폴리실리콘막과 TiSi2막을 적층 구조로 게이트 전극을 형성하는 종래 기술에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체 기판(1) 상에 게이트 산화막(2)을 형성하고, 상기 게이트 산화막(2) 상에 저압 화학적기상증착법(Low Pressure Chemical Vapor Deposition : 이하, LPCVD)으로 비저항이 낮은 폴리실리콘막(3)을 증착한다. 그런 다음, TiSix 타켓을 이용한 PVD법으로 폴리실리콘막(3) 상에 TiSix막(4)을 증착한다. 이 때, TiSix막(4)은 비정질 상태이다.
이어서, 도 1b에 도시된 바와 같이, 소정 온도에서 수 초 동안 급속열처리 공정을 진행하여 비정질 상태인 TiSix막을 결정질의 TiSi2막(4a)으로 상변화시킨 상태에서 상기 TiSi2막(4a) 상에 산화막 또는 질화막으로된 절연막(5)을 증착하고, 상기 절연막(5), TiSi2막(4a), 폴리실리콘막(3) 및 게이트 산화막(2)을 패터닝하여 폴리실리콘막(3)과 TiSi2막(4a)의 적층 구조로된 게이트 전극을 형성한다. 여기서, 질화막(5)은 자기 정렬 콘택(Self Aligned Contact) 공정에서 게이트 전극들간을 전기적으로 분리시키기 위하여 형성하는 것이다.
그리고 나서, 도 1c에 도시된 바와 같이, 식각 공정에 의한 데미지의 제거, 잔류되어 있는 폴리실리콘막의 찌꺼기의 제거, 및, 게이트 산화막의 신뢰성 향상 등을 위하여 게이트 재산화(gate re-oxidation) 공정을 수행한다. 이 결과, 도시된 바와 같이, 반도체 기판(1)의 표면과 폴리실리콘막(3) 및 TiSi2막(4a)의 측벽에 산화막(6)이 형성된다. 이때, 산화막(6)은 폴리실리콘막(3) 및 TiSi2막(4a)의 측벽에 동일한 두께로 형성되어야 한다.
그러나, 상기와 같이 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성함에 있어서는 다음과 같은 사항들을 고려해야 한다.
도 2는 TiSix 타켓의 Si:Ti의 몰비에 따라 PVD 스퍼터링 증착시에 발생되는 파티클의 발생 빈도를 보여주는 그래프이다. 여기서, 가로축은 Si:Ti의 몰비를 나타내는 것이고, 세로축은 파티클의 개수를 나타낸다. 또한, 직선 A는 Si:Ti의 몰비가 큰 경우에서 여분의 Si에 의한 파티클의 발생 빈도를 나타내며, 직선 B는 Si:Ti의 몰비가 작은 것에 기인하여 Si의 부족으로 인한 기공에 의해 발생되는 파티클의 발생 빈도를 나타내고, C는 Si:Ti의 몰비에 따른 실제 파티클의 발생 빈도를 나타낸다.
TiSix 타켓은 Si:Ti의 몰비(x)가 여러 가지의 조성을 갖도록 제작되며, 일반적으로는 Si:Ti의 몰비(x)가 1.8 내지 2.5 정도의 조성을 갖도록 제작된다. 도 2에서 볼 수 있는 바와 같이, Si:Ti의 몰비가 대략 2.05∼2.10인 TiSix 타켓을 사용하는 경우가 가장 적은 수의 파티클이 발생됨을 알 수 있다.
도 3a 및 도 3b는 TiSix 타켓의 Si:Ti의 몰비가 2.4인 경우와 2.1인 경우에서 후속 게이트 재산화 공정에 통해 50Å 두께로 산화막을 형성시켰을 때의 상기 산화막의 형상을 나타낸 단면도이다.
우선, 도 3a에 도시된 바와 같이, Si:Ti의 몰비가 2.4인 TiSix 타겟을 사용한 경우에는 산화막(14)의 두께가 일정함을 볼 수 있고, 그 다음, 도 3b에 도시된 바와 같이, Si:Ti의 몰비가 2.1인 TiSix 타겟을 사용한 경우에는 TiSi2막(13)의 측벽에서 산화막(14)이 비정상적으로 성장됨을 볼 수 있다. 여기서, 미설명된 도면부호 12는 폴리실리콘막이다.
따라서, Si:Ti의 몰비가 클수록, 즉, 여분의 Si가 많은 TiSix 타켓을 사용하는 경우가 후속 게이트 재산화시 형성된 산화막(14)의 두께가 폴리실리콘막(12) 및 TiSi2막(13)의 측벽 모두에서 일정하게 됨을 알 수 있다.
그러므로, 상기한 바와 같이 PVD법으로 TiSix막을 증착함에 있어서는 파티클 발생 빈도가 낮도록 하면서 후속 게이트 재산화 공정시 비정상 산화가 일어나는 것을 방지해야 하는데, 파티클 발생 빈도 측면에서는 도 2에서와 같이 Si:Ti의 몰비가 2.05∼2.10인 TiSix 타켓을 사용함이 바람직한 반면, 이러한 TiSix 타켓을 사용하는 경우는 도 3b에서와 같이 후속 게이트 재산화 공정에서 TiSi2막 측벽에서의 비정상 산화의 발생을 피할 수 없는 바, 결국, 종래에는 상기한 두 가지 사항 모두를 만족시키는 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성함에 어려움이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 파티클 발생을 최대한 억제시키면서 비정상 산화 발생을 방지할 수 있는 폴리실리콘막과 TiSi2막의 적층 구조로 이루어진 반도체 소자의 게이트 전극 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성방법은, 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막 상에 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 이용한 물리적기상증착법으로 제1TiSix막을 증착하는 단계; 상기 제1TiSix막 상에 실리콘막을 증착하는 단계; 상기 실리콘막 상에 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 이용한 물리적기상증착법으로 제2TiSix막을 증착하는 단계; 상기 기판 결과물에 대해 열처리 공정을 수행하여 상기 폴리실리콘막 상에 결정질의 TiSi2막을 형성하는 단계; 상기 TiSi2막 상에 절연막을 증착하는 단계; 상기 절연막, TiSi2막, 폴리실리콘막 및 게이트 산화막을 식각하여 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성하는 단계; 및 상기 게이트 전극 형성시의 식각 데미지 제거, 파티클의 제거 및 게이트 산화막의 신뢰성을 향상시키기 위하여 상기 기판 결과물에 대해 게이트 재산화 공정을 수행하는 단계를 포함하며, 상기 게이트 재산화 공정의 결과, 상기 반도체 기판 표면 및 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극의 양측벽에 균일한 두께로 산화막이 성장되는 것을 특징으로 한다.
본 발명에 따르면, 비록 Si:Ti의 몰비가 2.0∼2.2의 조성을 갖는 TiSix 타겟을 사용하지만 두 개의 TiSix막들 사이에 실리콘막을 개재시켜 상기 TiSix막의 실리콘이 과잉 상태가 되도록 함으로써 우수한 막질 특성을 갖는 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형형성방법을 설명하기 위한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21) 상에 열산화 공정을 통해 게이트 산화막(22)을 성장시키고, 상기 게이트 산화막(22) 상에 LPCVD법으로 비저항이 낮은 폴리실리콘막(23)을 증착한다.
그런다음, 도 4b에 도시된 바와 같이, TiSix 타겟을 이용한 PVD법으로 상기 폴리실리콘막(23) 상에 300∼800Å 두께로 제1TiSix막(24)을 증착한다. 여기서, TiSix 타겟은 PVD 증착시에 파티클의 발생이 최소화되도록 Si:Ti의 몰비(x)가 2.0∼2.2인 것을 사용한다. 이어서, 상기 제1TiSix막(14) 상에 50∼300Å 두께로 실리콘막(25)을 증착하고, 상기 실리콘막(25) 상에 재차 Si:Ti의 몰비(x)가 2.0∼2.2인 TiSix 타겟을 사용한 PVD법으로 300∼800Å 두께로 제2TiSix막(26)을 증착한다.
상기에서, 제1 및 제2TiSix막(24, 26)은 비정질 상태이다. 실리콘막(25)은 비정질 실리콘막, 결정질 실리콘막, 비도핑된 실리콘막, 또는, 도핑된 실리콘막 등 그 종류에 관계없이 사용할 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 상기 기판 결과물에 대해 열처리 공정을 수행하여 비정질 상태인 제1 및 제2TiSix막을 결정질의 TiSi2막(27)으로 상변화시킨다. 여기서, 열처리 공정이 진행되는 동안, 제1 및 제2TiSix막과 실리콘막간의 고상 반응이 진행되고, 이에 따라, TiSi2막(27) 내에는 여분의 실리콘이 남아있게 됨으로써 실리콘 과잉 상태의 TiSi2막(27)이 형성된다.
한편, 상기 열처리 공정은 퍼니스 열처리 또는 급속 열처리 공정으로 수행하며, 상기 퍼니스 열처리인 경우에는 700∼900℃에서 5∼30분 동안 실시하고, 상기 급속 열처리인 경우에는 700∼1,000℃에서 10∼60초 동안 수행한다. 또한, 퍼니스 열처리와 급속 열처리를 혼합해서 사용할 수도 있다.
계속해서, 도 4d에 도시된 바와 같이, TiSi2막(27) 상에 산화막 또는 질화막으로된 절연막(28)을 증착하고, 공지된 사진 식각 공정으로 상기 절연막(28), TiSi2막(27), 폴리실리콘막(23) 및 게이트 산화막(22)을 식각하여 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성한다.
그리고나서, 도 4e에 도시된 바와 같이, 식각 공정에 의한 데미지의 제거, 잔류되어 있는 폴리실리콘막의 찌꺼기의 제거 및 게이트 산화막의 신뢰성 향상 등을 위한 상기 기판 결과물에 대해서 게이트 재산화 공정을 수행한다. 이 결과, 반도체 기판(21) 표면 및 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극의 양측벽에는 산화막(29)이 성장된다. 이때, 상기 산화막(29)은 TiSi2막(27) 및 폴리실리콘막(23)의 측벽에서 동일한 두께로 성장되는데, 이것은 TiSi2막(27) 내에 과잉으로 존재하는 실리콘이 산화되기 때문에 TiSi2막(27)의 산화 속도와 폴리실리콘막(24)의 산화 속도가 유사해지는 것에 기인한다.
상기에서, 게이트 재산화 공정은 700∼850℃ 및 건식 분위기에서 산화막(29)이 20∼50Å 정도의 두께로 성장되도록 수행함이 바람직하다.
전술한 본 발명의 실시예에서는 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 사용하기 때문에 파티클의 발생 빈도를 최소화시킬 수 있으며, 아울러, TiSix막들 사이에 실리콘막을 개지시키는 것으로 인하여 TiSi2막 내에 과잉의 실리콘이 잔존되도록 할 수 있기 때문에 게이트 재산화 공정에 의해 형성되는 산화막의 두께를 TiSi2막과 폴리실리콘막의 측부에서 균일하게 할 수 있다.
이상에서와 같이, 본 발명은 비록 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 사용하지만, TiSix막들 사이에 실리콘막을 개지시키는 것으로 인해 상기 TiSix막의 실리콘이 과잉 상태가 되도록 함으로써 파티클의 발생 빈도를 최소화시킬 수 있음은 물론 게이트 재산화 공정시에 TiSi2막의 측벽에서 산화막이 비정상적으로 성장되는 것을 방지할 수 있다.
따라서, 막질이 우수한 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성할 수 있고, 또한, 게이트 재산화에 의해 형성되는 산화막의 두께를 균일하게 할 수 있기 때문에 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있고, 특히, 고집적화에 매우 유리하게 적용시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도.
도 2는 Si:Ti의 몰비에 따른 파티클의 발생 빈도를 나타내는 그래프.
도 3a 및 도 3b는 Si:Ti의 몰비가 상이한 TiSix 타켓을 사용하는 경우에서, 게이트 재산화 공정에 따른 산화막의 성장 상태를 나타내는 도면.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 공정 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
21 : 반도체 기판 22 : 게이트 산화막
23 : 폴리실리콘막 24 : 제1TiSix막
25 : 실리콘막 26 : 제2TiSix막
27 : TiSi2막 28 : 절연막
29 : 산화막
Claims (10)
- 반도체 기판 상에 게이트 산화막 및 폴리실리콘막을 차례로 형성하는 단계;상기 폴리실리콘막 상에 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 이용한 물리적기상증착법으로 제1TiSix막을 증착하는 단계;상기 제1TiSix막 상에 실리콘막을 증착하는 단계;상기 실리콘막 상에 Si:Ti의 몰비가 2.0∼2.2인 TiSix 타겟을 이용한 물리적 기상증착법으로 제2TiSix막을 증착하는 단계;상기 기판 결과물에 대해 열처리 공정을 수행하여 상기 폴리실리콘막 상에 결정질의 TiSi2막을 형성하는 단계;상기 TiSi2막 상에 절연막을 증착하는 단계;상기 절연막, TiSi2막, 폴리실리콘막 및 게이트 산화막을 식각하여 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극을 형성하는 단계; 및상기 게이트 전극 형성시의 식각 데미지 제거, 파티클의 제거 및 게이트 산화막의 신뢰성을 향상시키기 위하여 상기 기판 결과물에 대해 게이트 재산화 공정을 수행하는 단계를 포함하며,상기 게이트 재산화 공정 결과, 상기 반도체 기판 표면 및 폴리실리콘막과 TiSi2막의 적층 구조로된 게이트 전극의 양측벽에 균일한 두께로 산화막이 성장되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 제1 및 제2TiSix막은 300∼800Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 실리콘막은 50∼300Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 실리콘막은 비정질 실리콘막, 결정질 실리콘막, 비도핑된 실리콘막, 또는, 도핑된 실리콘막 중에서 선택되는 하나의 실리콘막인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 열처리 공정은 퍼니스 열처리 또는 급속 열처리 중에서 선택되는 하나의 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 5 항에 있어서, 상기 퍼니스 열처리 공정은 700∼900℃에서 5∼30분 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 5 항에 있어서, 상기 급속 열처리 공정은 700∼1,000℃에서 10∼60초 동안 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 열처리 공정은 퍼니스 열처리 및 급속 열처리를 혼합하여 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 게이트 재산화 공정은 700∼850℃, 건식 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1 항에 있어서, 상기 게이트 재산화 공정은 산화막의 두께가 20∼50Å이 되도록 수행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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