KR100325042B1

KR100325042B1 - 반도체 장치의 제조 방법

Info

Publication number: KR100325042B1
Application number: KR1020000013242A
Authority: KR
Inventors: 기꾸찌다께시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1999-03-17
Filing date: 2000-03-16
Publication date: 2002-03-04
Also published as: US6335289B1; JP2000269216A; JP3264326B2; TW473871B; KR20000076873A

Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 표면 상에 복수의 볼록부를 갖는 기판 상에, 이들 볼록부들 사이에 형성된 오목부들을 충전하도록 폴리실리콘막을 형성하고, 패터닝을 행하여 폴리실리콘 라인을 형성하는 단계; 상기 폴리실리콘 라인의 표면 상에 1 nm 내지 3nm 두께의 자연 산화막 또는 산화막을 형성하는 단계; 그 위에 폴리실리콘을 성장하여 추가 폴리실리콘막을 형성하고, 그 후 상기 추가 폴리실리콘막을 에칭백하는 단계; 그 위에 절연막을 형성하고, 그 후 에칭백을 행하여 상기 절연막으로부터 측벽들을 형성하는 단계; 상기 기판 상에 확산 영역을 형성하는 단계; 및 상기 폴리실리콘 라인 상에 실리사이드막을 형성하는 단계를 포함한다. 본 발명에 따르면, 계단형 기판 상에 형성되는 폴리실리콘 라인 위에 균일하게 실리사이드막을 형성할 수 있어, 이러한 기술에 따라, 우수한 특성 및 신뢰성을 갖는 반도체 장치를 효율좋게 제조할 수 있다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 계단형 기판 상에 양호한 도전성의 폴리실리콘 라인을 형성하는 방법에 관한 것이다.

계단형 기판 상에 폴리실리콘 라인을 형성하는 종래 방법의 일례로서, 플래시 메모리 소자를 제조하는 방법에 대하여 도면들을 참조하여 설명한다. 도 1은 게이트 및 확산 영역 상에 도시하지 않았지만 실리사이드막이 형성된 제조 단계에서의 플래시 메모리 소자를 나타낸 평면도이다. 도 2 및 도 3은 각각 도 1의 A-A선 및 B-B선에 따른 횡단면도이다. 또한, 도 4는 필드 분리막 부근의 오목부 위에서의 제조 방법의 단계들을 도시한, 도 1의 A-A선에 따른 공정 단면도이다. 도 1에서, 참조 번호 101은 메모리 셀 게이트를, 102는 필드 분리막을, 103은 단위 셀 영역을 나타낸다.

우선, 실리콘 기판 상에 스트라이프 형상으로 필드 분리막(2)(102)을 형성하고, 이들 필드 분리막들 사이에 남아 있는 나머지 기판 표면 상에 실리콘 산화막(3)을 형성한다.

다음에, 이 기판 위에 플로팅 게이트로서 사용될 폴리실리콘막을 도포하고, 패터닝을 행하여 플로팅 게이트(4)를 형성한다.

이어서, ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막) 등으로 이루어진 게이트간 절연막(5)을 형성한다(도 4의 (a)).

다음에, 제어 게이트로서 사용될 폴리실리콘막을 도포하여 플로팅 게이트들 사이의 갭을 충전하고, 패터닝을 행하여 필드 분리막(2)(102)과 직각으로 교차하는 제어 게이트(6)를 스트라이프 형상으로 형성한다(도 4의 (b)).

다음에, 기판 표면에 낮은 도즈의 이온 주입을 수행하여, 장치가 고내압을 갖도록 LDD(Lightly Doped Drain) 확산 영역(9)을 형성한다.

다음에, 측벽 형성용으로서 사용될 실리콘 산화막을 CVD(Chemical Vapour Deposition) 등에 의해 성장한 후, 이방성 에칭에 의해 에칭백하여, 게이트 측면 상에 실리콘 산화막으로 구성된 측벽을 형성한다. 그 후, 기판 표면에 이온 주입을 행하여, 소스/드레인 영역(SD 확산 영역)으로 되는 확산 영역(8)을 형성한다.

다음에, 제어 게이트 및 확산 영역(8)의 표면을 비정질화하기 위한 이온 주입을 실시한 후, Ti, Co 등의 고융점 금속을 스퍼터링에 의해 퇴적하고, 이어서 실리사이드화를 위한 열처리를 행하여, 제어 게이트(6) 및 확산 영역(8) 상에 실리사이드막(10)을 형성한다(도 4의 (c)).

그러나, 상술한 종래의 제조 방법은 다음과 같은 문제를 갖는다. 도 4의 (b)에 도시된 바와 같이, 2개의 플로팅 게이트(4) 사이의 오목부 위에 놓인 제어 게이트(5)의 단면 상에 함몰부(depression; 11)가 생긴다. 이 함몰부(11) 내에, 측벽 형성 단계에서 실리콘 산화막을 에칭백한 후에도 실리콘 산화막의 일부(잔여 실리콘 산화막(12))가 남게 된다. 이러한 잔여 실리콘 산화막(12)은 비정질화를 위한 이온 주입 및 실리사이드화를 위한 반응을 방해하여, 불균일한 실리사이드막을 형성한다. 이러한 불균일한 실리사이드막이 형성되면, 폴리실리콘 게이트의 저항이 충분히 감소될 수 없고, 소자 특성이 열화될 뿐만 아니라 게이트의 저항값의 분산에 의해 제조 효율 및 신뢰성이 감소된다.

본 발명의 목적은, 계단형 기판 상에 양호한 도전성의 폴리실리콘 라인을 형성할 수 있고, 우수한 소자 특성 및 신뢰성을 갖는 반도체 장치를 제조하는 데 사용될 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.

본 발명의 제1 형태의 반도체 장치의 제조 방법은:

표면 상에 복수의 볼록부를 갖는 기판 상에, 이들 볼록부들 사이에 형성된 오목부들을 충전하도록 폴리실리콘막을 형성하고, 패터닝을 행하여 폴리실리콘 라인을 형성하는 단계;

상기 폴리실리콘 라인의 표면 상에 1 nm 내지 3nm 두께의 자연 산화막 또는 산화막을 형성하는 단계;

그 위에 폴리실리콘을 성장하여 추가 폴리실리콘막을 형성하고, 그 후 상기 추가 폴리실리콘막을 에칭백하는 단계;

그 위에 절연막을 형성하고, 그 후 에칭백을 행하여 상기 절연막으로부터 측벽들을 형성하는 단계;

상기 기판 상에 확산 영역을 형성하는 단계; 및

상기 폴리실리콘 라인 상에 실리사이드막을 형성하는 단계를 포함한다.

본 발명의 제2 형태의 반도체 장치의 제조 방법은; 본 발명의 제1 형태에 있어서, 상기 추가 폴리실리콘막을 에칭백하는 단계에서, 에칭 레이트 또는 발광 강도를 모니터링하면서 소정의 조건하에서 에칭을 행하고, 상기 산화막에 의해 에칭 레이트 또는 발광 강도가 변화될 때의 시점을 검출하여 에칭을 정지시킨다.

본 발명의 제3 형태의 반도체 장치의 제조 방법은; 본 발명의 제1 또는 제2 형태에 있어서, 상기 볼록부는 플래시 메모리 소자의 플로팅 게이트를 구성하고, 상기 플래시 메모리 소자의 제어 게이트로서 기능하는 상기 폴리실리콘 라인은 게이트간 절연막을 통해 상기 플로팅 게이트 상에 배치된다.

본 발명에 따르면, 실리사이드막은 계단형 기판 상에 형성되는 폴리실리콘 라인 상에 균일하게 형성될 수 있고, 이러한 기술에 따라, 우수한 특성 및 신뢰성을 갖는 반도체 장치를 효율좋게 제조할 수 있다.

도 1은 게이트 및 그 위의 확산 영역 상에 실리사이드막을 형성하는 제조 단계에서의 플래시 메모리 소자를 나타낸 평면도.

도 2는 게이트 및 그 위의 확산 영역 상에 실리사이드막을 형성하는 제조 단계에서의 소자를 나타낸 (도 1의 A-A선에 따른) 횡단면도.

도 3은 게이트 및 그 위의 확산 영역 상에 실리사이드막을 형성하는 제조 단계에서의 소자를 나타낸 (도 1의 B-B선에 따른) 횡단면도.

도 4는 종래의 플래시 메모리 소자의 제조 방법의 단계들을 도시한 공정 단면도.

도 5는 본 발명에 따른 플래시 메모리 소자의 제조 방법의 단계들을 도시한 공정 단면도.

도 6은 실리사이드막을 형성한 후에 이루어진, 본 발명의 방법 및 종래 기술의 방법에 의해 계단형 기판 상에 형성된 폴리실리콘 라인들의 저항 측정 결과를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 기판

2 : 필드 분리막

3 : 실리콘 산화막

4 : 플로팅 게이트

5 : 게이트간 절연막

6 : 제어 게이트

7 : 측벽

8 : SD 확산 영역

9 : LDD 확산 영역

10 : 실리사이드막

11 : 함몰부

12 : 잔여 실리콘 산화막

13 : 추가 폴리실리콘막

14 : 매립 폴리실리콘막

101 : 메모리 셀 게이트

102 : 필드 분리막

103 : 단위 셀 영역

이하, 바람직한 실시예들을 참조하여 본 발명을 상세히 설명한다.

우선, 상술한 종래 기술과 마찬가지로, 실리콘 기판(1) 상에 필드 분리막(2)(102)을 스트라이프 형상으로 형성하고, 이들 필드 분리막들 사이에 남아있는 나머지 기판 표면 상에 실리콘 산화막(3)을 형성한다.

다음에, 상술한 종래 기술과 마찬가지로, 이 기판 상에 플로팅 게이트로서 사용될 폴리실리콘막을 도포하고, 패터닝을 행하여 플로팅 게이트(4)를 형성한다. 패터닝은 이들 플로팅 게이트 패턴들이 필드 분리막들을 직각으로 교차하도록 스트라이프 형상으로 형성하고, 메모리 셀 게이트(101)들을 구성하는 라인들이 필드 분리막 위에 제공되어 그 위에 오목부를 형성하도록 이루어진다.

본 발명에서는, 기판의 각 단자(오목부)의 아웃라인을 규정하는 플로팅 게이트의 두께가 50 nm 내지 300 nm인 것이 바람직하고, 더욱 바람직하게는 100 nm 내지 200 nm이다. 또한, 이웃하는 플로팅 게이트들이 제공되는 간격(도 4의 (a)에서 오목부의 폭)은 0.2 ㎛ 내지 0.4 ㎛인 것이 바람직하고, 더욱 바람직하게는 0.24 ㎛ 내지 0.36 ㎛이다.

이어서, ONO막 등으로 이루어진 게이트간 절연막(5)을 형성한다(도 4의(a)).

다음에, 상술한 종래 기술과 마찬가지로, 제어 게이트로서 사용될 폴리실리콘막을 도포하여 플로팅 게이트들 사이의 갭들(도 4의 (a)의 오목부에 대응)을 충전하고, 패터닝을 행하여, 필드 분리막(2)(102)을 직각으로 교차하는 제어 게이트(6)를 스트라이프 형상으로 형성한다(도 4의 (b)).

상술한 바와 같이, 제어 게이트 형성 단계까지는 상술한 종래의 제조 방법과 동일한 단계를 거쳐서 도 5의 (a)에 도시된 소자 구조를 얻는다. 도 5의 (a)는 종래의 제조 방법에서 제어 게이트의 형성 후에 얻어진 소자 구조를 나타내는 도 4의 (b)와 동일한 도면이다.

본 발명의 방법에서는, 제어 게이트를 형성한 후, 제어 게이트의 표면과 산소를 접촉시켜 그 위에 얇은 산화막(도시하지 않음)을 형성한다. 산소와의 접촉을 위해, 산소 함유 가스를 장치 시스템 내로 도입하여 제어 게이트의 표면과 접촉시키는 방법이 사용될 수 있다. 산소 함유 가스로서는, 산소 가스, 공기, 또는 질소, 헬륨, 아르곤 등의 불활성 가스로 희석된 산소 가스를 이용할 수 있다. 접촉 온도는 600℃ 내지 650℃인 것이 바람직하다. 얇지만 충분한 산화막을 형성하는 데 필요한 접촉 시간은 30분 이상이다.

이와 같이 형성된 얇은 산화막은 1 nm 내지 3 nm인 것이 바람직하고, 소위 자연 산화막일 수 있다. 상술한 각종의 조건들은 비교적 얇은 산화막을 형성할 수 있도록 적절히 설정된다. 산화막이 너무 두꺼우면, 예를 들면, 10 nm를 초과하는 두께의 소위 열산화막을 형성하는 경우, 두꺼운 열산화막이 함몰부(11) 내에 남게 되어, 상술한 종래 방법에서와 같이, 이후 단계에서의 이온 주입에 의한 비정질화나 실리사이드화가 충분히 행해질 수 없고, 따라서, 실리사이드막이 균일하게 형성될 수 없다. 이에 반해, 본 발명에서 이용하는 자연 산화막과 같이 얇은 산화막은 비정질화나 실리사이드화를 위한 이온 주입에 거의 영향을 주지 않는다.

다음에, 도 5의 (b)에 도시된 바와 같이 추가 폴리실리콘막(13)을 형성한다. 추가 폴리실리콘막의 두께는 함몰부(11)의 깊이에 따라 적절히 설정되고, 50 nm 내지 300nm가 바람직하며, 더욱 바람직하게는 100 nm 내지 200 nm이다.

그 후, 도 5의 (c)에 도시된 바와 같이, 함몰부를 충전하는 만큼 추가 폴리실리콘막이 함몰부 내에 남도록 추가 폴리실리콘막(13)을 에칭백한다. 도면에서 참조 번호 14로 나타낸 부분이 함몰부 내에 잔유하여 매립된 매립 폴리실리콘막이다.

이와 같이 함몰부(11)의 내측을 충전함으로써, 제어 게이트의 표면이 평탄하게 되고, 따라서, 이후 단계에서 측벽으로서 사용될 실리콘 산화막을 형성할 때, 이 실리콘 산화막이 에칭백된 후에 함몰부 내에 남는 것이 어렵게 된다.

또한, 추가 폴리실리콘막을 에칭백하는 단계에서, 상기 얇은 산화막에 대한 에칭 레이트가 폴리실리콘에 대한 에칭 레이트보다 작으므로, 에칭 레이트를 모니터링하거나 에칭 반응에서의 막이나 생성물에 고유의 발광 파장의 방출 강도를 모니터링하면서 소정 조건하에서 에칭을 행하는 경우, 이 얇은 산화막에 의해 에칭 레이트나 방출 강도가 변화될 때의 시점을 검출하여 미리 정해진 위치에서 에칭을 정지시킬 수 있다.

추가 폴리실리콘막의 에칭백에서의 오버에칭량에 대해서는, 에칭될 폴리실리콘막의 두께로서 20 nm 정도가 바람직하며, 10 nm 정도가 더욱 바람직하다. 오버에칭량이 과다하면, 제어 게이트로서 사용될 폴리실리콘막이 너무 얇게 될 수 있거나 함몰부가 형성될 수 있다.

다음에, 기판 표면 내에 저 도즈의 이온 주입을 행하여, 장치를 고내압으로 하기 위한 LDD 확산 영역을 형성한다.

다음에, 실리콘 산화막 등의 측벽 형성용으로서 사용될 절연막을 CVD 등으로 성장시킨 후, 이방성 에칭에 의해 막을 에칭백하여, 게이트의 측면 상에 절연막으로 구성된 측벽을 형성한다. 측벽으로서 사용될 절연막에 대하여 오버에칭률이 10% 이하인 것이 바람직하고, 더욱 바람직하게는 3% 내지 7%이다. 오버에칭률이 너무 크면, 게이트의 측면 상부 주위의 측벽들이 손실되거나 기판 표면이 대미지를 받을 수 있고, 소자 특성 및 신뢰성이 열화하게 된다. 한편, 오버에칭이 없거나 오버에칭률이 너무 작으면, 게이트 상에 절연막이 남기 쉽고 이온 주입에 의한 비정질화나 실리사이드화가 충분히 행해지는 것을 방해한다. 여기서, 오버에칭률은 메인 에칭 시간에 대한 추가 에칭 시간의 비(%)이다.

다음에, 기판 표면 내에 이온 주입을 행하여, 소스/드레인 영역(SD 확산 영역)으로 되는 확산 영역(8)을 형성한다.

다음에, 제어 게이트(6) 및 확산 영역(8)의 표면들을 비정질화하는 이온 주입을 행한 후, 티타늄(Ti), 코발트(Co), 니켈(Ni) 등의 고융점 금속을 스퍼터링에 의해 퇴적하고, 이어서 실리사이드화 를 위한 열처리를 행하여, 제어 게이트 및 확산 영역 상에 실리사이드막(10)을 형성한다(도 5의 (d)). 또한, 필드분리막(2)(102) 위에 형성된 금속 질화막 등의 금속막들을 습식 에칭에 의해 선택적으로 제거한다.

비정질화를 위한 이온 주입에서 사용되는 도펀트로서는, 비소(As), 안티몬(Sb), 게르마늄(Ge), 인듐(In) 등의 비교적 큰 질량을 갖는 원소가 사용될 수 있다.

또한, 상기 방법에서는, 비정질화를 위한 이온 주입이 스퍼터링에 의해 고융점 금속을 퇴적한 후에 선택적으로 행해질 수 있다. 또한, 실리사이드막을 형성한 후에 실리사이드막의 저저항화를 위한 열처리를 행할 수 있다.

이제, 본 발명의 효과를 확인하기 위해 다음과 같은 실험 및 평가를 행했다.

실리콘 기판 상에, 150 nm 두께의 CVD 산화막을 형성하고 나서 패터닝을 행하여 라인 및 스페이스쌍(L/S = 0.5㎛/0.28㎛)을 갖는 계단형 패턴(라인수 5400)을 형성했다. 이들 패턴 상에, 패턴들의 이들 라인들과 직각으로 교차하도록 폴리실리콘으로 이루어진 라인(길이 9500 ㎛, 폭 0.32 ㎛, 두께 0.2 ㎛, P 농도 3×10¹⁹atoms/㎤)을 형성했다. SEM(Scanning Electron Microscopy)에 의해 단면을 관찰한 바, 기초의 계단형 패턴 내의 라인들의 간격 위에 놓인 폴리실리콘 라인의 단면 상에 형성된 함몰부는 대략 72 nm의 깊이를 갖는다. 이 폴리실리콘 라인은 실제 플래시 메모리 소자의 제어 게이트에 대응한다. 폴리실리콘 라인은 기초의 계단형 패턴 위를 왕복하여 형성되고, 그의 양단은 각각의 도전형 패드와 접속된다. 폴리실리콘 라인의 저항은 이들 2개의 도전형 패드 간의 저항을 측정함으로써구해졌다.

예로서 상술한 실시예에 따라 형성했다. 즉, 장치 시스템 내에 650℃로 공기를 도입하여, 폴리실리콘 라인의 표면 상에 2 nm 두께의 얇은 산화막을 형성하고, 그 후, 추가 폴리실리콘막을 100 nm 두께로 형성했다.

이어서, 이 추가 폴리실리콘막을 에칭백했다. 그 때, 폴리실리콘의 에칭 반응에 대한 고유의 발광 파장의 발광 강도를 모니터링하면서 소정 조건하에서 에칭을 행하여, 방출 강도가 저하했을 때의 시점을 검출하여 에칭을 정지했다. SEM에 의해 단면을 관찰한 바, 그 함몰부는 이전보다 32 nm 얕은 대략 40 nm의 깊이를 가지며, 또한 그 형상이 보다 완만하게 되었다.

다음에, 기판 표면 내에 저 도즈의 이온 주입을 행하여, LDD를 형성하고 나서, CVD에 의해 실리콘 산화막을 100 nm로 성장시킨 후, 오버에칭률이 5%가 되도록 에칭백을 행하여 측벽을 형성했다.

다음에, 기판 표면 내로 이온 주입을 행하고 소스/드레인 영역에 대응하는 확산 영역을 형성한 후, 비소(As)(40 keV, 도즈량 1×10¹⁵/㎠)를 이용하여 비정질화를 위한 다른 이온 주입을 행하였다.

그 다음에, 스퍼터링에 의해 티타늄(Ti)을 30 nm 두께로 퇴적했다. 그 후 30초동안 690℃로 질소 분위기에서 열처리를 행하여 티타늄 실리사이드(TiSi₂)를 형성했고, 그 후 미반응 Ti를 습식 에칭에 의해 제거했다. 또한, 10초동안 840℃로 다른 열처리를 행하고, 티타늄 실리사이드를 위상 전이하여 더욱 낮은 저항을 갖는티타늄 실리사이드막을 형성했다.

비교예로서, 추가 폴리실리콘막을 형성하지 않고서, 측벽을 형성한 후 폴리실리콘 라인 위에 직접 실리사이드막을 형성한 것을 제외하고는 상기 샘플과 동일하게 샘플을 형성했다.

도 6은 실리사이드막을 형성한 후에 이루어진, 2조의 폴리실리콘 라인(각 50 샘플)에 대한 저항 측정 결과를 도시한다. 도면으로부터 명확한 바와 같이, 종래의 방법에 의해 제조된 샘플들의 저항은 높고 그 값이 매우 많이 분산되어 있는 반면에, 본 발명의 방법에 의해 제조된 샘플들의 저항은 낮고 거의 분산되지 않는다.

상술한 바와 같이 본 발명에 따르면, 계단형 기판 상에 형성된 폴리실리콘 라인 상에 균일하게 실리사이드막을 형성할 수 있으므로, 우수한 특성 및 신뢰성을 갖는 반도체 장치를 효율좋게 제조할 수 있다.

Claims

표면 상에 복수의 볼록부를 갖는 기판 상에, 이들 볼록부들 사이에 형성된 오목부들을 충전하도록 폴리실리콘막을 형성하고, 패터닝을 행하여 폴리실리콘 라인을 형성하는 단계;

상기 폴리실리콘 라인의 표면 상에 1 nm 내지 3nm 두께의 자연 산화막 또는 산화막을 형성하는 단계;

그 위에 폴리실리콘을 성장하여 추가 폴리실리콘막을 형성하고, 그 후 상기 추가 폴리실리콘막을 에칭백하는 단계;

그 위에 절연막을 형성하고, 그 후 에칭백을 행하여 상기 절연막으로부터 측벽들을 형성하는 단계;

상기 기판 상에 확산 영역을 형성하는 단계; 및

상기 폴리실리콘 라인 상에 실리사이드막을 형성하는 단계

를 포함하는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 추가 폴리실리콘막을 에칭백하는 단계에서, 상기 오목부 위에 놓인 상기 폴리실리콘 라인의 단면 상에 형성된 함몰부 내에 상기 추가 폴리실리콘막이 남도록 에칭백을 행하는 반도체 장치의 제조 방법.
제2항에 있어서, 상기 추가 폴리실리콘막을 에칭백하는 단계에서, 에칭 레이트 또는 발광 강도를 모니터링하면서 소정의 조건하에서 에칭을 행하고, 상기 산화막에 의해서 에칭 레이트 또는 발광 강도가 변화될 때의 시점을 검출하여 에칭을 정지시키는 반도체 장치의 제조 방법.
제1항에 있어서, 상기 측벽들을 형성하는 단계에서, 오버에칭률은 10% 이하인 반도체 장치의 제조 방법.
제1항에 있어서, 상기 볼록부는 플래시 메모리 소자의 플로팅 게이트를 구성하고, 상기 플래시 메모리 소자의 제어 게이트로서 기능하는 상기 폴리실리콘 라인은 게이트간 절연막을 통해 상기 플로팅 게이트 상에 배치되는 반도체 장치의 제조 방법.