KR100597646B1 - 플래쉬 메모리의 플로팅 게이트 제조 방법 - Google Patents

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Abstract

플로팅 게이트 내부의 균열 발생에 의한 후속 공정의 불량을 방지하기 위한 플로팅 게이트 제조 방법을 개시한다. 본 발명에 의한 플래쉬 메모리의 메모리 셀을 구성하는 플로팅 게이트 제조 방법은 STI 소자 분리막들 간에 형성된 터널 산화막의 상부, 상기 STI 소자 분리막들의 일부 측부 및 일부 상부 상에 플로팅 게이트의 일부를 형성할 제1 폴리실리콘 층을 형성하는 단계, 상기 형성된 제1 폴리실리콘층의 표면을 일정깊이로 산화되도록 하여 산화막을 상기 제1 폴리실리콘층의 상부 일정부분에 형성하는 단계 및 상기 산화막을 모두 식각하고 나서, 상기 제1 폴리실리콘층과 함께 상기 플로팅 게이트를 구성할 제2 폴리실리콘층을 형성하는 단계를 적어도 포함하는 것을 특징으로 한다. 따라서 플로팅 게이트로 사용되는 폴리실리콘층 내부의 균열을 없애어 후속공정에 의한 ONO 층간유전층의 신뢰성을 높이는 반도체 장치를 제조방법을 제공할 수 있다.
플래쉬 메모리, 플로팅 게이트, 폴리실리콘, STI

Description

플래쉬 메모리의 플로팅 게이트 제조 방법 {Method of manufacturing floating gate in Flash memory}
도 1은 통상적인 SA-STI 구조를 갖는 플래쉬 메모리 셀의 단면도
도 2a 내지 2d는 종래 방법에 의한 불휘발성 메모리의 제조방법을 설명하기 위한 단면도들
도 3은 종래 기술에 의한 SA-STI 구조를 갖는 플래쉬 메모리 셀의 제1 폴리실리콘층 내부에 균열이 있는 모습을 나타낸 단면사진
도 4는 도 3의 제1 폴리실리콘층 상에 ONO 층간유전층을 형성한 모습을 나타낸 사진
도 5a 내지 5f는 본 발명에 의한 불휘발성 메모리의 제조방법을 설명하기 위한 단면도들
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘층 105 : 균열(seam)
106 : STI 소자 분리막 107 : 제2 폴리실리콘층
108 : 반사방지막 109 : 포토레지스트 패턴
118 : 산화막 패턴
본 발명은 플래쉬 메모리의 제조 방법에 관한 것으로, 보다 상세하게는 플로팅 게이트 내부의 균열(seam) 발생에 의한 후속 공정의 불량을 방지하기 위한 플래쉬 메모리 셀의 플로팅 게이트 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다. 또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM amp; Logic) 장치나 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash amp; logic) 장치를 들 수 있다.
일반적으로, 플래쉬 메모리는 플로팅 게이트, 층간유전층 및 컨트롤 게이트를 기본 구조로 하고 있다. 플래시 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler- Nordheim; 이하 'F-N'이라 한다) 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다.
이러한 고집적 플래쉬 메모리 장치는 자기 디스크 메모리(magnetic disk memory) 장치를 대체할 수 있는 것으로 기대되는데, 이는 작은 셀 면적과 빠른 억세스 시간(access time), 그리고 적은 전력 소모 등의 여러 가지 장점을 갖고 있기 때문이다. 그러나, 플래쉬 메모리 장치가 자기 디스크 메모리를 대체하기 위해서는 비트당 원가를 더욱 줄여야 하며, 이를 위해서 공정 횟수를 감소시키고 셀 크기를 더욱 줄이는 것이 요구된다. 이에 따라, 반도체 기판에 액티브 영역을 정의하기 위한 액티브 패턴과 플로팅 게이트의 패턴을 동일하게 형성함으로써 비트라인 간의 이격 거리를 줄여서 메모리 셀의 사이즈를 감소시킬 수 있는 소위, 자기정렬된 얕은 트렌치 소자분리(self-aligned shallow trench isoltion;이하 'SA-STI'라 한다) 구조를 갖는 플래쉬 메모리 셀이 제안되었다.
도 1은 통상적인 SA-STI 구조를 갖는 플래쉬 메모리 셀의 단면도이다.
도 1을 참조하면, 플래쉬 메모리 셀은 STI 영역(16)에 의해 액티브 영역이 정의된 실리콘 기판(10)의 상부에 F-N 터널링을 위한 터널 산화막층(12)을 개재하여 형성된 플로팅 게이트(14)와, 플로팅 게이트(14)의 상부에 층간유전층(25)을 개재하여 형성된 컨트롤 게이트(29)의 적층형 게이트 구조로 형성된다. 도면 기호 30은 층간 절연층이다.
플로팅 게이트는 액티브 영역 양측의 STI영역(16) 가장자리의 일부 영역에 걸치도록 패터닝된 폴리실리콘층(14)으로 이루어진다.
컨트롤 게이트(29)는 이웃한 셀의 컨트롤 게이트(29)와 연결되어 워드라인을 형성하며, 낮은 비저항 값을 갖기 위하여 폴리실리콘층(26)과 금속 실리사이드층(28)이 적층된 폴리사이드 구조로 이루어진다.
상술한 구조를 갖는 플래쉬 메모리 셀에 있어서, 데이터의 저장은 컨트롤 게이트(29)와 기판(10)에 적절한 전압을 인가하여 플로팅 게이트(14)에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 층간유전층(25)은 플로팅 게이트(14)에 충전된 전하 특성을 유지시키고 컨트롤 게이트(29)의 전압을 플로팅 게이트(14)에 전달하는 역할을 한다.
현재 층간유전층(25)으로서 산화막보다 유전 상수가 큰 산화막(20)/질화막(22)/산화막(24)의 복합막을 주로 사용하고 있다. 즉, 열산화 공정에 의해 제1 산화막(20)을 성장시킨 후 그 상부에 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 방법으로 질화막(22)을 증착하고, 다시 열산화 공정에 의해 제2 산화막(24)을 성장시킨다. 제2 산화막(24)은 산화막에 비해 구조적으로 치밀하지 못한 질화막에서 발생할 수 있는 핀홀(pin-hole)을 막기 위한 것으로 ONO 유전층의 절연 특성을 좌우한다.
도 2a 내지 2d는 종래 방법에 의한 불휘발성 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판(10)을 액티브 영역과 필드 영역(16)으로 구분한다.
즉 STI 하드 마스크층(shallow trench isolation hard mask layer)을 이용한 트렌치 식각 공정으로 반도체 기판(10)의 일부분을 식각하여 트렌치를 형성하고, 트렌치를 포함한 전체구조 상에 HDP 산화막(high density plasma oxide film)을 두껍게 증착하고, HDP 산화막을 STI 하드 마스크층이 노출되는 시점까지 식각하여 트렌치 부분에서 HDP 산화막이 돌출된 구조가 되게 하고, HDP 산화막의 돌출된 부분을 습식 식각을 통해 일정 두께 제거하므로, 트렌치 내부의 HDP 산화막은 STI 소자 분리막(16)이 된다.
이어서, 상기 반도체 기판(10)의 액티브 영역 상부에 산화막층 또는 옥시나이트라이드층(oxynitride)을 얇게 성장시킴으로써 터널 산화막 즉 게이트 산화막(12)을 형성한다.
도 2b를 참조하면, 터널 산화막(12)의 상부에 플로팅 게이트로 사용될 제1 폴리실리콘층(14)을 LPCVD 방법에 의해 형성한다. 상기 제1 폴리실리콘층(14)은 600℃ 이상의 온도에서 결정상으로 인-시튜 도핑하면서 증착하거나, LPCVD 챔버 내에서 세 단계로 증착하여 제1 폴리실리콘층(14)을 형성할 수도 있다. 상기 제1 폴리실리콘층(14) 상에 실리콘 옥시나이트라이드(SiON)와 같은 반사방지막(18)을 형 성한 후, 그 위에 포토레지스트를 도포하여 포토레지스트막을 형성한다. 상기 포토레지스트막을 노광 및 현상하여 상기 필드 영역(16)의 일부분을 노출시키는 포토레지스트 패턴(19)을 형성한다.
도 2c를 참조하면, 상기 포토레지스트 패턴(19)을 식각 마스크로 이용하여 상기 반사방지막(18)과 상기 필드 영역(16) 위의 노출된 제1 폴리실리콘층(14)을 건식 식각으로 제거함으로써, 워드라인 방향으로 이웃하는 메모리 셀과 분리되는 제1 폴리실리콘층 패턴(14a)을 형성한다. 즉, 상기 제1 폴리실리콘층 패턴(14a)은 상기 필드 영역(16)과 동일한 방향으로 신장된다. 상기 제1 폴리실리콘층(14)을 식각하는 과정에서, 상기 반사방지막(18)도 함께 제거된다.
도 2d는 ONO 층간유전층(25)을 형성하는 단계를 도시한다. 상술한 바와 같이 제1 폴리실리콘층 패턴(14a)을 형성한 후, 결과물의 상부에 플로팅 게이트와 컨트롤 게이트를 절연시키기 위하여 ONO로 이루어진 층간유전층(25)을 형성한다.
이후 도시하지는 않았으나, 상기 ONO 층간유전층(25)상에 컨트롤 게이트용 제2 폴리실리콘층(26)을 순차적으로 증착한다. 여기서, 컨트롤 게이트의 도전성을 확보하기 위하여 제2 폴리실리콘층의 상부에는 텅스텐 실리사이드층이 형성될 수 도 있다. 그런 다음, 상기 텅스텐 실리사이드층(28), 제2 폴리실리콘층(26), ONO 층간유전층(25)및 제1 폴리실리콘층 패턴(16a)을 각각 건식 식각하여, 플로팅 게이트(14), ONO 층간유전층(25) 및 컨트롤 게이트(29)로 이루어진 적층형 게이트 구조를 가진 메모리 셀을 형성한다.
상기에서, STI 소자 분리막(16)의 수직적 패턴 형상이 네가티브 경사를 가진 다. 따라서 플로팅 게이트 패턴을 형성하기 위한 제1 폴리실리콘층(14)은 STI 소자 분리막(16)과 STI 소자 분리막(16)사이의 액티브 영역상에 존재하는 공간에 포지티브한 경사로 증착된다. 따라서 액티브 영역상의 제1 폴리실리콘층(14) 내부에 균열(seam, 15)이 발생할 수 있다.
도 3은 종래 기술에 의한 SA-STI 구조를 갖는 플래쉬 메모리 셀의 제1 폴리실리콘층 내부에 균열이 있는 모습을 나타낸 단면사진이다.
도 3에서 보는 바와 같이, 액티브 영역상의 제1 폴리실리콘층 내부에 균열(seam,15)현상이 발생한 것을 알 수 있다.
이러한 균열은 후속 공정에 의한 ONO 층간유전층에 불량한 프로파일(profile)을 유발시키고 신뢰성 측면에서 불량의 원인이 된다.
도 4는 도 3의 제1 폴리실리콘층 상에 ONO 층간유전층을 형성한 모습을 나타낸 사진이다.
도 4에서 보는 바와 같이, ONO 층간유전층(25)이 불량한 프로파일(17)을 나타내는 것을 알 수 있다.
즉 이러한 폴리실리콘층 내부의 균열은 후속 공정의 패턴 형성에 영향을 주며, ONO 층간유전층의 신뢰성을 저하시켜 소자의 특성을 열화 시키게 되는 문제점이 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결할 수 있는 반도체 제조 방법을 제공함에 있다.
본 발명의 다른 목적은 플로팅 게이트용 폴리실리콘층 내부의 균열에 의한 문제점을 해결하기 위한 불휘발성 메모리 셀의 플로팅 게이트 제조 방법을 제공함에 있다.
본 발명의 또 다른 목적은 메모리 셀의 플로팅 게이트를 형성할 폴리실리콘층의 내부에 발생될 수 있는 균열을 없애어 높은 신뢰성의 ONO 층간유전층을 갖도록 할 수 있는 반도체 장치를 제조하는 방법을 제공함에 있다.
상기한 목적들을 달성하기 위하여, 본 발명의 실시예적 양상(aspect)에 따른 플래쉬 메모리의 메모리 셀을 구성하는 플로팅 게이트 제조 방법은 STI 소자 분리막들 간에 형성된 터널 산화막의 상부, 상기 STI 소자 분리막들의 일부 측부 및 일부 상부 상에 플로팅 게이트의 일부를 형성할 제1 폴리실리콘 층을 형성하는 단계, 상기 형성된 제1 폴리실리콘층의 표면을 일정깊이로 산화되도록 하여 산화막을 상기 제1 폴리실리콘층의 상부 일정부분에 형성하는 단계 및 상기 산화막을 모두 식각하고 나서, 상기 제1 폴리실리콘층과 함께 상기 플로팅 게이트를 구성할 제2 폴리실리콘층을 형성하는 단계를 적어도 포함하는 것을 특징으로 한다.
이하 첨부한 도면들을 참조로 본 발명의 바람직한 실시예가 상세히 설명될 것이다. 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 예를 들어 도시되고 한정된 것에 불과하므로, 그러한 설명들이 본 발명의 범위를 제한하는 용도로 사용되어서는 아니 됨은 명백하다.
도 5a 내지 5e는 본 발명에 의한 불휘발성 메모리 셀의 플로팅 게이트 제조 방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 얕은 트렌치 소자분리(shallow trench isolation; STI) 공정을 통해 반도체 기판(100)을 액티브 영역과 필드 영역(106)으로 구분한다.
이어서, 상기 반도체 기판(100)의 액티브 영역 상부에 산화막층 또는 옥시나이트라이드층(oxynitride)을 얇게 성장시킴으로써 터널 산화막 즉 게이트 산화막(102)을 형성한다.
도 5b를 참조하면, 터널 산화막(102)의 상부에 플로팅 게이트의 일부를 구성할 제1 폴리실리콘층(104)을 LPCVD 방법에 의해 형성한다.
STI 소자 분리막(106)의 수직적 패턴 형상이 네가티브 경사를 가진다. 따라서 플로팅 게이트 패턴을 형성하기 위한 제1 폴리실리콘층(104)은 STI 소자 분리막(106)과 STI 소자 분리막(106)사이의 액티브 영역상에 존재하는 공간에 포지티브한 경사로 증착된다. 따라서 액티브 영역상의 제1 폴리실리콘층(104) 내부에 균열(seam, 105)이 발생할 수 있는데, 이러한 문제점을 해결하기 위하여 상기 폴리실리콘이 채워지는 STI 소자 분리막(106)과 STI 소자 분리막(106)사이의 패턴을 포지티브하게 해 주어야 한다.
따라서 상기 제1 폴리실리콘층의 상부를 산화시킨다. 상기 산화는 습식, 건식, 라디칼(Radical)방식 등으로 한다. 그리하면 표면에 드러나 있는 제1 폴리실리 콘층의 상부는 산화의 진행이 빠르게 되고, 균열(seam)이 있는 제1 폴리실리콘 부위는 산화의 진행이 느리게 되어 역삼각형 모양의 산화 프로파일을 갖게 된다.
여기서 상기 제1 폴리실리콘층의 산화공정 시 산화 가스가 균열(seam)부위로 유입되어 균열(seam)부위의 측벽을 산화시키기 않도록 하기 위하여, 상기 증착되는 제1 폴리실리콘층의 두께는 STI 소자 분리막(106)과 STI 소자 분리막(106)사이의 길이의 절반 정도로 한다. 즉 STI 소자 분리막(106)의 상부 모서리와 STI 소자 분리막(106)의 상부 모서리 사이의 길이의 절반에 해당하는 길이에서 ±50Å범위를 갖도록 한다.
도 5c는 터널 산화막층(102)의 상부에 증착된 제1 폴리실리콘층의 두께를 예를 들어 설명한 도면이다.
도 5c에서 보는 바와 같이, STI 소자 분리막(106)과 STI 소자 분리막(106)사이의 길이(116)가 100nm인 경우에는 제1 폴리실리콘층의 두께(104)를 50nm로 하여, 균열이 생기는 부위 상부(115)의 제1 폴리실리콘층이 서로 맞닿도록 형성시킨다.
따라서 제1 폴리실리콘층을 산화시키는 산화가스가 균열이 생기는 부위 상부(115)를 통하여 균열부위로 유입되지 않기 때문에, 균열부위는 산화의 진행이 느리게 되어 역삼각형 모양의 산화 프로파일을 갖게 된다.
도 5d는 터널 산화막층(102)의 상부에 증착된 제1 폴리실리콘층이 산화된 모습을 나타낸 도면과 사진이다.
도 5d에 도시된 바와 같이, 제1 폴리실리콘층의 상부에 역삼각형 모양의 산화막 패턴(118)을 갖게 된다. 상기 산화막 패턴은 제1 폴리실리콘층 내부의 균열 부위를 포함하여 형성된다.
도 5e는 LAL과 같은 산화막 식각액을 이용한 습식 식각 공정으로 상기 제1 폴리실리콘층의 산화막 패턴(118)을 제거한 후의 제1 폴리실리콘층(104a)의 모습을 나타낸 단면도이다.
도 5e에 도시된 바와 같이, 상기 제1 폴리실리콘층 내부에 형성되었던 균열은 산화되어 산화막 패턴 제거 공정에 의하여 제거된다. 그리고 상기 산화막 패턴(118)을 제거한 제1 폴리실리콘층의 상부 경계면은 포지티브한 경사를 가진다.
도 5f는 상기 산화막 패턴(118)을 제거한 제1 폴리실리콘층(104a) 상에 제2 폴리실리콘층(107)을 증착시킨 모습을 나타낸 단면도이다. 제1 폴리실리콘층의 상부 경계면이 포지티브한 경사를 가지기 때문에 제2 폴리실리콘층에는 균열현상이 발생하지 않는다.
상기 제1 폴리실리콘층과 제2 폴리실리콘층은 모두 플로팅 게이트로 사용된다.
그 후 상기 제2 폴리실리콘층(107) 상에 실리콘 옥시나이트라이드(SiON)와 같은 반사방지막(108)을 형성한 후, 그 위에 포토레지스트를 도포하여 포토레지스트막을 형성한다. 상기 포토레지스트막을 노광 및 현상하여 상기 필드 영역(106)의 일부분을 노출하는 포토레지스트 패턴(109)을 형성한다.
상기 포토레지스트 패턴(109)을 식각 마스크로 이용하여 상기 반사 방지막(108)과 상기 필드 영역(106) 위의 노출된 제1,2 폴리실리콘층(104, 107)을 건식 식각으로 제거함으로써, 워드라인 방향으로 이웃하는 메모리 셀과 분리되는 제1 폴 리실리콘층 패턴을 형성한다. 즉, 상기 제1 폴리실리콘층 패턴은 상기 필드 영역(106)과 동일한 방향으로 신장된다. 상기 제1 폴리실리콘층(104)을 식각하는 과정에서, 상기 반사 방지막(108)도 함께 제거된다.
이후 상기 ONO 층간유전층, 컨트롤 게이트용 제3 폴리실리콘층을 순차적으로 증착한다. 여기서, 컨트롤 게이트의 도전성을 확보하기 위하여 제3 폴리실리콘층의 상부에는 텅스텐 실리사이드층이 형성될 수 도 있다. 그런 다음, 상기 텅스텐 실리사이드층, 제3폴리실리콘층, ONO 층간유전층, 제2 폴리실리콘층 및 제1 폴리실리콘층 패턴을 각각 식각함으로써, 플로팅 게이트, ONO 층간유전층 및 컨트롤 게이트로 이루어진 메모리 셀을 형성한다. 여기서, 상기 메모리 셀은 층간유전층을 경계로 플로팅 게이트와 콘트롤 게이트가 서로 적층되어 있는 구조가 된다.
이와 같은 방법에 의하여 플로팅 게이트를 형성함으로써, 폴리실리콘층들로 최종적으로 완성된 플로팅 게이트의 내부에는 균열(seam)이 존재하기 어렵게 된다. 따라서, 후속의 공정에 의해 플로팅 게이트의 상부에 형성되는 ONO 층간유전층은 매우 신뢰성 있게 제조될 수 있으므로, 완성된 메모리 셀의 메모리 기능을 위한 물성적 동작의 신뢰성이 확실히 보장된다.
본 발명의 실시예에 따른 플래쉬 메모리의 플로팅 게이트 제조 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이, 본 발명에 의한 플래쉬 메모리의 플로팅 게이트 제조 방법은, STI 소자 분리막의 네가티브한 경사에 의하여 발생하는 제1 폴리실리콘층 내부의 균열을 산화공정에 의하여 없애고 그 위에 제2 폴리실리콘층을 증착하여 플로팅 케이트를 형성함으로써, 플로팅 게이트로 사용되는 폴리실리콘층 내부의 균열을 방지하고 따라서 후속의 공정에 의해 플로팅 게이트의 상부에 형성되는 ONO 층간유전층의 신뢰성을 높일 수 있게된다.












Claims (13)

  1. 삭제
  2. 플래쉬 메모리의 메모리 셀을 구성하는 플로팅 게이트 제조 방법에 있어서:
    STI 소자 분리막들 간에 형성된 터널 산화막의 상부, 상기 STI 소자 분리막들의 일부 측부 및 일부 상부 상에 플로팅 게이트의 일부를 형성할 제1 폴리실리콘 층을 형성하는 단계;
    상기 형성된 제1 폴리실리콘층의 표면을 일정깊이로 산화되도록 하여 산화막을 상기 제1 폴리실리콘층의 상부 일정부분에 형성하는 단계; 및
    상기 산화막을 모두 식각하고 나서, 상기 제1 폴리실리콘층과 함께 상기 플로팅 게이트를 구성할 제2 폴리실리콘층을 형성하는 단계를 적어도 포함하는 것을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  3. 반도체 기판 상에 액티브 영역과 필드 영역을 구분하는, 수직적 패턴 형상이 네가티브 경사를 갖는 STI 소자 분리막을 형성하는 단계;
    상기 액티브 영역 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막과 STI 소자 분리막 상에 플로팅 게이트의 일부를 형성할 제1 폴리실리콘층을 형성하는 단계;
    상기 제1 폴리실리콘층의 상부를 일정깊이로 산화시키는 단계;
    상기 제1 폴리실리콘층의 산화공정에 의하여 형성된 산화막을 제거하는 단계;
    상기 산화막이 제거된 상기 제1 폴리실리콘층 상에 상기 제1 폴리실리콘층과 함께 상기 플로팅 게이트를 구성할 제2 폴리실리콘층을 형성하는 단계를 적어도 구비하는 것을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 터널 산화막은 산화막층 또는 옥시나이트라이드층으로 구성됨을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  5. 제2항 또는 제3항에 있어서,
    상기 제1 폴리실리콘층의 상부는 습식 산화 공정에 의하여 산화됨을특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  6. 제2항 또는 제3항에 있어서,
    상기 제1 폴리실리콘층의 상부는 건식 산화 공정에 의하여 산화됨을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  7. 제2항 또는 제3항에 있어서,
    상기 제1 폴리실리콘층의 상부는 라디칼 산화 공정에 의하여 산화됨을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  8. 제2항 또는 제3항에 있어서,
    상기 산화막은 LAL과 같은 산화막 식각액을 이용한 습식 식각 공정에 의하여 제거됨을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  9. 제2항 또는 제3항에 있어서,
    상기 플로팅 게이트의 일부를 형성할 제1 폴리실리콘층을 저압화학기상증착 법에 의해 형성함을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  10. 제2항 또는 제3항에 있어서,
    상기 제1 폴리실리콘층의 두께는 상기 STI 소자 분리막과 STI 소자 분리막사이의 길이의 절반에서 ±50Å범위임을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  11. 제10항에 있어서,
    상기 제1 폴리실리콘층의 두께는 50nm임을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  12. 제2항 또는 제3항에 있어서,
    상기 산화막이 제거된 상기 제1 폴리실리콘층의 상부 경계면이 포지티브한 경사를 갖는 것을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
  13. 제2항 또는 제3항에 있어서,
    상기 산화막은 역삼각형 형태의 프로파일을 갖는 것을 특징으로 하는 플래쉬 메모리의 플로팅 게이트 제조 방법.
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