TW202422785A - 半導體裝置和其製造方法 - Google Patents
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Abstract
本公開的一種製造半導體裝置方法包括形成相互平行且塗覆著共形犧牲層的三維導電通道，塗覆著共形犧牲層的三維導電通道形成在半導體基板上；沉積介電材料以填充塗覆著共形犧牲層的三維導電通道之間的空隙，其中所沉積的一部分或全部介電材料摻雜硼、鋰或鈹；執行化學機械研磨以移除所沉積介電材料的頂部且暴露三維導電通道的頂部；在化學機械研磨之後，藉由蝕刻移除塗覆三維導電通道的共形犧牲層，以形成與三維導電通道分離且包括所沉積介電材料的三維介電質特徵。
Description
無
以下內容是關於積體電路(integrated circuit，IC)技術、鰭式場效應電晶體(fin field-effect transistor，finFET)和其他非平面或三維(three-dimensional，3D)電晶體技術、積體電路及/或鰭式場效應電晶體及/或三維電晶體製造技術和相關技術。
無
為了實現提及主題的不同特徵，以下公開內容提供了許多不同的實施例或示例。以下描述組件、配置等的具體示例以簡化本公開。當然，這些僅僅是示例，而不是限制性的。例如，在以下的描述中，在第二特徵之上或上方形成第一特徵可以包括第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括在第一特徵和第二特徵之間形成附加特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本公開可以在各種示例中重複參考數字和/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，本文可以使用空間相對術語，諸如「在…下面」、「在…下方」、「下部」、「在…上面」、「上部」等，以便於描述一個元件或特徵與如圖所示的另一個元件或特徵的關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋在此使用的空間相對描述符號。
鰭式場效應電晶體(fin field-effect transistor，finFET)裝置、閘極全環繞(gate-all-around，GAA)電晶體和其他類型的非平面或三維(three-dimensional，3D)電晶體的製造工作流程一般而言包括鰭片形式的通道，其中鰭式場效應電晶體的鰭片被閘極環繞在三個側面，閘極全環繞的鰭片被閘極環繞在所有側面或相似的設計。在採用三維電晶體的通常積體電路(integrated circuit，IC)設計中，一組相互平行的鰭片由半導體材料製成，例如蝕刻半導體基板以暴露鰭片或沉積基板上的多晶矽做為鰭片。在替換閘極工作流程中，具有環繞間隔物的虛擬閘極線形成在鰭片上方，其中虛擬閘極線的方向垂直於鰭片。接著回蝕鰭片和磊晶沉積電晶體的源極與汲極區域在虛擬閘極線的相對側上，並且接著以閘極導體材料替換虛擬閘極線。
採用三維電晶體陣列的積體電路製造工作流程也從形成虛擬鰭片獲得益處。虛擬鰭片是與「主動」鰭片平行排列的結構。為了與虛擬鰭片作區別，本文中使用術語「主動鰭片」代指在最終積體電路中做為導電性電晶體通道的鰭片，而虛擬鰭片並未在最終積體電路中做為電晶體的主動通道。虛擬鰭片可以由不同於主動鰭片的材料所製成，例如虛擬鰭片有時可以由電性絕緣體所製成，而主動鰭片由半導體材料所製成。虛擬鰭片可以在積體電路製造工作流程中達到多個目的。例如，虛擬鰭片可用於形成電性分離多個閘極線區段的電性絕緣閘極隔離結構，以根據積體電路設計電性分離多個完成的電晶體裝置的獨立閘極或閘極組。在其他應用中，虛擬鰭片可用於光學鄰近校正(optical proximity correction，OPC)以加強圖案密度和圖案均勻度，或者在電晶體製造製程的化學機械研磨(chemical-mechanical polishing，CMP)步驟期間改善化學機械研磨表現及/或諸如此類。
本文揭示的多個實施例提供改善的虛擬鰭片形成(或者更大體而言，改善通常與三維電晶體的三維導電通道平行排列的三維介電質特徵形成)。本文揭示的多個實施例提供具有改善的可靠度的虛擬鰭片，且因此改善製造積體電路的裝置產率。例如，本文揭示內容所製造的虛擬鰭片對氧滲入和虛擬鰭片氧化具有改善的阻力、保持微影決定的臨界尺寸(critical dimension，CD)，且可以承受較大範圍的製程溫度。在一些實施例中可以藉由將例如硼、鋰或鈹的間隙(interstitial)摻雜劑結合進一部分或全部的用於形成虛擬鰭片而沉積的介電材料，從而實現這些益處。換句話說，一部分或全部的虛擬鰭片包含硼、鋰或鈹。
參考第1圖，圖式中示出製造半導體裝置的方法的非限制性示範示例。在步驟10中，形成三維導電通道。三維導電通道可以是用於鰭式場效應電晶體的導電通道的鰭片，或者三維導電通道可以是用於閘極全環繞電晶體的通道的多層結構，或者可以是用於奈米結構裝置的通道的奈米片結構，或者諸如此類。在本文的一些示範示例中，三維導電通道是用於鰭式場效應電晶體的導電通道的鰭片。通常而言，三維導電通道是設置在半導體基板(例如矽晶圓)上的上升結構。如本領域中所知，在三維電晶體(例如，鰭式場效應電晶體或閘極全環繞電晶體或奈米片電晶體)中使用三維導電通道與平面電晶體相比，可以提供與環繞的閘極之間的更多接觸表面積，從而提供多種電晶體表現優勢。鰭片或其他三維導電結構通常包括半導體材料，例如矽、矽鍺(Si
1-xGe
x，其中0＜x＜1)、三五族化合物半導體(例如砷化鎵(GaAs))或諸如此類。
在步驟12中，形成三維介電質特徵(例如三維虛擬鰭片)。這些三維介電質特徵可以與步驟10中形成的三維導電通道分離，且這些三維介電質特徵可以包括介電材料。在鰭式場效應電晶體設計的情況下，三維介電質特徵有時稱為虛擬鰭片。在非限制性示範設計佈局中，鰭片或其他三維導電通道是相互平行的(至少在半導體基板的指定區域之內)，而虛擬鰭片平行於鰭片且插入相鄰的鰭片之間。如前所述，步驟12中形成的虛擬鰭片可以達到多個目的，例如用於形成電性絕緣閘極隔離結構以電性分離對應於不同電晶體的閘極線區段、提供光學鄰近校正以加強圖案密度和圖案均勻度、改善在電晶體製造製程的化學機械研磨步驟期間的化學機械研磨表現及/或諸如此類。
在步驟14中，針對替換閘極製程的非限制性示範示例，形成虛擬閘極線。虛擬閘極線可以例如包括多晶矽線，其中多晶矽線的側邊塗覆著氮化矽間隔物。在非限制性示範製造方式中，虛擬閘極線的方向垂直(亦即以90°)於步驟10中形成的三維導電通道，且因此橫跨在分別於步驟10中形成的三維導電通道和步驟12中形成的平行虛擬鰭片上方。在步驟16中，源極與汲極區域磊晶生長在步驟10中形成的鰭片或其他三維導電通道上。針對製造給定的電晶體，源極與汲極區域磊晶生長在穿過此電晶體的區域的虛擬閘極線的相對側上。在步驟18中，切割位於步驟12中形成的虛擬鰭片的虛擬閘極線，且在步驟20中，閘極隔離插塞形成在虛擬鰭片上。例如，步驟18可以涉及蝕刻移除越過虛擬鰭片的部分的虛擬閘極線(因此形成虛擬閘極線中的開口或「切口」)，而步驟20可以涉及使用絕緣材料填充這些開口。步驟18和步驟20因此將虛擬閘極線分割成彼此電性隔離的多個區段。例如，各個區段可以用於單一電晶體的閘極。在替換閘極製程步驟22中，移除虛擬閘極線，例如使用氮化矽間隔物做為蝕刻停止層來蝕刻多晶矽，且以閘極金屬填充所產生的開口(因此以閘極金屬「替換」多晶矽虛擬閘極)。之後，可以執行第1圖中未示出的額外步驟，例如形成積體電路的金屬化互連層來連接鰭式場效應電晶體或其他所製造的電晶體的後段(back end-of-line，BEOL)製程。
參考第1圖所述的半導體裝置製造工作流程僅是一個製造工作流程的非限制性示範示例，可用於步驟12中形成且與步驟10中形成的三維導電通道平行的虛擬鰭片或其他三維介電質特徵。
繼續參考第1圖且進一步參考第2圖，第2圖中示意性繪示第1圖的步驟10的示範示例。第1圖的步驟10包括在基板38上形成相互平行的三維導電通道40，其中三維導電通道40塗覆著共形犧牲層42。在一非限制性示例中，基板38可以例如是矽基板38。三維導電通道40可以包括矽、Si
1-xGe
x或其他半導體材料。在繪示的實施例中，三維導電通道40是用作鰭式場效應電晶體的鰭片40。做為其他示例，三維導電通道可以是用作閘極全環繞電晶體的通道的閘極全環繞結構，或用作奈米片電晶體的通道的奈米片結構。第2圖示出兩個示範性的三維導電通道40(例如，兩個示範性的鰭片40)，然而三維導電通道40的數量可以大於兩個。三維導電通道40在所製造積體電路的一些區域或範圍中是相互平行的，但所製造積體電路的電晶體的三維導電通道在積體電路的不同區域或範圍中可以具有不同方向。也應注意，第2圖示出三維導電通道40的截面圖，其中剖面方向垂直於三維導電通道40的長軸方向。換句話說，第2圖(如同隨後討論的第3圖至第5圖)的截面圖的剖面垂直於三維導電通道40的通道方向。在此示範示例中，假定形成三維導電通道40的步驟10也包括步驟28(參考第1圖)中以共形犧牲層42塗覆三維導電通道40。例如，共形犧牲層42可以是氮化矽材料或可以相對於三維導電通道40的半導體材料做選擇性蝕刻的其他材料。這樣塗覆的共形犧牲層42將藉由例如選擇性蝕刻來移除。由於共形犧牲層42覆蓋三維導電結構40的頂部和側邊，塗覆三維導電結構40的共形犧牲層42是共形的。在示範示例中，共形犧牲層42塗覆在整體表面上方，因此也共形塗覆在三維導電結構40之間的基板38的表面。值得一提的是，共形犧牲層42未填充三維導電結構40之間的空隙44。這些空隙44用作虛擬鰭片(或者更大體而言，與三維導電通道分離的三維介電質特徵)的位置。
下文將進一步指出第2圖包括疊加的垂直分割虛線並說明其目的。
繼續參考第1圖且進一步參考第3圖、第4圖和第5圖，第3圖至第5圖示意性繪示第1圖的步驟12的示範示例。如第1圖中進一步所示，在做為示例繪示於第3圖的沉積步驟30中，沉積介電材料46以填充塗覆著共形犧牲層的三維導電通道之間的空隙44。在本文揭示的實施例中，一部分或全部的所沉積介電材料摻雜硼、鋰或鈹。這樣沉積且摻雜硼、鋰或鈹的介電材料在第3圖中繪示為摻雜的介電材料46。摻雜的介電材料46繪示在第3圖的左側部分，也就是說，疊加垂直分隔虛線的左側部分。做為對比，第3圖的右側部分(亦即，疊加垂直分隔虛線的右側部分)示出沉積且未摻雜硼、鋰或鈹的介電材料的參考工作流程。這在第3圖中繪示為做為參考沉積且未摻雜的介電材料46
ref。第3圖的右側部分僅是做為對比的示意圖，而在實際的半導體裝置製造製程中，沉積步驟30只會沉積摻雜的介電材料46。摻雜劑應具有小原子序(atomic number，Z)且做為間隙摻雜劑包含在介電材料中。本文提供的間隙摻雜劑示例包括鋰(Z=3)、鈹(Z=4)和硼(Z=5)。在一些非限制性示範實施例中，所沉積的介電材料46是Si
1-x-yC
xN
y，其中0≤x≤1且0≤y≤1。做為參考所沉積的介電材料46
ref是Si
1-x-yC
xN
y，而沉積且摻雜的介電材料可以合適地標示為Si
1-x-yC
xN
y:Li(鋰摻雜)，或者Si
1-x-yC
xN
y:Be(鈹摻雜)，或者Si
1-x-yC
xN
y:B(硼摻雜)。在一些非限制性示範實施例中，所沉積的介電材料46摻雜硼、鋰或鈹的濃度介於每立方公分10
13原子數量(atoms/cm
3)至10
18atoms/cm
3間。
在非限制性示範示例的方式中，一種執行沉積步驟30的方法是化學氣相沉積(chemical vapor deposition，CVD)Si
1-x-yC
xN
y。在此示例中，前驅物可以是六甲基二矽氮烷(1,1,1,3,3,3-hexamethyldisilazane)([(CH
3)
3Si]
2NH)或四甲基二矽氮烷(1,1,3,3-tetramethyldisilazane)([(CH
3)
2SiH]
2NH)、SiC和Si
3N
4。在此示範示例中，所沉積介電材料46的摻雜劑是硼，其中可以由B
2H
6、BF
4或B前驅物提供摻雜劑。在此非限制性示例中，流速在10 mL/min至1000 mL/min的範圍中，溫度在600℃至2000℃的範圍中，且沉積時間在10秒至1小時的範圍中。但這僅是非限制性示範示例。
如第3圖中所示，所沉積介電材料46足夠厚以「埋藏」三維導電通道40，使得一些所沉積介電材料46塗覆在三維導電通道40的頂部上。在第1圖繪示的平坦化步驟32和第4圖示出的示範示例中，執行化學機械研磨以移除所沉積介電材料的頂部和暴露三維導電通道的頂部。雖然此處描述化學機械研磨，其他類型的平坦化也在考量內，例如不包括的化學輔助劑的機械研磨。平坦化步驟32移除足夠多的材料以暴露三維導電通道40的頂部，包括移除沉積在三維導電通道40的頂部上的部分的共形犧牲層42，如第3圖和第4圖的差異所示。這導致填充在三維導電通道40之間的空隙44的部分所沉積介電材料46(與第2圖相比)是分隔的。這些所沉積介電材料46的剩餘部分將用作虛擬鰭片。然而，這些所沉積介電材料46的剩餘部分透過仍塗覆三維導電通道40的側邊的共形犧牲層42的剩餘部分來與三維導電通道40保持物理性連接，如第4圖中所示。也就是說，在平坦化步驟32之後，仍塗覆三維導電通道40的側邊的共形犧牲層42的剩餘部分插入三維導電通道40和所沉積且摻雜的介電材料46的剩餘部分之間。
在第1圖繪示的蝕刻步驟34且第5圖示出的示範示例中，在化學機械研磨步驟32之後，藉由蝕刻來移除塗覆三維導電通道40的(剩餘的)共形犧牲層42，以形成包括剩餘的所沉積介電材料的虛擬鰭片50。在非限制性示範示例的方式中，蝕刻步驟34可以是使用氬(Ar)、氨(NH3)或氟化氫(HF)蝕刻氣體的乾式蝕刻，執行溫度在20℃至90℃的範圍中。在蝕刻步驟34之後，如第5圖中所示，虛擬鰭片50與三維導電通道40透過間隙54分離。這些間隙54對應於被移除的塗覆三維導電通道40的側邊的共形犧牲層42。如第5圖的左側部分所示意(亦即，疊加垂直分隔虛線的左側部分)，所沉積且摻雜的介電材料46可以耐受蝕刻步驟34，因此在蝕刻步驟34之後剩餘的虛擬鰭片50保持其形狀和尺寸(亦即，臨界尺寸)。相較之下，如第5圖的右側部分所示意(亦即，疊加垂直分隔虛線的右側部分)，所沉積且未摻雜的介電材料46
ref無法耐受蝕刻步驟34，蝕刻步驟34反而攻擊未摻雜的介電材料46
ref和移除一部分的介電材料46
ref。因此，使用未摻雜的介電材料46
ref且在蝕刻步驟34之後剩餘的虛擬鰭片50
ref無法保持其形狀和尺寸(亦即，臨界尺寸)，反而造成臨界尺寸縮減。
參考第6圖，非限定於任何特定的操作理論，一般認為所沉積且摻雜鋰、鈹或硼的摻雜介電材料46具有改善的耐受性是源於做為間隙摻雜劑包含在摻雜的介電材料46中的鋰、鈹或硼摻雜劑，且間隙的鋰、鈹或硼摻雜劑原子阻擋氧原子滲進摻雜的介電材料46。第6圖中示意性繪示上述內容，其中上部圖式示出參考未摻雜的介電材料46
ref，而下部圖式示出摻雜的介電材料46。氧原子可以滲進做為參考的未摻雜介電材料46
ref的間隙，且造成做為參考的未摻雜介電材料46
ref的氧化。因此，氧化的未摻雜介電材料46
ref更容易在蝕刻步驟34期間損壞。在第6圖中的上部圖式中，繪示未摻雜的介電材料46
ref的原子和滲進介電材料46
ref的氧原子(在第6圖中標示為符號「O」)。
相較之下，在摻雜的介電材料46中，鋰、鈹或硼間隙摻雜劑傾向與接近介電材料46的表面的氧反應。第6圖的下部圖式中示出硼摻雜劑的示例，其中位於或接近表面的硼摻雜劑原子在第6圖的下部圖式標示為符號「B」。硼原子與氧反應以形成B
2O
3表面層，其阻擋氧進一步滲進摻雜的介電材料46，因此形成富含B
2O
3的表面保護層。如果氧可能從其他材料移動進摻雜的介電材料46，相似的B
2O
3形成也可以發生在位於或接近與其他材料的界面。
簡短參考回第3圖，鋰、鈹或硼摻雜的進一步益處在於富含B
2O
3(或在鋰或鈹摻雜中分別是氧化鋰或氧化鈹)的表面層形成額外的厚度(及/或密度)，從而在蝕刻步驟34期間可以做為犧牲蝕刻層。如第3圖中所示，所沉積且摻雜的介電材料46相比於做為參考的未摻雜介電材料46
ref具有額外的厚度d
swell。在上表面可以直接觀察到額外的厚度d
swell，而額外的密度也預期會累積在所沉積且摻雜的介電材料46與共形犧牲層42接觸的側邊。
鋰、鈹或硼摻雜的另外一個進一步益處是改善溫度穩定性。由於Si-B-C-N化合物通常比Si-C-N化合物具有更高的比強度(specific strength)-溫度特性。
參考第7圖，這些益處在下文以實驗展現。如第7圖的底部所示，樣品的準備是透過(A)以矽晶圓開始，(B)沉積SiCN介電層，(C)執行硼佈植以摻雜硼(除了「只有虛擬(dummy，DMY)鰭片」樣品)，以及(D)根據第1圖的蝕刻步驟34執行蝕刻。穿透式電子顯微鏡(transmission electron microscopy，TEM)用於在蝕刻步驟(D)之前和之後測量SiCN的厚度。第7圖的圖表示出四個樣品的結果：只有虛擬鰭片樣品(跳過硼佈植步驟(C))，以及具有依次增加的硼濃度(在10
13atoms/cm
3至10
18atoms/cm
3的範圍中)的硼摻雜樣品1、硼摻雜樣品2和硼摻雜樣品3。在第7圖的圖表中，各個樣品的左側長條是在蝕刻步驟(D)之前穿透式電子顯微鏡測量的厚度，而右側長條是在蝕刻步驟(D)之後穿透式電子顯微鏡測量的厚度。圖表的左側示出厚度尺度(在315奈米至345奈米的範圍)。左側長條(在蝕刻之前的厚度)與右側長條(在蝕刻之後的厚度)之間的高度差是蝕刻損失，其中蝕刻損失也在圖表中繪示成以線連接的圓點。圖表的右側示出蝕刻損失尺度(在-2.0奈米至16奈米的範圍)。
如第7圖中所示，未接受硼摻雜的只有虛擬鰭片樣品具有約13奈米的蝕刻損失。硼摻雜樣品1、硼摻雜樣品2和硼摻雜樣品3示出與漸增的硼濃度相應漸減的蝕刻損失，其中具有最高硼濃度的硼摻雜樣品3基本上沒有蝕刻損失(實際上在蝕刻之後示出厚度增加，但這樣的增加低於1奈米，且因此可認為在穿透式電子顯微鏡厚度測量的誤差範圍內)。這展示出硼摻雜可抵抗蝕刻損失。
如第7圖中進一步所示，蝕刻前厚度會相應於增加的硼濃度而增加，從未摻雜樣品(只有虛擬鰭片)的約323奈米增加至硼摻雜樣品3的約340奈米。這可反應第2圖中繪示的增加的增長厚度d
swell。
第7圖展示硼摻雜的結果。然而，鋰摻雜或鈹摻雜可獲得相似的益處。這是由於鋰、鈹和硼是相似尺寸的原子(鋰、鈹和硼的原子序Z分別是Z=3、Z=4和Z=5)，使得鋰和鈹也應做為Si
1-x-yC
xN
y中的間隙摻雜劑。另外，當硼與氧反應以形成B
2O
3，鋰可相似地與氧反應以形成Li
2O，且鈹可相似地與氧反應以形成BeO。因此，可預期位於或接近介電材料的表面(或者位於或接近介電材料與另一個材料的界面)的鋰或鈹摻雜劑原子會與氧反應，從而形成保護表面的氧化物以避免氧進一步滲進所沉積且摻雜的介電材料46。具保護力的Li
2O或BeO也預期可提供表面增長。因此，鋰或鈹摻雜也可達到第7圖展示的硼摻雜實驗結果。
做為非限制性示範的量化示例，第1圖的步驟10中形成的三維導電通道40可以是具有鰭片寬度約10奈米至20奈米的鰭式場效應電晶體的鰭片，且步驟12中形成的虛擬鰭片50或其他三維介電質特徵也可以具有寬度約10 nm至40 nm，而從鰭片40的邊緣至相鄰虛擬鰭片50的面對鰭片40的邊緣的間隙54(參考第5圖)(即第2圖至第4圖中塗覆鰭片40的共形犧牲層42的厚度)可以是約10 nm至40 nm。
參考第8圖、第9圖和第10圖，繪示第1的步驟14、步驟18和步驟20的示範示例。第8圖繪示如第5圖中所示的製造中的裝置(具有摻雜的虛擬鰭片50的左側部分)，延伸成包括三個相互平行的三維導電結構40，以及兩個插入其間且與三維導電結構40平行排列的虛擬鰭片50。第8圖繪示在步驟14之後的裝置，其中虛擬閘極線60形成在三個三維導電結構40(例如，製造鰭式場效應電晶體時的鰭片)和兩個插入其間的虛擬鰭片50(例如，製造鰭式場效應電晶體時的虛擬鰭片)上方。虛擬閘極線60的方向垂直於鰭片40且垂直於虛擬鰭片50。應注意，虛擬閘極線60延伸在鰭片40和虛擬鰭片50上方。第9圖繪示在步驟18之後的製造中的裝置狀態，其中位於虛擬鰭片50的虛擬閘極線60經切割以形成閘極切口62。第10圖繪示在步驟20之後的製造中的裝置狀態，其中形成閘極隔離插塞64的介電材料以填充在閘極切口62中。接著可以執行第1圖的替換閘極製程步驟22以用閘極導體材料取代虛擬閘極線。第8圖至第10圖繪示虛擬鰭片50的一個非限制性示範應用。如前所述，虛擬鰭片50可達到多個目的，例如光學鄰近校正以加強圖案密度和圖案均勻度，或者在電晶體製造製程的化學機械研磨步驟期間改善化學機械研磨表現及/或諸如此類。
參考第11圖、第12圖、第13圖和第14圖，繪示第1圖的步驟12中形成虛擬鰭片50的變化實施例。此變化實施例開始於第2圖中所示的製造中的裝置狀態，在半導體基板38上提供塗覆著共形犧牲層42且相互平行的三維導電通道40。然而，在第11圖至第14圖的變化實施例中，對應於第2圖至第5圖的方法中第3圖的介電材料沉積步驟30分成兩個步驟執行。在第11圖的第一步驟中，形成基底介電層70。基底介電層70包括摻雜硼、鋰或鈹的介電材料(例如Si
1-x-yC
xN
y)，其中介電材料形成在塗覆三維導電通道40的共形犧牲層42上方。基底介電層70未填充三維導電通道40之間的空隙44。在一些實施例中，形成基底介電層70是藉由沉積不具有硼、鋰或鈹摻雜的介電材料的初始層(此初始層未填充三維導電通道40之間的空隙44)，接著將硼、鋰或鈹原子佈植進初始層以形成基底介電層中摻雜硼、鋰或鈹的介電材料，如第11圖中所示。接著如第12圖中所示，在形成基底介電層70之後，沉積不具有硼、鋰或鈹摻雜的介電材料以填充三維導電通道之間的空隙，其中沉積的是未摻雜硼、鋰或鈹的介電材料72。接著第13圖繪示平坦化步驟32，例如執行化學機械研磨。接著第14圖繪示蝕刻步驟34的結果。第14圖的結果應相似於第5圖中所示的結果。也就是說，如第14圖的左側部分所示，在疊加垂直分隔虛線的左側部分，基底介電層70是富含鋰、鈹或硼摻雜劑的保護層，其應分別是具保護力的Li
2O、BeO或B
2O
3氧化物。相較之下，第14圖的右側部分做為參考的未摻雜示例相同於第5圖中所示的右側部分。
參考第15圖，圖式中所繪示的製造中的鰭式場效應電晶體結構包括形成在基板38上的鰭片40和具有硼摻雜的虛擬鰭片50，如參考第2圖至第5圖所述。形成的虛擬鰭片50具有硼摻雜程度在10
13atoms/cm
3至10
18atoms/cm
3的範圍中。在一些實施例中，虛擬鰭片50具有10奈米至20奈米的寬度W，且在一些實施例中具有20奈米至60奈米的高度H。這些僅是非限制性示範的範圍。
參考第16圖，圖式中所繪示的製造中的鰭式場效應電晶體結構包括形成在基板38上的鰭片40和具有硼摻雜的虛擬鰭片50如參考第2圖和第11圖至第14圖所述。在一些實施例中，形成的虛擬鰭片50具有基底介電層70，其中基底介電層70具有硼摻雜程度在10
13atoms/cm
3至10
18atoms/cm
3的範圍中，例如在一些實施例中具有約0奈米至10奈米的厚度t。在一些實施例中，虛擬鰭片50具有10奈米至20奈米的寬度W，且在一些實施例中具有20奈米至60奈米的高度H。這些僅是非限制性示範的範圍。
參考第17圖，應注意在第11圖至第14圖和第16圖的實施例中，取決於硼濃度、用於形成基底介電層70的詳細參數和諸如此類，虛擬鰭片50的未摻雜區域(如介電材料72)上方富含硼(或者富含鋰或富含鈹)的表面(如基底介電層70)的詳細形狀可以產生變化。第17圖中所示的示例1至示例8展示一些可能的形狀。
在下文中，將描述一些進一步的實施例。
在非限制性示範實施例中，揭示一種製造半導體裝置的方法，方法包括以下步驟。形成相互平行且塗覆著共形犧牲層的三維導電通道，塗覆著共形犧牲層的三維導電通道形成在半導體基板上。沉積介電材料以填充塗覆著共形犧牲層的三維導電通道之間的空隙，其中一部分或全部的所沉積介電材料摻雜硼、鋰或鈹。執行化學機械研磨以移除所沉積介電材料的頂部且暴露三維導電通道的頂部。在化學機械研磨之後，藉由蝕刻移除塗覆三維導電通道的共形犧牲層，以形成與三維導電通道分離且包括所沉積介電材料的三維介電質特徵。
在非限制性示範實施例中，一種半導體裝置包括設置在半導體基板上的三維導電通道，以及與三維導電通道分離且包括介電材料的三維介電質特徵。三維介電質特徵的一部分或全部的介電材料摻雜硼、鋰或鈹。在一些實施例中，三維導電通道是鰭式場效應電晶體的鰭片，且三維介電質特徵是虛擬鰭片。
在非限制性示範實施例中，一種製造半導體裝置的方法包括以下步驟。形成塗覆著共形犧牲層的鰭片，塗覆著共形犧牲層的鰭片形成在半導體基板上。沉積介電材料以填充塗覆著共形犧牲層的鰭片之間的空隙，其中一部分或全部的所沉積介電材料摻雜硼的濃度介於10
13atoms/cm
3至10
18atoms/cm
3間。執行平坦化以移除所沉積介電材料的頂部且暴露鰭片的頂部。在平坦化之後，藉由蝕刻移除塗覆鰭片的共形犧牲層，以形成的虛擬鰭片。製造具有鰭片做為導電通道的鰭式場效應電晶體。
前面概述一些實施例的特徵，使得本領域技術人員可更好地理解本公開的觀點。本領域技術人員應該理解，他們可以容易地使用本公開作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或實現與本文介紹之實施例相同的優點。本領域技術人員還應該理解，這樣的等同構造不脫離本公開的精神和範圍，並且在不脫離本公開的精神和範圍的情況下，可以進行各種改變、替換和變更。
10,12,14,16,18,20,22,28,30,32,34:步驟
38:基板
40:三維導電通道/三維導電結構/鰭片
42:共形犧牲層
44:空隙
46,46
ref:介電材料
50,50
ref:虛擬鰭片
54:間隙
60:虛擬閘極線
62:閘極切口
64:閘極隔離插塞
70:基底介電層
72:介電材料
B:硼原子
d
swell:厚度
H:高度
O:氧原子
t:厚度
W:寬度
當結合附圖閱讀時，從以下詳細描述中可以最好地理解本公開的各方面。應注意，根據工業中的標準方法，各種特徵未按比例繪製。實際上，為了清楚地討論，可任意增加或減少各種特徵的尺寸。
第1圖示意性繪示製造半導體裝置的方法。
第2圖、第3圖、第4圖和第5圖示意性繪示製造中的裝置在第1圖的方法中多個步驟的狀態示例的截面圖。
第6圖示意性繪示硼摻雜改善三維虛擬鰭片的耐受性的機制。
第7圖展示本文所述實驗結果。
第8圖、第9圖和第10圖示意性繪示製造中的裝置在第1圖的方法中多個步驟的狀態示例的截面圖。
第11圖、第12圖、第13圖和第14圖示意性繪示製造中的裝置在第1圖的方法中多個步驟的狀態示例的截面圖。
第15圖和第16圖示意性繪示藉由本文揭示方法形成的三維虛擬鰭片的一些適合參數的截面圖。
第17圖示意性繪示藉由本文揭示方法形成的三維虛擬鰭片的一些幾何變化的截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
10,12,14,16,18,20,22,28,30,32,34:步驟
Claims (20)
- 一種製造半導體裝置的方法，包括： 形成相互平行且塗覆著一共形犧牲層的多個三維導電通道，塗覆著該共形犧牲層的該些三維導電通道形成在一半導體基板上； 沉積一介電材料以填充塗覆著該共形犧牲層的該些三維導電通道之間的多個空隙，其中一部分或全部的所沉積的該介電材料摻雜硼、鋰或鈹； 執行一化學機械研磨以移除所沉積的該介電材料的一頂部且暴露該些三維導電通道的多個頂部；及 在該化學機械研磨之後，藉由蝕刻移除塗覆該些三維導電通道的該共形犧牲層，以形成與該些三維導電通道分離且包括所沉積的該介電材料的多個三維介電質特徵。
- 如請求項1所述之方法，其中全部的所沉積的該介電材料摻雜硼、鋰或鈹。
- 如請求項1所述之方法，其中沉積該介電材料包括： 在塗覆該些三維導電通道的該共形犧牲層上方形成一基底介電層，該基底介電層是摻雜硼、鋰或鈹的該介電材料，該基底介電層未填充該些三維導電通道之間的該些空隙；及 在形成該基底介電層之後，沉積未摻雜硼、鋰或鈹的該介電材料，以使未摻雜硼、鋰或鈹的該介電材料填充該些三維導電通道之間的該些空隙。
- 如請求項3所述之方法，其中形成該基底介電層包括： 沉積一初始層，該初始層是未摻雜硼、鋰或鈹的該介電材料，該初始層未填充該些三維導電通道之間的該些空隙；及 將硼、鋰或鈹原子佈植進該初始層，以形成摻雜硼、鋰或鈹的該介電材料的該基底介電層。
- 如請求項1所述之方法，其中摻雜硼、鋰或鈹的該部分或全部的所沉積的該介電材料摻雜硼、鋰或鈹的濃度介於10 13atoms/cm 3至10 18atoms/cm 3間。
- 如請求項1所述之方法，其中摻雜硼、鋰或鈹的該部分或全部的所沉積的該介電材料是摻雜硼。
- 如請求項1所述之方法，其中所沉積的該介電材料是Si 1-x-yC xN y，其中0≤x≤1且0≤y≤1。
- 如請求項1所述之方法，其中塗覆該些三維導電通道的該共形犧牲層包括氮化矽材料。
- 如請求項1所述之方法，其中沉積該介電材料包括藉由化學氣相沉積沉積該介電材料，且包括在化學氣相沉積期間藉由提供包括B、B 2H 6或BF 4的前驅物氣流來摻雜該部分或全部的所沉積且摻雜硼的該介電材料。
- 如請求項1所述之方法，進一步包括： 在該半導體基板上製造多個電晶體，該些電晶體包括從該些三維導電通道形成的多個電晶體通道。
- 如請求項10所述之方法，其中該些電晶體進一步包括具有多個閘極隔離結構的多個電晶體閘極，該些閘極隔離結構對齊該些三維介電質特徵。
- 如請求項10所述之方法，其中該些電晶體是多個鰭式場效應電晶體，該些三維導電通道是該些鰭式場效應電晶體的鰭片，且該些三維介電質特徵是虛擬鰭片。
- 一種半導體裝置，包括： 設置在一半導體基板上的多個三維導電通道；及 與該些三維導電通道分離且包括一介電材料Si 1-x-yC xN y的多個三維介電質特徵，其中0≤x≤1且0≤y≤1； 其中該些三維介電質特徵的一部分或全部的該介電材料Si 1-x-yC xN y摻雜硼、鋰或鈹。
- 如請求項13所述之半導體裝置，其中該些三維介電質特徵的全部的該介電材料Si 1-x-yC xN y摻雜硼、鋰或鈹。
- 如請求項13所述之半導體裝置，其中該些三維介電質特徵中的各者包括： 一三維介電質主體，包括未摻雜硼、鋰或鈹的該介電材料Si 1-x-yC xN y；及 一基底層，設置在該三維介電質主體上，該基底層包括摻雜硼、鋰或鈹的該介電材料Si 1-x-yC xN y。
- 如請求項13所述之半導體裝置，其中該些三維介電質特徵的摻雜硼、鋰或鈹的該部分或全部的該介電材料Si 1-x-yC xN y摻雜硼、鋰或鈹的濃度介於10 13atoms/cm 3至10 18atoms/cm 3間。
- 如請求項13所述之半導體裝置，其中該些三維導電通道是鰭式場效應電晶體的鰭片，且該些三維介電質特徵是虛擬鰭片。
- 一種製造半導體裝置的方法，包括： 形成塗覆著一共形犧牲層的多個鰭片，塗覆著該共形犧牲層的該些鰭片形成在一半導體基板上； 沉積一介電材料以填充塗覆著該共形犧牲層的該些鰭片之間的多個空隙，其中一部分或全部的所沉積的該介電材料摻雜的硼濃度介於10 13atoms/cm 3至10 18atoms/cm 3間； 執行一平坦化以移除所沉積的該介電材料的一頂部且暴露該些鰭片的多個頂部； 在該平坦化之後，藉由蝕刻移除塗覆該些鰭片的該共形犧牲層，以形成與該些鰭片分離且包括所沉積的該介電材料的多個虛擬鰭片；及 製造具有該些鰭片做為多個導電通道的多個鰭式場效應電晶體。
- 如請求項18所述之方法，其中全部的所沉積的該介電材料摻雜硼，或者僅該介電材料的一初始層摻雜硼。
- 如請求項18所述之方法，其中所沉積的該介電材料是Si 1-x-yC xN y，其中0≤x≤1且0≤y≤1，且塗覆該些鰭片的該共形犧牲層包括氮化矽材料。
Applications Claiming Priority (2)
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