CN115206986A - 半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体结构及其制造方法。其中，该半导体结构包括通道元件。通道元件包括衬底部分以及垂直通道部分。垂直通道部分邻接在衬底部分上。衬底部分与垂直通道部分皆包括单晶硅。

Description

半导体结构及其制造方法
技术领域
本发明是有关于一种半导体结构及其制造方法。
背景技术
近年来，半导体装置的尺寸已逐渐缩小。在半导体技术中，特征尺寸的缩小、速度、效能、密度与每单位集成电路的成本的改良皆为相当重要的目标。
发明内容
本发明系有关于一种半导体结构及其制造方法。
根据本发明的一方面，提出一种半导体结构，其包括通道元件。通道元件包括衬底部分以及垂直通道部分。垂直通道部分邻接在衬底部分上。衬底部分与垂直通道部分皆包括单晶硅。
根据本发明的另一方面，提出一种半导体结构，其包括通道元件。通道元件包括衬底部分以及垂直通道部分。垂直通道部分邻接在衬底部分上。衬底部分与垂直通道部分整体具有一致且/或连续的晶体结构。
根据本发明的又另一方面，提出一种半导体结构的制造方法，其包括以下步骤。提供通道材料基体。通道材料基体包括衬底部分及上通道材料部邻接在衬底部分上。进行刻蚀步骤以图案化上通道材料部从而形成垂直通道部分，并定义出衬底部分的上衬底表面。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附附图详细说明如下：
附图说明
图1绘示一实施例中半导体结构的剖面图。
图2绘示另一实施例中半导体结构的剖面图。
图3至图17绘示一实施例中半导体结构的制造方法。
图18至图22绘示另一实施例中半导体结构的制造方法。
【符号说明】
100A，100B：通道元件
110：衬底部分
111：第一上通道端面
112：上衬底表面
120A，120B：垂直通道部分
121：通道侧壁表面
122：第二上通道端面
150：通道材料基体
160：上通道材料部
210：第一绝缘层
220：第二绝缘层
230：第三绝缘层
400：绝缘元件
500：导电层
600：间隙壁
700：绝缘柱
880：硬掩模
882：材料层
884：叠层结构
886：孔洞
888：狭缝
890：凹口
D1：第一介电层
D2：第二介电层
E1：第一栅电极层
E2：第二栅电极层
k1：第一源/漏极终端
k2：第二源/漏极终端
T1，T2：晶体管
具体实施方式
以下系以一些实施例做说明。须注意的是，本发明并非显示出所有可能的实施例，未于本发明提出的其他实施例也可能可以应用。再者，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作叙述实施例之用，而非作为限缩本发明保护范围之用。另外，实施例中的叙述，例如局部结构、工艺步骤和材料应用等等，仅为举例说明之用，并非对本发明欲保护的范围做限缩。实施例的步骤和结构各自细节可在不脱离本发明的精神和范围内根据实际应用工艺的需要而加以变化与修饰。以下是以相同/类似的符号表示相同/类似的元件做说明。
请参照图1，其绘示一实施例中半导体结构的剖面图。通道元件100A包括衬底部分110与垂直通道部分120A。垂直通道部分120A连接在衬底部分110上。
一实施例中，衬底部分110与垂直通道部分120A皆包括单晶材料，例如单晶硅，因此具有优异的载子移动率。一实施例中，没有晶体界面(crystal interface)(例如水平的晶体界面(horizontal crystal interface或crystal interface plane))存在通道元件100A(即衬底部分110与垂直通道部分120A整体)内部。衬底部分110与垂直通道部分120A具有一致且/或连续的结晶结构。因此通道元件100A具有优异的载子移动率。一实施例中，衬底部分110与垂直通道部分120A可由单晶硅构成。
衬底部分110包括第一上通道端面111与上衬底表面112。垂直通道部分120A具有实心柱形状。垂直通道部分120A包括通道侧壁表面121与第二上通道端面122。第二上通道端面122位在第一上通道端面111的上方。通道侧壁表面121在上衬底表面112与第二上通道端面122之间。上衬底表面112在第一上通道端面111与通道侧壁表面121之间。通道元件100A的相对端面为第一上通道端面111与第二上通道端面122。
第一栅电极层E1邻近衬底部分110的上衬底表面112与垂直通道部分120A的通道侧壁表面121。第一介电层D1在第一栅电极层E1与通道元件100A之间。第一绝缘层210在第一栅电极层E1的上表面上。第二栅电极层E2在衬底部分110的上衬底表面112的上方，并且邻近垂直通道部分120A的通道侧壁表面121。第二栅电极层E2在第一绝缘层210的上表面上。第二介电层D2在第二栅电极层E2与通道元件100A的垂直通道部分120A之间。第二绝缘层220在第二栅电极层E2的上表面上的第二介电层D2上。第三绝缘层230在第二绝缘层220与垂直通道部分120A上。绝缘元件400穿过第一介电层D1、第一栅电极层E1、第二介电层D2、第二栅电极层E2、第二绝缘层220与第三绝缘层230。导电层500穿过绝缘元件400并电性连接在衬底部分110的第一上通道端面111上。
晶体管T1包括通道元件100A的衬底部分110与垂直通道部分120A、第一栅电极层E1与第一介电层D1。晶体管T2包括通道元件100A的垂直通道部分120A、第二栅电极层E2与第二介电层D2。第一介电层D1与第二介电层D2可具有不同的材料组。
通道元件100A的第一上通道端面111与第二上通道端面122分别电性连接至第一源/漏极终端k1与第二源/漏极终端k2。导电层500电性连接在衬底部分110的第一上通道端面111与第一源/漏极终端k1之间。第一源/漏极终端k1为源极终端与漏极终端其中之一。第二源/漏极终端k2为源极终端与漏极终端其中之另一。
一实施例中，晶体管T1为存取晶体管，其第一介电层D1可包括适用作栅介电层的介电材料膜。介电材料膜可包括氧化物例如氧化硅、氮化物例如氮化硅、或其它合适的膜材料。晶体管T2为存储晶体管，其第二介电层D2可包括适用作存储层的介电材料膜。第二介电层D2可包括氧化物-氮化物-氧化物(ONO)结构。但本发明不限于此，存储层可包括任意的电荷捕捉结构，例如ONONO结构、ONONONO结构、或BE-SONOS结构等。举例来说，电荷捕捉层可使用氮化物例如氮化硅，或是其他类似的高介电常数物质包括金属氧化物，例如三氧化二铝(Al2O3)、氧化铪(HfO2)等。第一源/漏极终端k1可为源极线(SL)或参考线的终端。第二源/漏极终端k2可为漏极线或位线(BL)的终端。
另一实施例中，晶体管T1为存储晶体管，其第一介电层D1可包括上述适用于存储层的介电材料膜。晶体管T2为存取晶体管，其第二介电层D2可包括上述适用于栅介电层的介电材料膜。第一源/漏极终端k1可为漏极线或位线的终端。第二源/漏极终端k2可为源极线或参考线的终端。
实施例中，半导体结构可应用于垂直通道三维两个晶体管NOR(vertical Channel3D 2T NOR)架构的存储装置，其中存储单元数组其单元存储单元各包括晶体管T1与晶体管T2。存取晶体管可以操作为场效晶体管。
图2绘示另一实施例中半导体结构的剖面图，其与图1所示的半导体结构的差异说明如下。间隙壁600在通道元件100B的垂直通道部分120B的第二上通道端面122上。垂直通道部分120B与间隙壁600可具有管形状(或中空柱形状)。一实施例中，垂直通道部分120B与间隙壁600可具有圆管形状。但本发明不限于此。其它实施例中，垂直通道部分120B与间隙壁600可具有椭圆管形状，或具有规则(或对称)/不规则(或不对称)的弯曲环管形状或多边形环管状。绝缘柱700穿过垂直通道部分120B与间隙壁600。绝缘柱700在垂直通道部分120B的侧壁表面与间隙壁600的侧壁表面内。绝缘柱700的底表面在衬底部分110的上衬底表面112的下方。第三绝缘层230在第二绝缘层220、间隙壁600与绝缘柱700上。
图3至图17绘示一实施例中半导体结构的制造方法。
请参照图3，提供通道材料基体150。通道材料基体150包括衬底部分110(或下通道材料部))与上通道材料部160邻接(或连续连接)在衬底部分110上。一实施例中，衬底部分110与上通道材料部160皆可包括单晶硅材料。实施例中，通道材料基体150整体(或衬底部分110与上通道材料部160整体)是以单一工艺连续(或共通的工艺)形成的半导体材料。一实施例中，通道材料基体150可为从硅棒(silicon ingot)切割出的硅晶圆。一实施例中，通道材料基体150可为以单一外延工艺或单一沉积工艺形成在晶圆的表面上的半导体材料膜。硅晶圆或半导体材料膜可具有一致且/或连续的晶体结构。一实施例中，通道材料基体150由单晶硅构成，例如由P型单晶硅构成。
请参照图4，形成硬掩模880在通道材料基体150上。一实施例中，硬掩模880可包括氧化物，例如氧化硅，但不限于此，亦可使用其它合适的材料。进行刻蚀步骤，以硬掩模880作为刻蚀掩模，图案化上通道材料部160从而形成垂直通道部分120A，并定义出衬底部分110的上衬底表面112。垂直通道部分120A可具有柱形状。
请参照图5，形成第一介电层D1在衬底部分110的上衬底表面112与垂直通道部分120A的通道侧壁表面121上。一实施例中，第一介电层D1可包括利用氧化工艺形成的氧化物，例如氧化硅，但不限于此，亦可使用其它合适沉积工艺形成介电材料。
请参照图6，可形成第一栅电极层E1在第一介电层D1与硬掩模880上。第一栅电极层E1可包括利用沉积工艺形成的多晶硅材料，或其它合适的半导体材料。一实施例中，第一栅电极层E1包括N型重掺杂的多晶硅材料。但本发明不限于此。第一栅电极层E1也可使导电材料。可进行化学机械研磨工艺来平坦化半导体结构。
请参照图7，可利用选择性刻蚀工艺回刻蚀第一栅电极层E1。
请参照图8，形成第一绝缘层210在第一栅电极层E1的上表面上，及垂直通道部分120A的通道侧壁表面121上。一实施例中，第一绝缘层210可包括利用氧化工艺形成的氧化物，例如氧化硅。第一绝缘层210在第一栅电极层E1的上表面上的部分可厚度可大于在垂直通道部分120A的通道侧壁表面121上的部分的厚度。但本发明不限于此。第一绝缘层210亦可使用其它合适沉积工艺形成介电材料。
请参照图9，可利用选择性刻蚀工艺移除第一绝缘层210与第一介电层D1在垂直通道部分120A的通道侧壁表面121上的部分。实施例中，此选择性刻蚀工艺亦可能缩减硬掩模880与第一绝缘层210在第一栅电极层E1的上表面上的部分。
另一实施例中，是在图7的半导体结构上沉积第一绝缘层210，然后通过化学机械研磨工艺平坦化第一绝缘层210。接着，利用反应离子刻蚀(Reactive-Ion Etching，RIE)方法刻蚀第一绝缘层210与第一介电层D1，从而得到如图9所示的半导体结构。
请参照图10，形成材料层882在第一绝缘层210上。一实施例中，材料层882可包括利用沉积工艺形成的氮化物例如氮化硅，但不限于此，亦可使用其它合适的材料。可进行化学机械研磨工艺来平坦化半导体结构。
请参照图11，可利用选择性刻蚀工艺回刻蚀材料层882。
请参照图12，形成第二绝缘层220在材料层882上。一实施例中，第二绝缘层220可包括利用沉积工艺形成的氧化物，例如氧化硅。但本发明不限于此。第二绝缘层220亦可使用其它合适的介电材料。可进行化学机械研磨工艺来移除硬掩模880并平坦化半导体结构。
请参照图13，形成第三绝缘层230在第二绝缘层220与垂直通道部分120A上。一实施例中，第三绝缘层230可包括利用沉积工艺形成的氧化物，例如氧化硅。但本发明不限于此。第三绝缘层230亦可使用其它合适的介电材料。叠层结构884可包括第一介电层D1、第一栅电极层E1、第一绝缘层210、材料层882、第二绝缘层220与第三绝缘层230。叠层结构884在衬底部分110的上衬底表面112上。
请参照图14，进行刻蚀步骤图案化叠层结构884，以形成孔洞886穿过叠层结构884，并露出衬底部分110的第一上通道端面111。第一上通道端面111可齐平于未被孔洞886露出的上衬底表面112，或低于上衬底表面112。
请参照图15，可利用选择性刻蚀工艺移除孔洞886露出的材料层882以形成狭缝888。狭缝888可露出垂直通道部分120A的通道侧壁表面121、第一绝缘层210与第一介电层D1的上表面与第二绝缘层220的下表面。
请参照图16，形成第二介电层D2在狭缝888中。第二介电层D2可利用沉积工艺形成。第二介电层D2在衬底部分110的上衬底表面112与垂直通道部分120A的通道侧壁表面121上。形成第二栅电极层E2在狭缝888中的第二介电层D2上。第二栅电极层E2可包括利用沉积工艺形成的金属，但不限于此，也可使用其它合适的导电材料。一实施例中，可利用回刻蚀工艺移除第二介电层D2与第二栅电极层E2形成在孔洞886露出的叠层结构884的侧壁表面上的部分。
请参照图17，形成绝缘元件400在孔洞886露出的叠层结构884的侧壁表面、第二介电层D2的侧壁表面及第二栅电极层E2的侧壁表面上。绝缘元件400可具有直线形状。一实施例中，绝缘元件400可包括利用沉积工艺形成的氧化物，例如氧化硅。但本发明不限于此。绝缘元件400亦可使用其它合适的介电材料。形成导电层500在衬底部分110的第一上通道端面111与绝缘元件400的侧壁表面上。导电层500可包括用作阻障层的氮化钛(TiN)薄膜与钨(W)薄膜形成在氮化钛薄膜上。但本发明不限于此。导电层500可包括利用沉积工艺形成的其它金属或导电材料。一实施例中，可借上述工艺形成如图1所述的半导体结构。
图18至图22绘示另一实施例中半导体结构的制造方法。一实施例中，可在参照图12所述的制造步骤之后进行如图18所示的制造步骤。
请参照图18，可回刻蚀垂直通道部分120A以形成凹口890露出叠层结构884的侧壁表面。一实施例中，可利用反应离子刻蚀(Reactive-Ion Etching，RIE)方法进行回刻蚀。
请参照图19，形成间隙壁600在凹口890露出的垂直通道部分120A的第二上通道端面122及叠层结构884的侧壁表面上。间隙壁600可具有管形状。一实施例中，间隙壁600可包括利用沉积工艺形成的氧化物，例如氧化硅。但本发明不限于此。间隙壁600亦可使用其它合适的介电材料。垂直通道部分120A的第二上通道端面122在材料层882的顶表面的上方。
请参照图20，以间隙壁600作为刻蚀掩模对垂直通道部分120A进行刻蚀步骤，从而形成具有管形状的垂直通道部分120B。一实施例中，可利用反应离子刻蚀方法进行进行刻蚀步骤。
请参照图21，形成绝缘柱700在间隙壁600及垂直通道部分120B中。一实施例中，绝缘柱700可包括利用沉积工艺形成的氧化物，例如氧化硅。但本发明不限于此。绝缘柱700亦可使用其它合适的介电材料。在一实施例中，绝缘柱700的底表面位在衬底部分110的上衬底表面112的下方。
请参照图22，形成第三绝缘层230在第二绝缘层220、间隙壁600与绝缘柱700上。
然后，可进行类似参照图14至图17所示的制造步骤，从而移除材料层882，并形成第二介电层D2、第二栅电极层E2、绝缘元件400与导电层500。一实施例中，可藉此形成如图2所示的半导体结构。
根据本发明的实施例中，通道元件(例如通道元件100A、通道元件100B)是从单一的连续工艺(或共通的工艺)所得的通道材料基体150形成，因此通道元件不具有晶体界面于其中，故具有高的载子移动率。
至此，已经结合附图对本发明实施例进行了详细描述。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种半导体结构，其中，包括：
一通道元件，包括一衬底部分以及一垂直通道部分，其中该垂直通道部分邻接在该衬底部分上，该衬底部分与该垂直通道部分皆包括单晶硅。
2.一种半导体结构，其中，包括：
一通道元件，包括一衬底部分以及一垂直通道部分，其中该垂直通道部分邻接在该衬底部分上，该衬底部分与该垂直通道部分整体具有一致且/或连续的晶体结构。
3.根据权利要求1或2所述的半导体结构，其中，该衬底部分包括一上衬底表面，该垂直通道部分包括一通道侧壁表面，该半导体结构还包括：
一栅电极层，在该上衬底表面与该通道侧壁表面上；以及
一介电层，在该栅电极层与该通道元件之间。
4.根据权利要求3所述的半导体结构，其中，包括一存取晶体管，其中该存取晶体管包括该通道元件、该栅电极层与该介电层。
5.根据权利要求3所述的半导体结构，其中，包括一存储晶体管，其中该存储晶体管包括该通道元件、该栅电极层与该介电层。
6.根据权利要求5所述的半导体结构，其中，包括一存取晶体管，其中该存取晶体管包括：
该通道元件；
另一栅电极层，在该通道侧壁表面上，并在该上衬底表面与该栅电极层之间；以及
另一介电层，在该另一栅电极层与该通道元件之间。
7.根据权利要求6所述的半导体结构，其中，该存储晶体管的该介电层与该存取晶体管的该另一介电层具有不同的材料组。
8.根据权利要求1或2所述的半导体结构，其中，该衬底部分与该垂直通道部分整体不具有晶体界面于其中。
9.一种半导体结构的制造方法，其中，包括：
提供一通道材料基体，该通道材料基体包括一衬底部分及一上通道材料部邻接在该衬底部分上；以及
进行一刻蚀步骤以图案化该上通道材料部从而形成一垂直通道部分，并定义出该衬底部分的一上衬底表面。
10.根据权利要求9所述的半导体结构的制造方法，其中，还包括：
形成一介电层在该上衬底表面与该垂直通道部分的一通道侧壁表面上；以及
形成一栅电极层在该介电层上。
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