TWI811667B - 半導體結構 - Google Patents

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Abstract

半導體結構及其製造方法。半導體結構包括通道元件。通道元件包括基底部分以及垂直通道部分。垂直通道部分鄰接在基底部分上。基底部分與垂直通道部分皆包括單晶矽。

Description

半導體結構
本發明是有關於一種半導體結構及其製造方法。
近年來，半導體裝置的尺寸已逐漸縮小。在半導體技術中，特徵尺寸的縮小、速度、效能、密度與每單位積體電路之成本的改良皆為相當重要的目標。
本發明係有關於一種半導體結構及其製造方法。
根據本發明之一方面，提出一種半導體結構，其包括通道元件。通道元件包括基底部分以及垂直通道部分。垂直通道部分鄰接在基底部分上。基底部分與垂直通道部分皆包括單晶矽。
根據本發明之另一方面，提出一種半導體結構，其包括通道元件。通道元件包括基底部分以及垂直通道部分。垂直通道部分鄰接在基底部分上。基底部分與垂直通道部分整體具有一致且/或連續的晶體結構。
根據本發明之又另一方面，提出一種半導體結構的製造方法，其包括以下步驟。提供通道材料基體。通道材料基體 包括基底部分及上通道材料部鄰接在基底部分上。進行蝕刻步驟以圖案化上通道材料部從而形成垂直通道部分，並定義出基底部分的上基底表面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
100A,100B:通道元件
110:基底部分
111:第一上通道端面
112:上基底表面
120A,120B:垂直通道部分
121:通道側壁表面
122:第二上通道端面
150:通道材料基體
160:上通道材料部
210:第一絕緣層
220:第二絕緣層
230:第三絕緣層
400:絕緣元件
500:導電層
600:間隙壁
700:絕緣柱
880:硬遮罩
882:材料層
884:堆疊結構
886:孔洞
888:狹縫
890:凹口
D1:第二介電層
D2:第一介電層
E1:第二閘電極層
E2:第一閘電極層
k1:第一源/汲極終端
k2:第二源/汲極終端
T1,T2:電晶體
第1圖繪示一實施例中半導體結構的剖面圖。
第2圖繪示另一實施例中半導體結構的剖面圖。
第3圖至第17圖繪示一實施例中半導體結構的製造方法。
第18圖至第22圖繪示另一實施例中半導體結構的製造方法。
以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。
請參照第1圖，其繪示一實施例中半導體結構的剖面圖。通道元件100A包括基底部分110與垂直通道部分120A。垂直通道部分120A連接在基底部分110上。
一實施例中，基底部分110與垂直通道部分120A皆包括單晶材料，例如單晶矽，因此具有優異的載子移動率。一實施例中，沒有晶體界面(crystal interface)(例如水平的晶體界面(horizontal crystal interface或crystal interface plane))存在通道元件100A(即基底部分110與垂直通道部分120A整體)內部。基底部分110與垂直通道部分120A具有一致且/或連續的結晶結構。因此通道元件100A具有優異的載子移動率。一實施例中，基底部分110與垂直通道部分120A可由單晶矽構成。
基底部分110包括第一上通道端面111與上基底表面112。垂直通道部分120A具有實心柱形狀。垂直通道部分120A包括通道側壁表面121與第二上通道端面122。第二上通道端面122位在第一上通道端面111的上方。通道側壁表面121在上基底表面112與第二上通道端面122之間。上基底表面112在第一上通道端面111與通道側壁表面121之間。通道元件100A的相對端面為第一上通道端面111與第二上通道端面122。
第二閘電極層E1鄰近基底部分110的上基底表面112與垂直通道部分120A的通道側壁表面121。第二介電層D1在第二閘電極層E1與通道元件100A之間。第一絕緣層210在第二閘電極層E1的上表面上。第一閘電極層E2在基底部分110的 上基底表面112的上方，並且鄰近垂直通道部分120A的通道側壁表面121。第一閘電極層E2在第一絕緣層210的上表面上。第一介電層D2在第一閘電極層E2與通道元件100A的垂直通道部分120A之間。第二絕緣層220在第一閘電極層E2的上表面上的第一介電層D2上。第三絕緣層230在第二絕緣層220與垂直通道部分120A上。絕緣元件400穿過第二介電層D1、第二閘電極層E1、第一介電層D2、第一閘電極層E2、第二絕緣層220與第三絕緣層230。導電層500穿過絕緣元件400並電性連接在基底部分110的第一上通道端面111上。第二介電層D1連續延伸於第二閘電極層E1的下表面與側壁表面之間。第二介電層D1的外側壁表面直接接觸第一絕緣層210，第二介電層D1的內側壁表面直接接觸垂直通道部分120A。
電晶體T1包括通道元件100A的基底部分110與垂直通道部分120A、第二閘電極層E1與第二介電層D1。電晶體T2包括通道元件100A的垂直通道部分120A、第一閘電極層E2與第一介電層D2。第二介電層D1與第一介電層D2可具有不同的材料組。
通道元件100A的第一上通道端面111與第二上通道端面122分別電性連接至第一源/汲極終端k1與第二源/汲極終端k2。導電層500電性連接在基底部分110的第一上通道端面111與第一源/汲極終端k1之間。第一源/汲極終端k1為源極終端與汲極終端其中之一。第二源/汲極終端k2為源極終端與汲極終端 其中之另一。
一實施例中，電晶體T1為存取電晶體，其第二介電層D1可包括適用作閘介電層的介電材料膜。介電材料膜可包括氧化物例如氧化矽、氮化物例如氮化矽、或其它合適的膜材料。電晶體T2為記憶電晶體，其第一介電層D2可包括適用作記憶層的介電材料膜。第一介電層D2可包括氧化物-氮化物-氧化物(ONO)結構。但本揭露不限於此，記憶層可包括任意的電荷捕捉結構，例如ONONO結構、ONONONO結構、或BE-SONOS結構等。舉例來說，電荷捕捉層可使用氮化物例如氮化矽，或是其他類似的高介電常數物質包括金屬氧化物，例如三氧化二鋁(Al2O3)、氧化鉿(HfO2)等。第一源/汲極終端k1可為源極線(SL)或參考線的終端。第二源/汲極終端k2可為汲極線或位元線(BL)的終端。
另一實施例中，電晶體T1為記憶電晶體，其第二介電層D1可包括上述適用於記憶層的介電材料膜。電晶體T2為存取電晶體，其第一介電層D2可包括上述適用於閘介電層的介電材料膜。第一源/汲極終端k1可為汲極線或位元線的終端。第二源/汲極終端k2可為源極線或參考線的終端。
實施例中，半導體結構可應用於垂直通道三維兩個電晶體NOR(vertical Channel 3D 2T NOR)架構的記憶裝置，其中記憶胞陣列其單元記憶胞各包括電晶體T1與電晶體T2。存取電晶體可以操作為場效電晶體。
第2圖繪示另一實施例中半導體結構的剖面圖，其 與第1圖所示的半導體結構的差異說明如下。間隙壁600在通道元件100B之垂直通道部分120B的第二上通道端面122上。垂直通道部分120B與間隙壁600可具有管形狀(或中空柱形狀)。一實施例中，垂直通道部分120B與間隙壁600可具有圓管形狀。但本揭露不限於此。其它實施例中，垂直通道部分120B與間隙壁600可具有橢圓管形狀，或具有規則(或對稱)/不規則(或不對稱)的彎曲環管形狀或多邊形環管狀。絕緣柱700穿過垂直通道部分120B與間隙壁600。絕緣柱700在垂直通道部分120B的側壁表面與間隙壁600的側壁表面內。絕緣柱700的底表面在基底部分110的上基底表面112的下方。第三絕緣層230在第二絕緣層220、間隙壁600與絕緣柱700上。
第3圖至第17圖繪示一實施例中半導體結構的製造方法。
請參照第3圖，提供通道材料基體150。通道材料基體150包括基底部分110(或下通道材料部))與上通道材料部160鄰接(或連續連接)在基底部分110上。一實施例中，基底部分110與上通道材料部160皆可包括單晶矽材料。實施例中，通道材料基體150整體(或基底部分110與上通道材料部160整體)是以單一製程連續(或共通的製程)形成的半導體材料。一實施例中，通道材料基體150可為從矽棒(silicon ingot)切割出的矽晶圓。一實施例中，通道材料基體150可為以單一磊晶製程或單一沉積製程形成在晶圓之表面上的半導體材料膜。矽晶圓或半導體材料膜 可具有一致且/或連續的晶體結構。一實施例中，通道材料基體150由單晶矽構成，例如由P型單晶矽構成。
請參照第4圖，形成硬遮罩880在通道材料基體150上。一實施例中，硬遮罩880可包括氧化物，例如氧化矽，但不限於此，亦可使用其它合適的材料。進行蝕刻步驟，以硬遮罩880作為蝕刻遮罩，圖案化上通道材料部160從而形成垂直通道部分120A，並定義出基底部分110的上基底表面112。垂直通道部分120A可具有柱形狀。
請參照第5圖，形成第二介電層D1在基底部分110的上基底表面112與垂直通道部分120A的通道側壁表面121上。一實施例中，第二介電層D1可包括利用氧化製程形成的氧化物，例如氧化矽，但不限於此，亦可使用其它合適沉積製程形成介電材料。
請參照第6圖，可形成第二閘電極層E1在第二介電層D1與硬遮罩880上。第二閘電極層E1可包括利用沉積製程形成的多晶矽材料，或其它合適的半導體材料。一實施例中，第二閘電極層E1包括N型重摻雜的多晶矽材料。但本揭露不限於此。第二閘電極層E1也可使導電材料。可進行化學機械研磨製程來平坦化半導體結構。
請參照第7圖，可利用選擇性蝕刻製程回蝕刻第二閘電極層E1。
請參照第8圖，形成第一絕緣層210在第二閘電極 層E1的上表面上，及垂直通道部分120A的通道側壁表面121上。一實施例中，第一絕緣層210可包括利用氧化製程形成的氧化物，例如氧化矽。第一絕緣層210在第二閘電極層E1的上表面上的部分可厚度可大於在垂直通道部分120A的通道側壁表面121上的部分的厚度。但本揭露不限於此。第一絕緣層210亦可使用其它合適沉積製程形成介電材料。
請參照第9圖，可利用選擇性蝕刻製程移除第一絕緣層210與第二介電層D1在垂直通道部分120A的通道側壁表面121上的部分。實施例中，此選擇性蝕刻製程亦可能縮減硬遮罩880與第一絕緣層210在第二閘電極層E1的上表面上的部分。
另一實施例中，是在第7圖的半導體結構上沉積第一絕緣層210，然後藉由化學機械研磨製程平坦化第一絕緣層210。接著，利用反應離子刻蝕(Reactive-Ion Etching，RIE)方法蝕刻第一絕緣層210與第二介電層D1，從而得到如第9圖所示的半導體結構。
請參照第10圖，形成材料層882在第一絕緣層210上。一實施例中，材料層882可包括利用沉積製程形成的氮化物例如氮化矽，但不限於此，亦可使用其它合適的材料。可進行化學機械研磨製程來平坦化半導體結構。
請參照第11圖，可利用選擇性蝕刻製程回蝕刻材料層882。
請參照第12圖，形成第二絕緣層220在材料層882 上。一實施例中，第二絕緣層220可包括利用沉積製程形成的氧化物，例如氧化矽。但本揭露不限於此。第二絕緣層220亦可使用其它合適的介電材料。可進行化學機械研磨製程來移除硬遮罩880並平坦化半導體結構。
請參照第13圖，形成第三絕緣層230在第二絕緣層220與垂直通道部分120A上。一實施例中，第三絕緣層230可包括利用沉積製程形成的氧化物，例如氧化矽。但本揭露不限於此。第三絕緣層230亦可使用其它合適的介電材料。堆疊結構884可包括第二介電層D1、第二閘電極層E1、第一絕緣層210、材料層882、第二絕緣層220與第三絕緣層230。堆疊結構884在基底部分110的上基底表面112上。
請參照第14圖，進行蝕刻步驟圖案化堆疊結構884，以形成孔洞886穿過堆疊結構884，並露出基底部分110的第一上通道端面111。第一上通道端面111可齊平於未被孔洞886露出的上基底表面112，或低於上基底表面112。
請參照第15圖，可利用選擇性蝕刻製程移除孔洞886露出的材料層882以形成狹縫888。狹縫888可露出垂直通道部分120A的通道側壁表面121、第一絕緣層210與第二介電層D1的上表面與第二絕緣層220的下表面。
請參照第16圖，形成第一介電層D2在狹縫888中。第一介電層D2可利用沉積製程形成。第一介電層D2在基底部分110的上基底表面112與垂直通道部分120A的通道側壁表面121 上。形成第一閘電極層E2在狹縫888中的第一介電層D2上。第一閘電極層E2可包括利用沉積製程形成的金屬，但不限於此，也可使用其它合適的導電材料。一實施例中，可利用回蝕刻製程移除第一介電層D2與第一閘電極層E2形成在孔洞886露出的堆疊結構884的側壁表面上的部分。
請參照第17圖，形成絕緣元件400在孔洞886露出的堆疊結構884的側壁表面、第一介電層D2的側壁表面及第一閘電極層E2的側壁表面上。絕緣元件400可具有直線形狀。一實施例中，絕緣元件400可包括利用沉積製程形成的氧化物，例如氧化矽。但本揭露不限於此。絕緣元件400亦可使用其它合適的介電材料。形成導電層500在基底部分110的第一上通道端面111與絕緣元件400的側壁表面上。導電層500可包括用作阻障層的氮化鈦(TiN)薄膜與鎢(W)薄膜形成在氮化鈦薄膜上。但本揭露不限於此。導電層500可包括利用沉積製程形成的其它金屬或導電材料。一實施例中，可藉上述製程形成如第1圖所述的半導體結構。
第18圖至第22圖繪示另一實施例中半導體結構的製造方法。一實施例中，可在參照第12圖所述的製造步驟之後進行如第18圖所示的製造步驟。
請參照第18圖，可回蝕刻垂直通道部分120A以形成凹口890露出堆疊結構884的側壁表面。一實施例中，可利用反應離子刻蝕(Reactive-Ion Etching，RIE)方法進行回蝕刻。
請參照第19圖，形成間隙壁600在凹口890露出的垂直通道部分120A的第二上通道端面122及堆疊結構884的側壁表面上。間隙壁600可具有管形狀。一實施例中，間隙壁600可包括利用沉積製程形成的氧化物，例如氧化矽。但本揭露不限於此。間隙壁600亦可使用其它合適的介電材料。垂直通道部分120A的第二上通道端面122在材料層882的頂表面的上方。
請參照第20圖，以間隙壁600作為蝕刻遮罩對垂直通道部分120A進行蝕刻步驟，從而形成具有管形狀的垂直通道部分120B。一實施例中，可利用反應離子刻蝕方法進行進行蝕刻步驟。
請參照第21圖，形成絕緣柱700在間隙壁600及垂直通道部分120B中。一實施例中，絕緣柱700可包括利用沉積製程形成的氧化物，例如氧化矽。但本揭露不限於此。絕緣柱700亦可使用其它合適的介電材料。在一實施例中，絕緣柱700的底表面位在基底部分110的上基底表面112的下方。
請參照第22圖，形成第三絕緣層230在第二絕緣層220、間隙壁600與絕緣柱700上。
然後，可進行類似參照第14圖至第17圖所示的製造步驟，從而移除材料層882，並形成第一介電層D2、第一閘電極層E2、絕緣元件400與導電層500。一實施例中，可藉此形成如第2圖所示的半導體結構。
根據本揭露之實施例中，通道元件(例如通道元件 100A、通道元件100B)是從單一的連續製程(或共通的製程)所得的通道材料基體150形成，因此通道元件不具有晶體界面於其中，故具有高的載子移動率。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100A:通道元件
110:基底部分
111:第一上通道端面
112:上基底表面
120A:垂直通道部分
121:通道側壁表面
122:第二上通道端面
210:第一絕緣層
220:第二絕緣層
230:第三絕緣層
400:絕緣元件
500:導電層
D1:第二介電層
D2:第一介電層
E1:第二閘電極層
E2:第一閘電極層
k1:第一源/汲極終端
k2:第二源/汲極終端
T1,T2:電晶體

Claims (6)

  1. 一種半導體結構，包括：一通道元件，包括一基底部分以及一垂直通道部分，其中該垂直通道部分鄰接在該基底部分上，該基底部分與該垂直通道部分皆包括單晶矽，該基底部分包括一上基底表面，該垂直通道部分包括一通道側壁表面；一第一閘電極層，在該上基底表面與該通道側壁表面上；一第一介電層，鄰接在該第一閘電極層的側壁表面與該垂直通道部分的該通道側壁表面之間；一第二閘電極層，在該通道側壁表面上，並在該上基底表面與該第一閘電極層之間；一第二介電層，連續延伸於該第二閘電極層的下表面與側壁表面之間，該第二介電層與該第一介電層具有不同的材料組，且該第二介電層的上表面與該第一介電層連接；以及一絕緣層，在該第一閘電極層與該第二閘電極層之間，該第二介電層具有一外側壁表面與相對於該外側壁表面的一內側壁表面，該第二介電層的該外側壁表面直接接觸該絕緣層，該第二介電層的該內側壁表面直接接觸該垂直通道部分。
  2. 一種半導體結構，包括：一通道元件，包括一基底部分以及一垂直通道部分，其中該垂直通道部分鄰接在該基底部分上，該基底部分與該垂直通道部分整體具有一致且/或連續的晶體結構，該基底部分包括一上基底表面，該垂直通道部分包括一通道側壁表面； 一第一閘電極層，在該上基底表面與該通道側壁表面上；一第一介電層，鄰接在該閘電極層的側壁表面與該垂直通道部分的該通道側壁表面之間；一第二閘電極層，在該通道側壁表面上，並在該上基底表面與該第一閘電極層之間；一第二介電層，連續延伸於該第二閘電極層的下表面與側壁表面之間，該第二介電層與該第一介電層具有不同的材料組，且該第二介電層的上表面與該第一介電層連接；以及一絕緣層，在該第一閘電極層與該第二閘電極層之間，該第二介電層具有一外側壁表面與相對於該外側壁表面的一內側壁表面，該第二介電層的該外側壁表面直接接觸該絕緣層，該第二介電層的該內側壁表面直接接觸該垂直通道部分。
  3. 如請求項1或請求項2所述的半導體結構，包括一存取電晶體，其中該存取電晶體包括該通道元件、該第一閘電極層與該第一介電層。
  4. 如請求項1或請求項2所述的半導體結構，包括一記憶電晶體，其中該記憶電晶體包括該通道元件、該第一閘電極層與該第一介電層。
  5. 如請求項4所述的半導體結構，包括一存取電晶體，其中該存取電晶體包括該通道元件、該第二閘電極層以及該第二介電層。
  6. 如請求項1或請求項2所述的半導體結構，其中該基底部分與該垂直通道部分整體不具有晶體界面於其中。
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