TWI802451B

TWI802451B - 半導體結構及其製造方法

Info

Publication number: TWI802451B
Application number: TW111123726A
Authority: TW
Inventors: 張世明; 文浚碩; 肖德元; 金若蘭
Original assignee: 大陸商長鑫存儲技術有限公司
Priority date: 2021-10-25
Filing date: 2022-06-24
Publication date: 2023-05-11
Also published as: CN116033740A; TW202318634A; WO2023070963A1

Abstract

本申請實施例涉及半導體領域，提供一種半導體結構及其製造方法，半導體結構包括：包括間隔排列的位元線和半導體通道的基底，位元線沿第一方向延伸，半導體通道位於位元線的部分頂面，且在垂直於位元線頂面的方向上，半導體通道包括依次排列的第一區、第二區和第三區；介質層，位於相鄰位元線之間且位於半導體通道側壁；閘極，環繞第二區的介質層且沿第二方向延伸，第一方向與第二方向不同；金屬半導體化合物層，位於半導體通道頂面；擴散阻擋層，至少環繞金屬半導體化合物層側壁；絕緣層，位於同一位元線上的相鄰半導體通道之間且隔離位於相鄰介質層上的閘極和擴散阻擋層。本申請實施例至少可以提高半導體結構的電學性能。

Description

半導體結構及其製造方法

本申請實施例涉及半導體用，特別涉及一種半導體結構及其製造方法。

隨著動態記憶體的集成密度朝著更高的方向發展，在對動態記憶體陣列結構中電晶體的排列方式以及如何縮小動態記憶體陣列結構中單個功能器件的尺寸進行研究的同時，也需要提高小尺寸的功能器件的電學性能。

利用垂直的全環繞閘極（GAA，Gate-All-Around）電晶體結構作為動態記憶體選擇電晶體（access transistor）時，其佔據的面積可以達到4F ²（F：在給定工藝條件下可獲得的最小圖案尺寸），原則上可以實現更高的密度效率，但是由於相鄰電晶體之間的間隔較小，在對半導體通道進行工藝處理時，容易對相鄰電晶體間的絕緣層造成影響，降低絕緣層的絕緣效果，從而影響半導體結構的電學性能。

本申請實施例提供一種半導體結構及其製造方法，至少有利於提高半導體結構的電學性能問題。

根據本申請一些實施例，本申請實施例一方面提供一種半導體結構，包括：基底，所述基底包括間隔排列的位元線和半導體通道，所述位元線沿第一方向延伸，所述半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述半導體通道包括依次排列的第一區、第二區以及第三區；介質層，位於相鄰所述位元線之間且位於所述半導體通道側壁；閘極，環繞所述第二區的所述介質層且沿第二方向延伸，所述第一方向與所述第二方向不同；金屬半導體化合物層，位於所述半導體通道頂面；擴散阻擋層，至少環繞所述金屬半導體化合物層側壁；絕緣層，位於同一所述位元線上的相鄰所述半導體通道之間且隔離位於相鄰所述介質層上的所述閘極和所述擴散阻擋層。

在一些實施例中，所述金屬半導體化合物層中具有摻雜元素，所述摻雜元素為P型摻雜元素或者N型摻雜元素。

在一些實施例中，所述半導體通道具有所述摻雜元素，且所述摻雜元素在所述金屬半導體化合物層中的濃度大於在所述半導體通道中的濃度。

在一些實施例中，所述金屬半導體化合物層頂面與所述擴散阻擋層頂面齊平，在垂直於所述位元線頂面的方向上，所述金屬半導體化合物層的長度小於等於所述擴散阻擋層的長度。

在一些實施例中，所述半導體結構還包括：電連接層，位於所述金屬半導體化合物層頂面和所述擴散阻擋層頂面，且所述絕緣層隔離位於相鄰所述半導體通道頂面的相鄰所述電連接層。

在一些實施例中，單一所述閘極沿所述第二方向延伸，且環繞相鄰所述位元線上的相鄰所述半導體通道，單一所述擴散阻擋層僅環繞單一所述半導體通道。

在一些實施例中，所述半導體結構還包括：金屬矽化物結構，至少位於與所述絕緣層底面正對的所述位元線中。

在一些實施例中，沿位於所述絕緣層兩側的所述半導體通道指向所述絕緣層的方向上，所述金屬矽化物結構的深度逐漸增大。

在一些實施例中，在垂直於所述半導體通道側壁的平面中，所述第一區的所述半導體通道的截面面積大於所述第二區的所述半導體通道的截面面積。

在一些實施例中，所述介質層包括：第一介質層，位於相鄰所述位元線間，且位於相鄰所述位元線上的所述第一區的所述半導體通道間；第二介質層，位於所述第一區的所述半導體通道側壁和所述第一區的所述第一介質層側壁；第三介質層，環繞所述第二區和所述第三區的所述半導體通道側壁。

在一些實施例中，所述閘極至少位於所述第一介質層的部分頂面和所述第二介質層的部分頂面，所述擴散阻擋層位於所述第三介質層的頂面。

在一些實施例中，所述絕緣層包括：第一絕緣層，位於相鄰所述半導體通道的所述介質層之間和所述閘極之間，且沿所述第二方向延伸，所述第一絕緣層的頂面不低於所述金屬半導體化合物層頂面；第二絕緣層，位於所述閘極頂面，且位於所述第一絕緣層和所述擴散阻擋層之間。

根據本申請一些實施例，本申請實施例另一方面還提供一種半導體結構的製造方法，包括：提供基底，所述基底包括間隔排列的位元線和初始半導體通道，所述位元線沿第一方向延伸，所述初始半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述初始半導體通道包括依次排列的第一區、第二區以及初始第三區；形成介質層，所述介質層位於相鄰所述位元線之間且位於所述初始半導體通道部分側壁；形成閘極，所述閘極環繞所述第二區的所述介質層且沿第二方向延伸，所述第一方向與所述第二方向不同；形成擴散阻擋層，所述擴散阻擋層環繞所述初始半導體通道剩餘側壁，且所述擴散阻擋層與所述閘極間具有間隔；對所述初始半導體通道頂面進行金屬矽化處理，將所述初始第三區的部分所述初始半導體通道轉換為金屬半導體化合物層，剩餘所述初始第三區、所述第二區、所述第三區構成半導體通道；形成絕緣層，所述絕緣層位於同一所述位元線上的相鄰所述半導體通道之間。

在一些實施例中，在形成所述擴散阻擋層之後，在形成所述金屬半導體化合物層之前，還包括：對所述初始半導體通道頂面進行摻雜處理，使所述初始第三區的部分所述初始半導體通道中具有摻雜元素，所述摻雜元素為P型摻雜元素或者N型摻雜元素。

在一些實施例中，提供基底的步驟包括：提供初始基底，所述初始基底內具有沿所述第一方向延伸的初始第一介質層；圖形化所述初始基底和所述初始第一介質層，以形成間隔排列的所述位元線和所述初始半導體通道，以及位於相鄰位元線間的所述初始第一介質層，且所述初始第一介質層頂面不低於所述初始半導體通道頂面，所述初始半導體通道側壁、所述初始第一介質層側壁和所述位元線的部分頂面圍成溝槽，所述溝槽沿所述第二方向延伸。

在一些實施例中，形成所述介質層、所述閘極、所述擴散阻擋層以及所述絕緣層的步驟包括：在相鄰所述位元線之間以及相鄰所述位元線上的所述第一區的所述半導體通道間形成第一介質層，在所述第一區的所述溝槽側壁形成第二介質層；形成第一絕緣層，所述第一絕緣層位於所述溝槽內且隔離相鄰所述第二介質層，所述第一絕緣層頂面不低於所述初始半導體通道頂面；形成第三介質層和第二絕緣層，所述第三介質層位於所述第二區的所述溝槽側壁和所述初始第三區的所述溝槽部分側壁，所述第二絕緣層位於所述第一絕緣層和所述第三介質層之間；在所述初始第三區的所述溝槽剩餘側壁形成擴散阻擋層，所述第一介質層、所述第二介質層和所述第三介質構成所述介質層；所述第一絕緣層和所述第二絕緣層構成所述絕緣層。

在一些實施例中，形成所述第一介質層、所述第二介質層和所述第一絕緣層的步驟包括：在所述溝槽側壁形成初始第二介質層，相鄰所述初始第二介質層間具有第一間隔；在所述第一間隔中形成所述第一絕緣層；以所述第一絕緣層為光罩刻蝕所述初始第一介質層和所述初始第二介質層，以形成所述第一介質層和第二介質層。

在一些實施例中，在形成所述第一絕緣層之前，在形成所述初始第二介質層之後，對所述初始第二介質層露出的所述位元線的部分頂面進行金屬矽化處理，以形成金屬半導體化合物結構。

在一些實施例中，形成所述第三介質層、所述閘極和所述第二絕緣層的步驟包括：在所述第二區和所述初始第三區的所述初始半導體通道側壁形成初始第三介質層，所述初始第三介質層和所述第一絕緣層間具有第二間隔；在所述第二區的所述第二間隔中形成所述閘極；在剩餘所述第二間隔中形成所述第二絕緣層；以所述第二絕緣層為光罩刻蝕所述初始第三介質層，以形成所述第三介質層；所述第三介質層、所述第二絕緣層和所述半導體通道圍成凹槽，形成填充滿所述凹槽的所述擴散阻擋層。

在一些實施例中，所述絕緣層頂面高於所述金屬半導體化合物層頂面，所述絕緣層、所述金屬半導體化合物層和所述擴散阻擋層圍成通孔，所述製造方法還包括，形成填充滿所述通孔的電連接層。

本申請實施例提供的技術方案至少具有以下優點：

上述技術方案中，在基底中形成垂直的GAA電晶體，且位元線埋入基底中並位於半導體通道下方，因而可以構成3D堆疊的半導體結構，有利於提高半導體結構的集成密度。而且，在半導體通道遠離位元線的頂面具有金屬半導體化合物層，由於金屬半導體化合物層相較於未金屬化的半導體通道而言，具有相對更小的電阻率，因此，金屬半導體化合物層可以作為過渡層，實現半導體通道頂面與其他導電結構間的歐姆接觸，降低半導體通道頂面與其他導電結構間的接觸電阻，以提高半導體通道的電學性能。此外，擴散阻擋層至少環繞所述金屬半導體化合物層側壁，使得金屬半導體化合物層和絕緣層之間被擴散阻擋層阻隔，有利於防止金屬半導體化合物層中的金屬元素擴散至絕緣層中，導致絕緣層的絕緣性能下降，因此，本申請實施例有利於在透過金屬半導體化合物層降低半導體通道頂面與其他導電結構間的接觸電阻的同時，保證絕緣層良好的絕緣性能，從而提高半導體結構的電學性能。

由背景技術可知，目前半導體結構的電學性能有待提高。

經分析發現，為實現半導體通道與其他導電結構之間的歐姆接觸，會採用相關技術手段將金屬元素摻雜僅半導體通道的端部，以降低半導體通道端部的電阻率和實現半導體通道端部與其他導電結構間的歐姆接觸。然而，由於相鄰半導體通道之間通過絕緣層進行電絕緣時，半導體通道中的金屬元素會擴散進絕緣層中降低絕緣層的絕緣效果，從而會增大相鄰半導體通道間的寄生電容，從而會降低半導體結構的電學性能。

本申請實施提供一種半導體結構及其製造方法，半導體結構中，為實現半導體通道與其他導電結構的歐姆接觸，在半導體通道頂面具有作為過渡層的金屬半導體化合物層，實現半導體通道頂面與其他導電結構間的歐姆接觸，降低半導體通道頂面與其他導電結構間的接觸電阻。此外，在金屬半導體化合物層和絕緣層間具有擴散阻擋層阻隔，有利於防止金屬半導體化合物層中的金屬元素擴散至絕緣層中，因此，本申請實施例有利於在通過金屬半導體化合物層降低半導體通道頂面與其他導電結構間的接觸電阻的同時，保證絕緣層良好的絕緣性能，從而提高半導體結構的電學性能。

下面將結合附圖對本申請的各實施例進行詳細的闡述。然而，本領域的普通技術人員可以理解，在本申請各實施例中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本申請所要求保護的技術方案。

本申請一實施例提供一種半導體結構，以下將結合附圖對本申請一實施例提供的半導體結構進行詳細說明。圖1至圖3為本申請一實施例提供的半導體結構對應的結構示意圖。其中，圖1為本申請一實施例提供的半導體結構的俯視示意圖，圖2為圖1所示半導體結構沿第一截面方向AA1的剖面示意圖，圖3為圖1所示半導體結構沿第二截面方向BB1的剖面示意圖，圖4為半導體結構中閘極環繞半導體通道和擴散阻擋層環繞金屬半導體化合物層的剖面示意圖。

參考圖1至圖4，半導體結構包括：基底100，基底100包括間隔排列的位元線101和半導體通道102，位元線101沿第一方向X延伸，半導體通道102位於位元線101的部分頂面，且在垂直於位元線101頂面的方向Z上，半導體通道102包括依次排列的第一區I、第二區II以及第三區III；介質層103，位於相鄰位元線101之間且位於半導體通道102側壁；閘極104，環繞第二區II的介質層103且沿第二方向Y延伸，第一方向X與第二方向Y不同；金屬半導體化合物層105，位於半導體通道102頂面；擴散阻擋層106，至少環繞金屬半導體化合物層105側壁；絕緣層107，位於同一位元線101上的相鄰半導體通道102之間且隔離位於相鄰介質層103上的閘極104和擴散阻擋層106。

其中，半導體通道102、環繞第二區II的半導體通道102側壁的介質層103以及閘極104構成垂直的GAA電晶體，基底100包括基板110，位元線101位於基板110與GAA電晶體之間，因而能夠構成3D堆疊的半導體結構，有利於提高半導體結構的集成密度。

需要說明的是，第一區I和第三區III均可以作為GAA電晶體的源極或者汲極，第二區II與GAA電晶體的介質層103和閘極104對應。

在一些實施例中，繼續參考圖1，第一方向X垂直於第二方向Y，使得半導體通道102呈現4F2（F：在給定工藝條件下可獲得的最小圖案尺寸）的排列方式，有利於提高半導體結構的集成密度。在其他實施例中，第一方向與第二方向相交，兩者之間的夾角可以不為90°。

需要說明的是，在基底100中具有多個間隔排列的位元線101，且每一位元線101可與至少一個第一區I相接觸，圖1中以4個相互間隔的位元線101，以及每一位元線101與4個第一區I相接觸作為示例，實際應用中，可根據實際電學需求，合理設置位元線101的數量以及與每一位元線101相接觸的第一區I的數量。

以下將結合圖1至圖3對半導體結構進行更為詳細的說明。

在一些實施例中，基底100的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。

在一些實施例中，基底100包括為位元線101和半導體通道102，且基底100、位元線101和半導體通道102可以具有相同的半導體元素，則半導體通道102與位元線101可以利用同一膜層結構形成，該膜層結構由半導體元素構成，使得半導體通道102與位元線101為一體結構，從而改善半導體通道102與位元線101之間的介面態缺陷，改善半導體結構的電學性能。

其中，半導體元素可以包括矽、碳、鍺、砷、鎵、銦中的至少一種，後續以位元線101與半導體通道102均包括矽元素進行示例性說明。

在一些實施例中，半導體結構中還可以包括：金屬矽化物結構111，至少位於與絕緣層107底面正對的位元線101中，即金屬矽化物結構111至少位於與第一絕緣層117底面正對的位元線101中。

金屬矽化物結構111相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於半導體通道102而言，包含金屬矽化物結構111的位元線101的電阻率更小，從而有利於降低位元線101自身的電阻，且降低位元線101與第一區I的半導體通道102之間的接觸電阻，進一步改善半導體結構的電學性能。此外，位元線101的電阻率還小於基板110的電阻率。

需要說明的是，在一些實施例中，位於第一區I正下方的位元線101的區域的材料可以為半導體材料，未被第一區I覆蓋的位元線101的部分區域的材料為金屬矽化物。可以理解的是，隨著器件尺寸的不斷縮小或者製造工藝參數的調整，位於第一區I正下方的位元線101的部分區域的材料為半導體材料，位於第一區I正下方的位元線101的其餘區域的材料也可以為金屬矽化物，此處的「其餘區域」的位置位於「部分區域」的週邊。

例如，參考圖2，位元線101中的多個金屬矽化物結構111之間相互連通形成位元線101的一部分，且金屬矽化物結構111可以部分位於位元線101中，部分位於第一區I的半導體通道102中。在其他實施例中，同一位元線中的多個金屬矽化合物結構之間可以相互間隔。

圖2中以與橢圓形相似的虛線框所限定的基底100的區域為金屬矽化物結構111，在實際應用中，對相鄰金屬矽化物結構111之間相互接觸的區域的大小不做限制。在其他實施例中，全部厚度的位元線可以為金屬矽化物結構111。

在一些實施例中，繼續參考圖2，對於單一金屬矽化物結構111而言，沿位於絕緣層107兩側的半導體通道102指向絕緣層107的方向上，即沿C1和C2方向上，金屬矽化物結構111的深度逐漸增大。

以半導體元素為矽為例，金屬矽化物結構111的材料包括矽化鈷、矽化鎳、矽化鉬、矽化鈦、矽化鎢、矽化鉭或者矽化鉑中的至少一種。

在一些實施例中，半導體通道102中可以具有摻雜元素，有利於提高半導體通道102的導電性，從而有利於降低第一區I和第三區III之間的導通電壓，即降低GAA電晶體中源極與汲極之間的導通電壓。其中，摻雜元素為P型摻雜元素或者N型摻雜元素，具體地，N型摻雜元素可以為砷元素、磷元素或者銻元素中的至少一種；P型摻雜元素可以為硼元素、銦元素或者鎵元素中的至少一種。

在一些實施例中，GAA電晶體可以為無結晶體管，即第一區I、第二區II和第三區III中的摻雜元素的類型相同。其中，「無結」指的是無PN結，即第一區I、第二區II和第三區III中的摻雜元素的摻雜濃度相同，這樣的好處包括：一方面，無需對第一區I和第三區III進行額外的摻雜，從而避免了對第一區I和第三區III的摻雜工藝難以控制的問題，尤其是隨著電晶體尺寸進一步縮小，若額外對第一區I和第三區III進行摻雜，摻雜濃度更加難以控制；另一方面，由於器件為無結晶體管，有利於避免採用超陡峭源汲濃度梯度摻雜工藝，在奈米尺度範圍內製作超陡峭PN結的現象，因而可以避免摻雜突變所產生的閾值電壓漂移和汲電流增加等問題，還有利於抑制短通道效應，因而有助於進一步提高半導體結構的集成密度和電學性能。可以理解的是，此處額外的摻雜指的是，為了讓第一區I和第三區III的摻雜元素類型與第二區II的摻雜元素類型不同而進行的摻雜。

繼續參考圖2和圖3，在垂直於半導體通道102側壁的平面中，第一區I的半導體通道102的截面面積大於第二區II的半導體通道102的截面面積。

其中，第二區II的半導體通道102的截面面積小於第一區I的半導體通道102的截面面積，第二區II的半導體通道102可以作為GAA電晶體的通道區，因而有利於形成截面面積更小的通道區，有利於提高環繞通道區側壁的閘極104對通道區的控制能力，從而更容易控制GAA電晶體的導通或者關斷。

參考圖2和圖3，介質層103可以包括：第一介質層113，位於相鄰位元線101間，且位於相鄰位元線101上的第一區I的半導體通道102間；第二介質層123，位於第一區I的半導體通道102側壁和第一區I的第一介質層113側壁；第三介質層133，環繞第二區II和第三區III的半導體通道102側壁。

其中，位於相鄰位元線101間的第一介質層113用於實現相鄰位元線101間的電絕緣；位於相鄰位元線101上的第一區I的半導體通道102間的第一介質層113、第二介質層123以及絕緣層107共同作用，用於實現沿第一方向X間隔和/或沿第二方向Y間隔的第一區I的半導體通道102間的電絕緣；環繞第二區II的半導體通道102側壁的第三介質層133可以作為後續形成的閘極104與第二區II的半導體通道102間的閘介質層；環繞第三區III的半導體通道102側壁的第三介質層133和絕緣層107共同作用，用於實現沿第一方向X間隔和/或沿第二方向Y間隔的第三區III的半導體通道102間的電絕緣。

在一些實施例中，第三介質層133還可以位於第二介質層123的部分側壁，有利於進一步保證閘極104與半導體通道102之間的絕緣。

在一些實施例中，第一介質層113的材料和第二介質層123的材料相同，進一步地，第一介質層113的材料和第二介質層123的材料可以均為氧化矽；在另一些實施例中，第三介質層133的材料、第二介質層123的材料與第一介質層113的材料可以均相同；在又一些實施例中，第三介質層133的材料可以與第二介質層123的材料和第一介質層113的材料不同，只需滿足第三介質層133的材料、第二介質層123的材料與第一介質層113的材料均為絕緣效果良好的材料。

在一些實施例中，參考圖4，單一閘極104沿第二方向Y延伸，且環繞相鄰位元線101上的相鄰半導體通道102，單一擴散阻擋層106僅環繞單一金屬半導體化合物層105。在一些實施例中，第三介質層133在基板110上的正投影和擴散阻擋層106在基板110上的正投影可以重合。

其中，沿第二方向Y上，單一閘極104可以環繞多個半導體通道102，且閘極104與這多個半導體通道102間均具有第三介質層133，相鄰擴散阻擋層106間可以由第二絕緣層127間隔。

其中，閘極104的材料包括多晶矽、氮化鈦、氮化鉭、銅或者鎢中的至少一種，擴散阻擋層106的材料可以為氮化鈦。

在一些實施例中，若在垂直於半導體通道102側壁的平面中，第一區I的半導體通道102的截面面積大於第二區II的半導體通道102的截面面積，且介質層103包括第一介質層113、第二介質層123和第三介質層133，則閘極104至少位於第一介質層113的部分頂面和第二介質層123的部分頂面，擴散阻擋層106位於第三介質層133的頂面。

其中，擴散阻擋層106環繞金屬半導體化合物層105側壁，有利於防止金屬半導體化合物層105中的金屬元素擴散至絕緣層107中，以保證絕緣層107良好的絕緣性能；此外，擴散阻擋層106位於第三介質層133的頂面，還可以避免位於擴散阻擋層106頂面的其他導電結構中的相關導電元素擴散至第三介質層133中，以保證第三介質層133良好的絕緣性能。

在一些實施例中，擴散阻擋層106在基板110上的正投影可以覆蓋第三介質層133在基板110上的正投影，有利於更全面的阻止位於擴散阻擋層106頂面的其他導電結構中的相關導電元素擴散至第三介質層133中。

在其他實施例中，若介質層包括第一介質層、第二介質層和第三介質層時，在垂直於半導體通道側壁的平面中，第一區的半導體通道的截面面積等於第二區的半導體通道的截面面積，則第三介質層和閘極共同覆蓋第二介質層的頂面。

此外，金屬半導體化合物層105相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於半導體通道102而言，金屬半導體化合物層105的電阻率更小，則若金屬半導體化合物層105頂面具有電連接層108，有利於以金屬半導體化合物層105為過渡層使得半導體通道102頂面與電連接層108間構成歐姆接觸，避免電連接層108與半導體材料直接接觸而形成肖特基能障接觸，歐姆接觸有利於降低半導體通道102頂面與電連接層108之間的接觸電阻，從而降低半導體結構工作時的能耗，且改善RC延遲效應，以提高半導體結構的電學性能。其中，金屬半導體化合物層105的材料包括矽化鈷、矽化鎳、矽化鉬、矽化鈦、矽化鎢、矽化鉭或者矽化鉑中的至少一種。

在一些實施例中，金屬半導體化合物層105中可以具有摻雜元素，摻雜元素為P型摻雜元素或者N型摻雜元素。如此，有利於進一步提高金屬半導體化合物層105自身的導電性。

此外，在金屬半導體化合物層105中具有摻雜元素的基礎上，半導體通道102中可以具有與金屬半導體化合物層105中類型相同的摻雜元素，且摻雜元素在金屬半導體化合物層105中的濃度大於在半導體通道102中的濃度。如此，在提高半導體通道102自身導電性的同時，有利於進一步降低金屬半導體化合物層105和半導體通道102之間的接觸電阻。

在一些實施例中，金屬半導體化合物層105頂面與擴散阻擋層106頂面可以齊平，在垂直於位元線101頂面的方向Z上，金屬半導體化合物層105的長度可以小於等於擴散阻擋層106的長度。如此，擴散阻擋層106至少可以包含整個金屬半導體化合物層105的側壁，增大擴散阻擋層106起到防止擴散作用的總面積，以提高防止金屬半導體化合物層105中金屬元素向絕緣層107中擴散的效果。此外，擴散阻擋層106的長度大於金屬半導體化合物層105的長度，即擴散阻擋層106還環繞部分半導體通道102的側壁，有利於防止半導體通道102中的摻雜元素擴散至絕緣層107中。

其中，在垂直於位元線101頂面的方向Z上，金屬半導體化合物層105長度與擴散阻擋層106長度的比值可以為0.8~1.2。如此，有利於保證擴散阻擋層106與閘極104之間具有較合適的間距，避免擴散阻擋層106與閘極104之間產生寄生電容。

在一些實施例中，絕緣層107包括：第一絕緣層117，位於相鄰半導體通道102的介質層103之間和閘極104之間，且沿第二方向Y延伸，第一絕緣層117的頂面不低於金屬半導體化合物層105頂面；第二絕緣層127，位於閘極104頂面，且位於第一絕緣層117和擴散阻擋層106之間。

其中，第一絕緣層117和第二絕緣層127共同作用，用於實現相鄰半導體通道102之間的電絕緣及相鄰閘極104之間的電絕緣。此外，位於閘極104頂面的第二絕緣層127可以實現閘極104與其他導電結構之間的電絕緣。

在一些實施例中，半導體結構還可以包括：電連接層108，位於金屬半導體化合物層105頂面和擴散阻擋層106頂面，且絕緣層107隔離位於相鄰半導體通道102頂面的相鄰電連接層108。

其中，電連接層108可以用於實現半導體通道102與電容結構（未圖示）之間的電連接。

綜上所述，由於金屬半導體化合物層105相較於未金屬化的半導體通道102而言，具有相對更小的電阻率，因此，有利於通過金屬半導體化合物層105實現半導體通道102頂面與其他導電結構，例如電連接層108間的歐姆接觸，降低半導體通道102頂面與電連接層108間的接觸電阻，以提高半導體通道102的電學性能。此外，金屬半導體化合物層105和絕緣層107之間被擴散阻擋層106阻隔，有利於防止金屬半導體化合物層105中的金屬元素擴散至絕緣層107中，導致絕緣層107的絕緣性能下降，因此，本申請實施例有利於在通過金屬半導體化合物層105降低半導體通道102頂面與電連接層108間的接觸電阻的同時，保證絕緣層107良好的絕緣性能，從而提高半導體結構的電學性能。

本申請另一實施例還提供一種半導體結構的製造方法，可用於形成上述半導體結構。

圖1至圖17為本申請另一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖，以下將結合附圖對本申請另一實施例提供的半導體結構的製造方法進行詳細說明，與上述實施例相同或相應的部分，以下將不做詳細贅述。

需要說明的是，為了便於描述以及清晰地示意出半導體結構製作方法的步驟，本實施例中的圖1至圖17均為半導體結構的局部結構示意圖。

其中，圖7為圖6所示結構沿第一截面方向AA1的剖面示意圖和沿第二截面方向BB1的剖面示意圖，需要說明的是，後續將根據表述需要設置沿第一截面方向AA1的剖面示意圖、沿第二截面方向BB1的剖面示意圖中的一者或者兩者。

參考圖5至圖7，提供基底100，基底100包括間隔排列的位元線101和初始半導體通道112，位元線101沿第一方向X延伸，初始半導體通道112位於位元線101的部分頂面，且在垂直於位元線101頂面的方向Z上，初始半導體通道112包括依次排列的第一區I、第二區II以及初始第三區IV；形成介質層103，介質層103位於相鄰位元線101之間且位於初始半導體通道112部分側壁。

需要說明的是，初始半導體通道112的第一區I、第二區II為後續半導體通道的第一區和第二區，初始半導體通道112的初始第三區IV為後續形成半導體通道的第三區和金屬半導體化合物層做準備。可以理解的是，第一區I和後續形成的第三區均可以作為後續形成的具有半導體通道的GAA電晶體的源極或者汲極，第二區II與後續形成的GAA電晶體的介質層和閘極對應。

在一些實施例中，提供基底100可以包括如下步驟：

參考圖5，提供初始基底120，初始基底120內具有沿第一方向X延伸的初始第一介質層143；參考圖6至圖7，圖形化初始基底120和初始第一介質層143，以形成間隔排列的位元線101和初始半導體通道112，以及位於相鄰位元線101間的初始第一介質層143，且初始第一介質層143頂面不低於初始半導體通道112頂面，初始半導體通道112側壁、初始第一介質層143側壁和位元線101的部分頂面圍成溝槽109，溝槽109沿第二方向X延伸。

其中，初始基底120的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。初始基底120為形成位元線101和初始半導體通道112的基礎，且在圖形化初始基底120和初始第一介質層143以形成位元線101和初始半導體通道112的同時，還行基板110。

其中，圖形化初始基底120和初始第一介質層143的方法包括自對準多重曝光技術（SAQP，Self-Aligned Quadruple Patterning）或者自對準雙重成像技術（SADP，Self-aligned Double Patterning）。

在一些實施例中，還可以對初始基底120進行摻雜處理以及退火處理，使得初始基底120內摻雜有N型摻雜元素或P型摻雜元素，有利於提高以初始基底120為基礎形成的初始半導體通道102的導電性，從而有利於降低第一區I和初始第三區III之間的導通電壓，即降低後續形成的GAA電晶體中源極與汲極之間的導通電壓。此外，使得初始基底120內摻雜有N型摻雜元素或P型摻雜元素，有利於提高以初始基底120為基礎形成的位元線101的導電性，從而降低第一區I與位元線101之間的接觸電阻，從而提高半導體結構的電學性能。

其中，摻雜元素為P型摻雜元素或者N型摻雜元素，具體地，N型摻雜元素可以為砷元素、磷元素或者銻元素中的至少一種；P型摻雜元素可以為硼元素、銦元素或者鎵元素中的至少一種。

參考圖8至圖17，形成閘極104，閘極104環繞第二區II的介質層103且沿第二方向Y延伸，第一方向X與第二方向Y不同；形成擴散阻擋層106，擴散阻擋層106環繞初始半導體通道112剩餘側壁，且擴散阻擋層106與閘極104間具有間隔；對初始半導體通道112頂面進行金屬矽化處理，將初始第三區IV的部分初始半導體通道112轉換為金屬半導體化合物層105，剩餘初始第三區IV、II第二區、第三區III構成半導體通道102；形成絕緣層107，絕緣層107位於同一位元線101上的相鄰半導體通道102之間。

在一些實施例中，通過金屬矽化處理形成金屬半導體化合物層105的步驟可以包括：在初始半導體通道112頂面形成第一金屬層（未圖示），第一金屬層為金屬半導體化合物層105提供金屬元素。其中，第一金屬層的材料包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。

在一些實施例中，當初始半導體通道112側壁、初始第一介質層143側壁和位元線101的部分頂面圍成溝槽109時，形成介質層103、閘極104、擴散阻擋層106以及絕緣層107的可以包括如下步驟：

參考圖8至圖10，在相鄰位元線101之間以及相鄰位元線101上的第一區I的半導體通道102間形成第一介質層113；在第一區I的溝槽109側壁形成第二介質層123；形成第一絕緣層117，第一絕緣層117位於溝槽109內且隔離相鄰第二介質層123，第一絕緣層117頂面不低於初始半導體通道112頂面。

其中，第一絕緣層117頂面不低於初始半導體通道112頂面，有利於後續在第一絕緣層117和第二區II和第三區III的半導體通道102之間形成第二間隔，則後續可通過自對準的方式在第二間隔中形成尺寸精確的閘極，無需通過刻蝕工藝即可形成高尺寸精度的閘極，有利於簡化閘極的形成步驟，且通過調控第二間隔的尺寸，即可獲得小尺寸的閘極。

在一些實施例中，形成第一介質層113、第二介質層123和第一絕緣層117的可以包括如下步驟：

參考圖8，在溝槽109（參考圖7）側壁形成初始第二介質層153，相鄰初始第二介質層153間具有第一間隔119。在一些實施例中，可採用以下工藝步驟形成初始第二介質層153：進行沉積工藝，形成覆蓋半導體通道102頂面和暴露處的所有側壁的表面，還形成於初始第一介質層143暴露處的頂面和側壁。其中，初始第二介質層153的材料包括氧化矽。

結合參考圖8和圖9，在第一間隔119中形成第一絕緣層117。在一些實施例中，可採用以下工藝步驟形成第一絕緣層117：形成覆蓋初始第二介質層153頂面以及填充滿第一間隔119的第一絕緣膜；對第一絕緣膜進行化學機械平坦化處理至露出初始第二介質層153，剩餘第一絕緣膜作為第一絕緣層117。其中，第一絕緣層117的材料包括氮化矽。

其中，初始第一介質層143的材料和初始第二介質層153的材料相同，有利於後續通過同一去除步驟去除部分初始第一介質層143和部分初始第二介質層153，以形成第二間隔。

在一些實施例中，繼續參考圖8，在形成第一絕緣層117之前，在形成初始第二介質層153之後，對初始第二介質層153露出的位元線101的部分頂面進行金屬矽化處理，以形成金屬矽化物結構111。

其中，金屬矽化物結構111相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於半導體通道102而言，包含金屬矽化物結構111的位元線101的電阻率更小，從而有利於降低位元線101自身的電阻，且降低位元線101與第一區I的半導體通道102之間的接觸電阻，進一步改善半導體結構的電學性能。

在一些實施例中，對初始第二介質層153露出的位元線101的部分頂面進行金屬矽化處理的步驟可以包括：在位元線101露出的頂面形成第二金屬層（未圖示），第二金屬層為金屬矽化物結構111提供金屬元素。其中，第二金屬層的材料包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。

在其他實施例中，也可以不對位元線露出的頂面進行金屬矽化處理，直接在位元線露出的頂面形成第一絕緣層。

然後，參考圖10，以第一絕緣層117為光罩刻蝕初始第一介質層143和初始第二介質層153，以形成第一介質層113和第二介質層123。

其中，在刻蝕初始第一介質層143和初始第二介質層153的步驟中，還露出半導體通道102頂面，便於後續對半導體通道102頂面進行金屬矽化處理以形成金屬半導體化合物層。

參考圖11至圖17，形成第三介質層133和第二絕緣層127，第三介質層133位於第二區II的溝槽109側壁和初始第三區IV的溝槽109部分側壁，第二絕緣層127位於第一絕緣層117和第三介質層133之間；在初始第三區IV的溝槽109剩餘側壁形成擴散阻擋層106，第一介質層113、第二介質層123和第三介質層133構成介質層103；第一絕緣層117和第二絕緣層127構成絕緣層107。

在一些實施例中，形成第三介質層133、閘極104和第二絕緣層127的可以包括如下步驟：

參考圖11，在第二區II和初始第三區IV的初始半導體通道112側壁形成初始第三介質層163，初始第三介質層163和第一絕緣層117間具有第二間隔129。在一些實施例中，可採用以下工藝步驟形成初始第三介質層163：對露出的第二區II和初始第三區IV的初始半導體通道112表面進行熱氧化處理，以形成初始第三介質層163。其中，初始第三介質層163的材料為氧化矽。在其他實施例中，也可以通過沉積工藝形成覆蓋第二區和初始第三區的初始半導體通道表面的初始第三介質層。

參考圖12至圖13，在第二區II的第二間隔129（參考圖11）中形成閘極104。其中，形成閘極104的步驟可以包括：參考圖12，形成初始閘極114，初始閘極114填充滿第二間隔129且位於初始第三介質層163頂面；參考圖13，刻蝕去除環繞初始第三區IV的半導體通道102側壁和位於初始第三介質層163頂面的初始閘極114，剩餘初始閘極114作為閘極104，則閘極104僅環繞第二區II的半導體通道102側壁。

參考如圖14，在剩餘第二間隔129中形成第二絕緣層127。在一些實施例中，可採用以下工藝步驟形成第二絕緣層127：進行沉積工藝，形成填充滿剩餘第二間隔129（參考圖11）且覆蓋初始第三介質層163頂面的第二絕緣膜；對第二絕緣膜和第一絕緣層117進行化學機械研磨，至露出初始第三介質層163，剩餘第二絕緣膜作為第二絕緣層127。其中，第二絕緣膜的材料包括氮化矽。

參考圖15，以第二絕緣層127為光罩刻蝕初始第三介質層163，以形成第三介質層133。

其中，在形成第三介質層133的步驟中，不僅露出初始半導體通道112頂面，還露出初始第三區IV的初始半導體通道112靠近頂面的部分側壁，為後續形成擴散阻擋層做準備。

結合參考圖15和圖16，第三介質層133、第二絕緣層127和初始半導體通道112圍成凹槽139，形成填充滿凹槽139的擴散阻擋層106。在一些實施例中，可採用以下工藝步驟形成擴散阻擋層106：形成覆蓋初始半導體通道112頂面以及填充滿凹槽139的阻擋膜；對阻擋膜進行刻蝕至露出初始第三區IV的初始半導體通道112靠近頂面的部分側壁，剩餘阻擋膜作為擴散阻擋層106。其中，擴散阻擋層106的材料包括氮化鈦。

其中，擴散阻擋層106有利於防止金屬半導體化合物層105中的金屬元素擴散至絕緣層107中，以保證絕緣層107良好的絕緣性能；此外，擴散阻擋層106位於第三介質層133的頂面，還可以避免位於擴散阻擋層106頂面的其他導電結構中的相關導電元素擴散至第三介質層133中，以保證第三介質層133良好的絕緣性能。

然後，結合參考圖16和圖17，對初始半導體通道112頂面進行金屬矽化處理，將初始第三區IV的部分初始半導體通道112轉換為金屬半導體化合物層105，剩餘初始第三區IV、II第二區、第三區III構成半導體通道102。

其中，相較於半導體通道102而言，金屬半導體化合物層105的電阻率更小，則後續在金屬半導體化合物層105頂面形成電連接層時，有利於以金屬半導體化合物層105為過渡層使得半導體通道102頂面與電連接層間構成歐姆接觸，避免電連接層與半導體通道102直接接觸而形成蕭特基能障接觸，歐姆接觸有利於降低半導體通道102頂面與電連接層之間的接觸電阻，從而降低半導體結構工作時的能耗，且改善RC延遲效應，以提高半導體結構的電學性能。

在一些實施例中，在形成擴散阻擋層106之後，在形成金屬半導體化合物層105之前，製造方法還可以包括：對初始半導體通道112頂面進行摻雜處理，使初始第三區IV的部分初始半導體通道112中具有摻雜元素，摻雜元素為P型摻雜元素或者N型摻雜元素。

此外，半導體通道102中可以具有與金屬半導體化合物層105中類型相同的摻雜元素，且摻雜元素在金屬半導體化合物層105中的濃度大於在半導體通道102中的濃度。如此，在提高半導體通道102自身導電性的同時，有利於進一步降低金屬半導體化合物層105和半導體通道102之間的接觸電阻。

在一些實施例中，結合參考圖17和圖2至圖3，絕緣層107頂面高於金屬半導體化合物層105頂面，絕緣層107、金屬半導體化合物層105和擴散阻擋層106圍成通孔149，製造方法還可以包括：形成填充滿通孔149的電連接層108。其中，電連接層108可以用於實現半導體通道102與電容結構（未圖示）之間的電連接。

綜上所述，在第一絕緣層117和第二區II和第三區III的半導體通道102之間形成第二間隔129，有利於通過自對準的方式在第二間隔129中形成尺寸精確的閘極104，無需通過刻蝕工藝即可形成高尺寸精度的閘極104，有利於簡化閘極104的形成步驟，且通過調控第二間隔129的尺寸，即可獲得小尺寸的閘極104。此外，在半導體通道102頂面形成作為過渡層的金屬半導體化合物層105，實現半導體通道102頂面與電連接層108間的歐姆接觸，降低半導體通道102頂面與電連接層108間的接觸電阻。而且，在金屬半導體化合物層105和絕緣層107間形成擴散阻擋層106阻隔，有利於防止金屬半導體化合物層105中的金屬元素擴散至絕緣層107中，從而有利於在通過金屬半導體化合物層105降低半導體通道102頂面與電連接層108間的接觸電阻的同時，保證絕緣層107良好的絕緣性能，從而提高半導體結構的電學性能。

本領域的普通技術人員可以理解，上述各實施方式是實現本申請的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本申請的精神和範圍。任何本領域技術人員，在不脫離本申請的精神和範圍內，均可作各自更動與修改，因此本申請的保護範圍應當以請求項限定的範圍為准。

100:基底 101:位元線 102:半導體通道 103:介質層 104:閘極 105:金屬半導體化合物 106:擴散阻擋層 107:絕緣層 108:電連接層 109:溝槽 110:基板 111:金屬矽化物結構 112:初始半導體通道 113:第一介質層 114:初始閘極 117:第一絕緣層 119:第一間隔 120:初始基底 123:第二介質層 127:第二絕緣層 129:第二間隔 133:第三介質層 143:初始第一介質層 149:通孔 153:初始第二介質層 163:第三介質層

一個或多個實施例通過與之對應的附圖中的圖片進行示例性說明，這些示例性說明並不構成對實施例的限定，除非有特別申明，附圖中的圖不構成比例限制。

圖1至圖17為本申請另一實施例提供的半導體結構的製造方法各步驟對應的結構示意圖。

100:基底 101:位元線 102:半導體通道 103:介質層 104:閘極 105:金屬半導體化合物 106:擴散阻擋層 107:絕緣層 108:電連接層 110:基板 111:金屬矽化物結構 117:第一絕緣層 123:第二介質層 127:第二絕緣層 133:第三介質層

Claims

一種半導體結構，其特徵在於，包括：基底，所述基底包括間隔排列的位元線和半導體通道，所述位元線沿第一方向延伸，所述半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述半導體通道包括依次排列的第一區、第二區以及第三區；介質層，位於相鄰所述位元線之間且位於所述半導體通道側壁；閘極，環繞所述第二區的所述介質層且沿第二方向延伸，所述第一方向與所述第二方向不同；金屬半導體化合物層，位於所述半導體通道頂面；擴散阻擋層，至少環繞所述金屬半導體化合物層側壁；以及絕緣層，位於同一所述位元線上的相鄰所述半導體通道之間且隔離位於相鄰所述介質層上的所述閘極和所述擴散阻擋層。
如請求項1所述的半導體結構，其中所述金屬半導體化合物層中具有摻雜元素，所述摻雜元素為P型摻雜元素或者N型摻雜元素，所述半導體通道具有所述摻雜元素，且所述摻雜元素在所述金屬半導體化合物層中的濃度大於在所述半導體通道中的濃度。
如請求項1所述的半導體結構，其中所述金屬半導體化合物層頂面與所述擴散阻擋層頂面齊平，在垂直於所述位元線頂面的方向上，所述金屬半導體化合物層的長度小於等於所述擴散阻擋層的長度。
如請求項1所述的半導體結構，更包括：電連接層，位於所述金屬半導體化合物層頂面和所述擴散阻擋層頂面，且所述絕緣層隔離位於相鄰所述半導體通道頂面的相鄰所述電連接層。
如請求項1所述的半導體結構，單一所述閘極沿所述第二方向延伸，且環繞相鄰所述位元線上的相鄰所述半導體通道，單一所述擴散阻擋層僅環繞單一所述金屬半導體化合物層。
如請求項1所述的半導體結構，更包括：金屬矽化物結構，至少位於與所述絕緣層底面正對的所述位元線中，沿位於所述絕緣層兩側的所述半導體通道指向所述絕緣層的方向上，所述金屬矽化物結構的深度逐漸增大。
如請求項1所述的半導體結構，其中所述介質層包括：第一介質層，位於相鄰所述位元線間，且位於相鄰所述位元線上的所述第一區的所述半導體通道間；第二介質層，位於所述第一區的所述半導體通道側壁和所述第一區的所述第一介質層側壁；以及第三介質層，環繞所述第二區和所述第三區的所述半導體通道側壁，所述閘極至少位於所述第一介質層的部分頂面和所述第二介質層的部分頂面，所述擴散阻擋層位於所述第三介質層的頂面。
一種半導體結構的製造方法，其特徵在於，包括：提供基底，所述基底包括間隔排列的位元線和初始半導體通道，所述位元線沿第一方向延伸，所述初始半導體通道位於所述位元線的部分頂面，且在垂直於所述位元線頂面的方向上，所述初始半導體通道包括依次排列的第一區、第二區以及初始第三區；形成介質層，所述介質層位於相鄰所述位元線之間且位於所述初始半導體通道部分側壁；形成閘極，所述閘極環繞所述第二區的所述介質層且沿第二方向延伸，所述第一方向與所述第二方向不同；形成擴散阻擋層，所述擴散阻擋層環繞所述初始半導體通道剩餘側壁，且所述擴散阻擋層與所述閘極間具有間隔；對所述初始半導體通道頂面進行金屬矽化處理，將所述初始第三區的部分所述初始半導體通道轉換為金屬半導體化合物層，剩餘所述初始第三區、所述第二區、所述第三區構成半導體通道；以及形成絕緣層，所述絕緣層位於同一所述位元線上的相鄰所述半導體通道之間。
如請求項8所述的製造方法，其中在形成所述擴散阻擋層之後，在形成所述金屬半導體化合物層之前，還包括：對所述初始半導體通道頂面進行摻雜處理，使所述初始第三區的部分所述初始半導體通道中具有摻雜元素，所述摻雜元素為P型摻雜元素或者N型摻雜元素。
如請求項8所述的製造方法，其中提供基底的步驟包括：提供初始基底，所述初始基底內具有沿所述第一方向延伸的初始第一介質層；以及圖形化所述初始基底和所述初始第一介質層，以形成間隔排列的所述位元線和所述初始半導體通道，以及位於相鄰位元線間的所述初始第一介質層，且所述初始第一介質層頂面不低於所述初始半導體通道頂面，所述初始半導體通道側壁、所述初始第一介質層側壁和所述位元線的部分頂面圍成溝槽，所述溝槽沿所述第二方向延伸，形成所述介質層、所述閘極、所述擴散阻擋層以及所述絕緣層的步驟包括：在相鄰所述位元線之間以及相鄰所述位元線上的所述第一區的所述半導體通道間形成第一介質層；在所述第一區的所述溝槽側壁形成第二介質層；形成第一絕緣層，所述第一絕緣層位於所述溝槽內且隔離相鄰所述第二介質層，所述第一絕緣層頂面不低於所述初始半導體通道頂面；形成第三介質層和第二絕緣層，所述第三介質層位於所述第二區的所述溝槽側壁和所述初始第三區的所述溝槽部分側壁，所述第二絕緣層位於所述第一絕緣層和所述第三介質層之間；以及在所述初始第三區的所述溝槽剩餘側壁形成擴散阻擋層，所述第一介質層、所述第二介質層和所述第三介質層構成所述介質層；所述第一絕緣層和所述第二絕緣層構成所述絕緣層，形成所述第一介質層、所述第二介質層和所述第一絕緣層的步驟包括：在所述溝槽側壁形成初始第二介質層，相鄰所述初始第二介質層間具有第一間隔；在所述第一間隔中形成所述第一絕緣層；以及以所述第一絕緣層為光罩刻蝕所述初始第一介質層和所述初始第二介質層，以形成所述第一介質層和第二介質層，在形成所述第一絕緣層之前，在形成所述初始第二介質層之後，對所述初始第二介質層露出的所述位元線的部分頂面進行金屬矽化處理，以形成金屬矽化物結構，形成所述第三介質層、所述閘極和所述第二絕緣層的步驟包括：在所述第二區和所述初始第三區的所述初始半導體通道側壁形成初始第三介質層，所述初始第三介質層和所述第一絕緣層間具有第二間隔；在所述第二區的所述第二間隔中形成所述閘極；在剩餘所述第二間隔中形成所述第二絕緣層；以及以所述第二絕緣層為光罩刻蝕所述初始第三介質層，以形成所述第三介質層；所述第三介質層、所述第二絕緣層和所述初始半導體通道圍成凹槽，形成填充滿所述凹槽的所述擴散阻擋層。