CN113035776A - 半导体结构及其制备方法 - Google Patents

Abstract

本申请提供一种半导体结构及其制备方法。该制备方法包括提供衬底；在衬底上形成第一材料层及第二材料层，对第一材料层及第二材料层进行热处理，以将第一材料层转化为欧姆接触层，并将第二材料层转化为离子阻挡层。上述半导体结构的制备方法，有利于在降低金属与半导体衬底之间的接触电阻的同时，减少半导体衬底中的掺杂离子扩散到金属中，从而提高器件的可靠性。

Description

半导体结构及其制备方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

半导体器件中，金属与半导体的连接是一个十分关键的技术。一般来说，由于金属与半导体的功函数相差较大，所以它们之间存在电势垒，接触电阻较大，会形成肖特基接触，影响器件性能。

传统技术中，通过引入低功函数的金属硅化物和提高半导体掺杂浓度可以使金属与半导体形成欧姆接触，从而解决接触电阻大的问题。具体的，主要包括以下两种方法：(1)通过钛和氮化钛使金属与半导体形成较好的欧姆接触，然而钛和氮化钛对高掺杂的半导体中的离子的阻挡性能并不好，会影响器件的可靠性；(2)通过非晶钛的氮化钛硅阻挡高掺杂半导体中的离子发生扩散，然而氮化钛硅与半导体的接触电阻较高，同样会影响器件的性能。

发明内容

基于此，有必要针对传统的金属与半导体的连接方式较难兼顾接触电阻降低以及离子阻挡的问题，提供一种改进的半导体结构的制备方法。

一种半导体结构的制备方法，包括：

提供衬底；

在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理，以将所述第一材料层转化为欧姆接触层，并将所述第二材料层转化为离子阻挡层。

在其中一个实施例中，所述在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理，包括：在所述衬底上形成第一材料层；在所述第一材料层上形成第二材料层；对所述第一材料层及所述第二材料层同时进行热处理，以将所述第一材料层转化为欧姆接触层以及将所述第二材料层转化为离子阻挡层。

在其中一个实施例中，所述衬底包括硅衬底，所述在所述衬底上形成第一材料层，包括：通过沉积工艺在所述衬底上形成钛层作为所述第一材料层。

在其中一个实施例中，所述沉积工艺包括物理气相沉积工艺。

在其中一个实施例中，所述钛层的厚度为1nm～5nm。

在其中一个实施例中，所述在所述第一材料层上形成第二材料层，包括：通过沉积工艺在所述第一材料层上形成所述第二材料层，所述第二材料层包括多个交替设置的氮化钛层和氮化硅层。

在其中一个实施例中，所述沉积工艺包括原子层沉积工艺。

在其中一个实施例中，所述对所述第一材料层及所述第二材料层同时进行热处理，以将所述第一材料层转化为欧姆接触层以及将所述第二材料层转化为离子阻挡层，包括：对所述第一材料层及所述第二材料层同时进行热处理，将所述钛层与所述硅衬底反应以形成硅化钛层，以及将所述氮化钛层与所述氮化硅层反应以形成氮化钛硅层。

在其中一个实施例中，所述氮化钛硅层的厚度为1nm～5nm。

在其中一个实施例中，所述在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理，包括：在所述衬底上形成第一材料层；对所述第一材料层进行第一热处理，以将所述第一材料层转化为欧姆接触层；在所述欧姆接触层上形成第二材料层；对所述第二材料层进行第二热处理，以将所述第二材料层转化为离子阻挡层。

在其中一个实施例中，所述衬底包括硅衬底，所述在所述衬底上形成第一材料层，包括：通过沉积工艺在所述硅衬底上形成钛层作为所述第一材料层。

在其中一个实施例中，所述对所述第一材料层进行第一热处理，以将所述第一材料层转化为欧姆接触层，包括：通过所述第一热处理工艺将所述钛层与所述硅衬底反应以形成硅化钛层。

在其中一个实施例中，所述在所述欧姆接触层上形成第二材料层，包括：通过沉积工艺在所述欧姆接触层上形成所述第二材料层，所述第二材料层包括多个交替设置的氮化钛层和氮化硅层。

在其中一个实施例中，对所述第二材料层进行第二热处理，以将所述第二材料层转化为离子阻挡层，包括：通过所述第二热处理工艺将所述氮化钛层与所述氮化硅层反应以形成氮化钛硅层。

在其中一个实施例中，所述在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理之后，还包括：在所述离子阻挡层上形成导电层。

本申请还提供一种半导体结构。

一种半导体结构，包括硅衬底和导电层，所述硅衬底和所述导电层之间依次形成有：

硅化钛层，形成于所述硅衬底上，用于与所述硅衬底形成欧姆接触；

氮化钛硅层，形成于所述硅化钛层上，用于阻挡所述硅衬底中的离子向所述导电层扩散。

在其中一个实施例中，所述氮化钛硅层的厚度为1nm～5nm。

上述半导体结构的制备方法，通过热处理，将第一材料层转化为欧姆接触层，并将第二材料层转化为离子阻挡层，有利于在降低金属与半导体衬底之间的接触电阻的同时，减少半导体衬底中的掺杂离子扩散到金属中，从而提高器件的可靠性。

上述半导体结构，通过在硅衬底和导电层之间形成硅化钛层，有利于使导电层与硅衬底形成欧姆接触，而通过在硅衬底和导电层之间形成氮化钛硅层，有利于减少硅衬底中的离子向导电层扩散，从而提高器件的可靠性。

附图说明

为了更清楚地说明本说明书实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本申请制作的一半导体结构的俯视图；

图2为本申请一实施例方法的步骤流程图；

图3为本申请一实施例方法形成欧姆接触层和离子阻挡层的步骤流程图；

图4中的(a)图至(e)图示出了图1所示实施例的线A-A’截取的形成位线接触插塞的各阶段截面图；

图5为本申请一实施例方法中第二材料层的结构示意图；

图6为本申请另一实施例方法形成欧姆接触层和离子阻挡层的步骤流程图；

图7中的(a)图至(f)图示出了图1所示实施例的线A-A’截取的形成位线接触插塞的各阶段截面图；

图8示出了本申请一实施例的接触电阻性能示意图；

图9示出了本申请一实施例的离子阻挡性能示意图。

元件标号说明：

100、硅衬底，101、浅沟槽隔离结构，110、氧化硅层，120、高掺杂硅层；

200’、第一材料层，200、欧姆接触层；

300’、第二材料层，300、离子阻挡层，400、导电层；

AA、有源区，BL、位线，WL、字线。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。

需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

图1示出了本申请制作的一半导体结构的俯视图。如图1所示，该半导体结构具备凹入式栅极。该半导体结构可用于形成动态随机存储元件(DynamicRandom AccessMemory，DRAM)，且至少包含一个晶体管元件以及至少一个电容结构，以作为DRAM阵列中的最小组成单元并接收来自于位线BL及字线WL的电压信号。

具体的，该半导体结构包含基底100，例如可以包括由硅所构成的半导体衬底。进一步的，基底100内形成有浅沟槽隔离结构101，以于基底100内限定出多个有源区AA(active area，AA)，多个有源区AA可以呈错位阵列排布。具体的，浅沟槽隔离结构101包括氧化硅，每个有源区AA可具有沿第三方向D3延伸的长柱形状，且有源区AA可以彼此平行设置，一个有源区AA的中心可以邻近于其相邻的另一有源区AA的端部分。此外，基底100上还形成有沿第一方向D1延伸的多个位线结构(包含有位线BL)以及沿第二方向D2延伸的多个字线结构(包含有字线WL)，具体来说，位线结构相互平行地形成在基底100上，并横跨各有源区AA及浅沟槽隔离结构101，第一方向D1与第三方向D3相交；字线结构(即栅极)形成在基底100内，并穿越各有源区AA及浅沟槽隔离结构101，第二方向D2与第三方向D3相交且较佳是与第一方向D1垂直。

更具体的，可通过后续工艺在字线结构两侧形成接触插塞，例如可以包括位线接触插塞(bit line contact，BLC)以电连接至各晶体管元件的源极/漏极区域(图未示出)，还可以包括存储节点接触插塞(storage node contact，NC)以电连接电容(图未示出)。

然而，传统技术中，在形成接触插塞的金属与半导体的连接结构时，通常较难兼顾降低接触电阻以及阻挡半导体中的离子扩散，从而容易影响半导体器件的性能。针对上述缺陷，本申请提供了一种改进的半导体结构的制备方法，通过在金属和半导体衬底之间形成欧姆接触层和离子阻挡层，以兼顾接触电阻降低和离子阻挡的效果。

以下通过形成浅沟槽隔离结构101以及字线结构(或称埋入式栅极)后的位线结构的制作来对本发明的制备方法进行说明。

如图2所示，该改进的制备方法包括以下步骤：

S100、提供衬底。

如图4的(a)图和图7的(a)图所示，衬底可以包括基底100，以及通过外延生长工艺层叠形成在基底100上的氧化硅层110和高掺杂的多晶硅层120(poly)。具体的，基底100可以包括单晶硅基底、绝缘体上硅(SOI)基底、绝缘体上层叠硅(SSOI)基底、绝缘体上层叠锗化硅(S-SiGeOI)基底、绝缘体上锗化硅(SiGeOI)基底或绝缘体上锗(GeOI)基底等。在本申请所述的各实施例中，基底100包括单晶硅基底。

S200、在衬底上形成第一材料层及第二材料层，对第一材料层及第二材料层进行热处理，以将第一材料层转化为欧姆接触层，并将第二材料层转化为离子阻挡层。

如图4和图7所示，通过热处理工艺可使第一材料层200’转化为欧姆接触层200，并使第二材料层300’转化为离子阻挡层300，从而有利于在降低金属与半导体衬底之间的接触电阻的同时，减少半导体衬底中的掺杂离子扩散到金属中，进而提高器件的可靠性。

具体的，在一实施例中，如图3和图4所示，步骤S200可以包括步骤：

S210、在衬底上形成第一材料层。

具体的，如图4的(b)图所示，可通过沉积工艺在衬底上形成第一材料层200’，其中沉积工艺可以是物理气相沉积工艺。

S220、在第一材料层上形成第二材料层。

具体的，如图4的(c)图所示，可通过沉积工艺在第一材料层200’上形成第二材料层300’，其中沉积工艺可以是原子层沉积工艺。

S230、对第一材料层及第二材料层同时进行热处理，以将第一材料层转化为欧姆接触层以及将第二材料层转化为离子阻挡层。

具体的，如图4的(d)图所示，最少通过一次热处理工艺即可使第一材料层200’与衬底中的硅反应形成欧姆接触层200，同时使第二材料层300’转化为离子阻挡层300。如此，既有利于降低金属与半导体之间的接触电阻，还可以阻挡半导体中的离子向金属扩散，提升器件性能的可靠性，并且也能简化金属与半导体连接结构的制备工艺，降低器件的制备成本。

进一步的，步骤S210中，可通过沉积工艺在衬底上形成钛层作为第一材料层200’。从而，通过步骤S230中的热处理工艺可使钛层与衬底中的硅反应形成硅化钛(TiSix)层作为欧姆接触层200。更进一步的，沉积的钛层厚度可以是1nm～5nm，例如可以是1nm、2nm、3nm、4nm或5nm，如此有助于在实现降低接触电阻以及降低位线结构的高度的之间取得平衡。若钛层的厚度低于1nm，则形成的欧姆接触层过薄，降低接触电阻的效果并不佳；若钛层的厚度大于5nm，则沉积的钛层过厚，既不利于降低位线结构的高度，也会造成一定的材料浪费。

进一步的，步骤S220中，可通过沉积工艺在第一材料层200’上形成第二材料层300’，第二材料层300’包括多个交替设置的氮化钛层和氮化硅层。具体的，如图5所示，可先在第一材料层200’上形成氮化钛层，再在氮化钛层上形成氮化硅层，如此多个循环后，即可在第一材料层200’上形成多个交替设置的氮化钛层和氮化硅层。接着，通过步骤S230中的热处理工艺便可使该第二材料层300’形成非晶态的氮化钛硅层(TiSiN)作为离子阻挡层300。传统的离子阻挡层的材料通常选用氮化钛(TiN)或氮化钨(WN)或氮化钽(TaN)，然而由于这些材料的晶粒间存在晶界，使得阻挡效果不佳，高掺杂硅层中的硼离子或磷离子容易发生扩散，进而影响器件的电性性能。而本申请形成的氮化钛硅层由于是非晶态，从而可以有效阻挡高掺杂硅层中的离子扩散到金属中，进而提高器件性能。

进一步的，步骤S230中形成的氮化钛硅层的厚度为1nm～5nm，例如可以是1nm、2nm、3nm、4nm或5nm。通过上述设置，有助于在实现较佳的离子阻挡与降低位线结构的高度之间取得平衡。而当氮化钛硅层的厚度低于1nm时，离子阻挡效果下降；而当氮化钛硅层的厚度高于5nm时，既不利于降低位线结构的高度，也会造成一定的材料浪费。

在一实施例中，如图6和图7所示，步骤S200可以包括步骤：

S210’、在衬底上形成第一材料层。

S220’、对第一材料层进行第一热处理，以将第一材料层转化为欧姆接触层。

具体的，如图7的(b)图和(c)图所示，可通过沉积工艺在衬底上形成第一材料层200’，再通过第一热处理工艺即可使第一材料层200’与衬底中的硅反应，形成欧姆接触层200。进一步的，可通过物理气相沉积工艺在衬底上形成钛层作为第一材料层200’，其中钛层的厚度可以是1nm～5nm，从而形成的欧姆接触层200为硅化钛层(TiSix)。

S230’、在欧姆接触层上形成第二材料层。

S240’、对第二材料层进行第二热处理，以将第二材料层转化为离子阻挡层。

具体的，如图7的(d)图和(e)图所示，可通过沉积工艺在欧姆接触层200上形成第二材料层300’，再通过第二热处理工艺可使第二材料层300’转化为离子阻挡层300。进一步的，第二材料层300’可包括多个交替设置的氮化钛层和氮化硅层，具体的，可先通过原子层沉积工艺在欧姆接触层200上形成氮化钛层，再在氮化钛层上形成氮化硅层，如此多个循环后，即可在欧姆接触层200上形成多个交替设置的氮化钛层和氮化硅层作为第二材料层300’，进而再通过第二热处理工艺便可使多个交替设置的氮化钛层和氮化硅层形成非晶态的氮化钛硅层(TiSiN)作为离子阻挡层300，氮化钛硅层的厚度可以是1nm～5nm。其中，第二热处理工艺与第一热处理工艺不同，具体可体现为制程温度以及退火时间的不同，即至少需进行两次热处理才能完成欧姆接触层200和离子阻挡层300的制备。

图8和图9分别示出了本申请制作的位线接触插塞结构的接触电阻性能示意图和离子阻挡性能示意图。如图8所示，利用钛层形成硅化钛层以及利用多个交替设置的氮化钛层和氮化硅层形成非晶态的氮化钛硅层的金属-半导体连接结构可明显降低接触电阻，进而具备优异的电流-电压特性；另外如图9所示，上述金属-半导体连接结构还可明显的减少半导体中的离子扩散到金属中，具备较佳的离子阻挡性能，从而有利于提高器件的性能。

在一实施例中，在步骤S200之后，还包括步骤：

S300、在离子阻挡层上形成导电层。

具体的，如图4的(e)图和图7的(f)图所示，离子阻挡层300上还形成有导电层400作为位线BL用以传输电信号。进一步的，导电层400的材质可以是金属钨、铝、铜、镍、钴等。在导电层400上还可以形成绝缘层以对位线形成绝缘保护，绝缘层的材质可以是氮化硅。

需要指出的是，本申请的半导体结构的制备方法不仅可应用于上述位线结构的制作，还可应用于其他金属与半导体的连接结构中，本申请对此不做限制。

本申请还提供一种半导体结构。请参考图4的(e)图或图7的(f)图，该半导体结构包括硅衬底和导电层400，硅衬底和导电层400之间依次形成有：硅化钛层(TiSix)200，形成于硅衬底上，用于与硅衬底形成欧姆接触；氮化钛硅层(TiSiN)300，形成于硅化钛层200上，用于阻挡硅衬底中的离子向导电层扩散。

上述半导体结构，通过在硅衬底和导电层400之间形成硅化钛层200，有利于使导电层400与硅衬底形成欧姆接触，降低接触电阻，而通过在硅衬底和导电层400之间形成氮化钛硅层300，有利于减少硅衬底中的离子向导电层400扩散，从而提高器件的可靠性。

在一实施例中，继续参考图4的(e)图或图7的(f)图，硅衬底可以包括基底100，以及通过外延生长工艺层叠形成在基底100上的氧化硅层110和高掺杂的多晶硅层120(poly)。具体的，基底100可以包括单晶硅基底、绝缘体上硅(SOI)基底、绝缘体上层叠硅(SSOI)基底、绝缘体上层叠锗化硅(S-SiGeOI)基底、绝缘体上锗化硅(SiGeOI)基底或绝缘体上锗(GeOI)基底等。在本申请所述的各实施例中，基底100包括单晶硅基底。

在一实施例中，如图4的(c)图-(d)图或图7的(b)图-(c)图所示，硅化钛层200可通过钛层200’与硅衬底进行热处理得到。其中，钛层200’可通过物理气相沉积工艺进行沉积，厚度可控制在1nm～5nm，例如可以是1nm、2nm、3nm、4nm或5nm，如此有助于在实现降低接触电阻以及降低位线结构的高度的之间取得平衡。若钛层200’的厚度低于1nm，则形成的欧姆接触层过薄，降低接触电阻的效果并不佳；若钛层200’的厚度大于5nm，则沉积的钛层过厚，既不利于降低位线结构的高度，也会造成一定的材料浪费。

进一步的，氮化钛硅层300可通过多个交替设置的氮化钛层和氮化硅层进行热处理得到。具体的，如图5所示，可通过原子层沉积工艺钛层200’或硅化钛层200上形成氮化钛层，再在氮化钛层上形成氮化硅层，再在氮化硅层上形成氮化钛层，如此多个循环后，即可形成多个交替设置的氮化钛层和氮化硅层。接着，通过热处理工艺便可使该多层结构形成非晶态的氮化钛硅层300。进一步的，氮化钛硅层的厚度可以是1nm～5nm，例如可以是1nm、2nm、3nm、4nm或5nm。通过上述设置，有助于在实现较佳的离子阻挡与降低位线结构的高度之间取得平衡。而当氮化钛硅层的厚度低于1nm时，离子阻挡效果下降；而当氮化钛硅层的厚度高于5nm时，既不利于降低位线结构的高度，也会造成一定的材料浪费。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构的制备方法，其特征在于，包括：

提供衬底；

在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理，以将所述第一材料层转化为欧姆接触层，并将所述第二材料层转化为离子阻挡层。

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理，包括：

在所述衬底上形成第一材料层；

在所述第一材料层上形成第二材料层；

对所述第一材料层及所述第二材料层同时进行热处理，以将所述第一材料层转化为欧姆接触层以及将所述第二材料层转化为离子阻挡层。

3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述衬底包括硅衬底，所述在所述衬底上形成第一材料层，包括：

通过沉积工艺在所述衬底上形成钛层作为所述第一材料层。

4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述沉积工艺包括物理气相沉积工艺。

5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述钛层的厚度为1nm～5nm。

6.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述在所述第一材料层上形成第二材料层，包括：

通过沉积工艺在所述第一材料层上形成所述第二材料层，所述第二材料层包括多个交替设置的氮化钛层和氮化硅层。

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述沉积工艺包括原子层沉积工艺。

8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述对所述第一材料层及所述第二材料层同时进行热处理，以将所述第一材料层转化为欧姆接触层以及将所述第二材料层转化为离子阻挡层，包括：

对所述第一材料层及所述第二材料层同时进行热处理，将所述钛层与所述硅衬底反应以形成硅化钛层，以及将所述氮化钛层与所述氮化硅层反应以形成氮化钛硅层。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述氮化钛硅层的厚度为1nm～5nm。

10.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理，包括：

在所述衬底上形成第一材料层；

对所述第一材料层进行第一热处理，以将所述第一材料层转化为欧姆接触层；

在所述欧姆接触层上形成第二材料层；

对所述第二材料层进行第二热处理，以将所述第二材料层转化为离子阻挡层。

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述衬底包括硅衬底，所述在所述衬底上形成第一材料层，包括：

通过沉积工艺在所述硅衬底上形成钛层作为所述第一材料层。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述对所述第一材料层进行第一热处理，以将所述第一材料层转化为欧姆接触层，包括：

通过所述第一热处理工艺将所述钛层与所述硅衬底反应以形成硅化钛层。

13.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述在所述欧姆接触层上形成第二材料层，包括：

通过沉积工艺在所述欧姆接触层上形成所述第二材料层，所述第二材料层包括多个交替设置的氮化钛层和氮化硅层。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，对所述第二材料层进行第二热处理，以将所述第二材料层转化为离子阻挡层，包括：

通过所述第二热处理工艺将所述氮化钛层与所述氮化硅层反应以形成氮化钛硅层。

15.根据权利要求1至14中任一项所述的半导体结构的制备方法，其特征在于，所述在所述衬底上形成第一材料层及第二材料层，对所述第一材料层及所述第二材料层进行热处理之后，还包括：

在所述离子阻挡层上形成导电层。

16.一种半导体结构，其特征在于，包括硅衬底和导电层，所述硅衬底和所述导电层之间依次形成有：

硅化钛层，形成于所述硅衬底上，用于与所述硅衬底形成欧姆接触；

氮化钛硅层，形成于所述硅化钛层上，用于阻挡所述硅衬底中的离子向所述导电层扩散。

17.根据权利要求16所述的半导体结构，其特征在于，所述氮化钛硅层的厚度为1nm～5nm。

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