TWI806672B - 半導體結構及其製作方法 - Google Patents

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Abstract

本發明實施例提供一種半導體結構及其製作方法，其中，半導體結構包括：基底；位元線，位於基底上，且位元線的材料包括金屬半導體化合物；半導體通道，包括依次排列的第一摻雜區、通道區以及第二摻雜區，第一摻雜區與位元線相接觸；第一介電層，覆蓋第一摻雜區側壁表面，且同條位元線上相鄰第一摻雜區側壁的第一介電層之間具有第一間隔；絕緣層，覆蓋通道區側壁表面；字線，覆蓋絕緣層遠離通道區的側壁表面，且相鄰字線之間具有第二間隔；第二介電層，覆蓋第二摻雜區側壁表面，且位於相鄰第二摻雜區側壁的第二介電層之間具有第三間隔；第三介電層，位於第一間隔、第二間隔和第三間隔中。本發明實施例有利於降低位元線的電阻，以提高半導體結構的電學性能。

Description

半導體結構及其製作方法
本發明實施例涉及半導體領域，特別涉及一種半導體結構及其製作方法。
隨著動態記憶體的集成密度朝著更高的方向發展，在對動態記憶體陣列結構中電晶體的排列方式以及如何縮小動態記憶體陣列結構中單個功能器件的尺寸進行研究的同時，也需要提高小尺寸的功能器件的電學性能。
利用垂直的全環繞閘極(GAA，Gate-All-Around)電晶體結構作為動態記憶體存取電晶體(access transistor)時，其占據的面積可以達到4F2(F：在給定工藝條件下可獲得的最小圖案尺寸)，原則上可以實現更高的密度效率，但是在部分尺寸下，埋藏於電晶體底部的位元線因主要成分為矽導致電阻較大。
本發明實施例解决的技術問題為提供一種半導體結構及其製作方法，有利於降低位元線的電阻，以提高半導體結構的電學性能。
為解决上述問題，本發明實施例提供一種半導體結構，包括：基底；位元線，位於所述基底上，且所述位元線的材料包括金屬半導體化合物；半導體通道，位於所述位元線表面，在沿所述基底指向所述位元線的方向上，所述半導體通道包括依次排列的第一摻雜區、通道區以及第二摻雜區，所述第一摻雜區與所述位元線相接觸；所述基底、所述位元線和所述半導體通道具有相同的半導體元素；第一介電層，覆蓋所述第一摻雜區側壁表面，且同條所述位元線上相鄰所述第一摻雜區側壁的所述第一介電層之間具有第一間隔；絕緣層，覆蓋所述通道區側壁表面；字線，覆蓋所述絕緣層遠離所述通道區的側壁表面，且相鄰所述字線之間具有第二間隔；第二介電層，覆蓋所述第二摻雜區側壁表面，且位於相鄰所述第二摻雜區側壁的所述第二介電層之間具有第三間隔；第三介電層，位於所述第一間隔、所述第二間隔和所述第三間隔中。
在一些實施例中，所述半導體結構還包括：金屬接觸層，位於所述第二摻雜區遠離所述基底的頂面，且所述金屬半導體化合物和所述金屬接觸層中具有相同的金屬元素。
在一些實施例中，所述金屬接觸層在所述基底上的正投影覆蓋所述第二摻雜區在所述基底上的正投影。
在一些實施例中，所述半導體結構還包括：過渡層，位於所述第二摻雜區和所述金屬接觸層之間，且所述金屬接觸層包裹所述過渡層，所述過渡層和所述第二摻雜區摻雜有相同類型的摻雜離子，且所述摻雜離子在所述過渡層中的摻雜濃度大於在所述第二摻雜區中的摻雜濃度，所述摻雜離子為N型離子或P型離子中的一者。
在一些實施例中，所述第一摻雜區、所述通道區和所述第二摻雜區摻雜有相同類型的摻雜離子，且所述摻雜離子在所述第一摻雜區中的摻雜濃度與在所述通道區和所述第二摻雜區中的摻雜濃度一致，所述摻雜離子為N型離子或P型離子中的一者。
在一些實施例中，所述通道區在所述基底上的正投影小於所述第二摻雜區在所述基底上的正投影，且小於所述第一摻雜區在所述基底上的正投影。
在一些實施例中，所述絕緣層和所述第二介電層為同一膜層結構。
在一些實施例中，所述絕緣層的外圍在所述基底上的正投影小於所述第二介電層的外圍在所述基底上的正投影。
在一些實施例中，所述第一介電層包括第四介電層和第五介電層，所述第四介電層位於相鄰所述位元線的間隔中，且位於相鄰所述位元線上的相鄰所述第一摻雜區的間隔中；所述第五介電層位於同條所述位元線上相鄰所述第一摻雜區的側壁，且位於所述第四介電層的側壁。
在一些實施例中，位於所述第二間隔中的所述第三介電層中具有空隙。
相應地，本發明實施例還提供一種半導體結構的製作方法，包括：提供基底；在所述基底上形成初始位元線，以及在所述初始位元線遠離所述基底的表面形成半導體通道，在沿所述基底指向所述初始位元線的方向上，所述半導體通道包括依次排列的第一摻雜區、通道區以及第二摻雜區；形成覆蓋所述第一摻雜區側壁表面的第一介電層，且同條所述初始位元線上相鄰所述第一摻雜區側壁的所述第一介電層之間具有第一間隔；形成覆蓋所述通道區側壁表面的絕緣層；形成覆蓋所述絕緣層遠離所述通道區的側壁表面的字線，且相鄰所述字線之間具有第二間隔；形成覆蓋所述第二摻雜區側壁表面的第二介電層，且位於相鄰所述第二摻雜區側壁的所述第二介電層之間具有第三間隔，所述第一間隔、所述第二間隔和所述第三間隔相連通並暴露出部分所述 初始位元線；對暴露出的所述初始位元線進行金屬化處理，以形成位元線，所述位元線的材料包括金屬半導體化合物。
在一些實施例中，在形成所述字線之後，在形成所述第二介電層之前，所述方法還包括：採用外延生長工藝，在所述第二摻雜區遠離所述基底的頂面形成初始過渡層，所述初始過渡層和所述第二摻雜區摻雜有相同類型的摻雜離子，所述摻雜離子在所述初始過渡層中的摻雜濃度大於在所述第二摻雜區中的摻雜濃度，所述摻雜離子為N型離子或P型離子中的一者，且所述初始過渡層在所述基底上的正投影覆蓋所述第二摻雜區在所述基底上的正投影。
在一些實施例中，在對所述初始位元線進行所述金屬化處理的步驟中，還包括：對所述初始過渡層進行金屬化處理。
在一些實施例中，形成所述第一介電層的步驟包括：形成初始第一介電層，所述初始第一介電層環繞所述半導體通道側壁，且位於同條所述初始位元線上相鄰所述半導體通道側壁的所述初始第一介電層之間具有第四間隔；形成第一隔離層，所述第一隔離層填充滿所述第四間隔，且所述第一隔離層的材料和所述初始第一介電層的材料不同；蝕刻部分所述初始第一介電層至露出所述第二摻雜區側壁；形成第二隔離層，所述第二隔離層環繞所述第二摻雜區側壁和位於所述第一隔離層側壁，位於所述第二摻雜區側壁的所述第二隔離層和位於所述第一隔離層側壁的所述第二隔離層共同圍成通孔，所述通孔底部露出所述初始第一介電層，且所述第二隔離層的材料和所述初始第一介電層的材料不同；去除所述通孔露出的位於所述通道區側壁的所述初始第一介電層，剩餘所述初始第一介電層作為所述第一介電層。
在一些實施例中，形成所述絕緣層的步驟包括：對露出的所述通道區側壁進行熱氧化處理，以形成所述絕緣層，且所述絕緣層覆蓋剩餘所述通道區的側壁表面，所述絕緣層和所述第一隔離層之間具有第五間隔。
在一些實施例中，形成所述字線的步驟包括：形成初始字線，所述初始字線填充滿所述第五間隔和所述通孔，且所述初始字線還位於相鄰所述初始位元線上的所述通道區側壁的所述絕緣層之間；去除位於所述通孔中的所述初始字線，剩餘所述初始字線作為所述字線。
在一些實施例中，形成所述第一介電層的步驟包括：形成初始第一介電層，所述初始第一介電層環繞所述半導體通道側壁，且位於同條所述初始位元線上相鄰所述半導體通道側壁的所述初始第一介電層之間具有第四間隔；形成第一隔離層，所述第一隔離層填充滿所述第四間隔，且所述第一隔離層的材料和所 述初始第一介電層的材料不同；蝕刻部分所述初始第一介電層至露出所述第二摻雜區側壁和所述通道區側壁，剩餘所述初始第一介電層作為所述第一介電層。
在一些實施例中，形成所述絕緣層和所述第二介電層的步驟包括：形成覆蓋所述第二摻雜區側壁和所述通道區側壁的保護層，且所述保護層和所述第一隔離層之間具有第六間隔，所述通道區側壁的所述保護層為所述絕緣層，覆蓋所述第二摻雜區側壁的所述保護層為所述第二介電層。
在一些實施例中，形成所述字線的步驟包括：形成初始字線，所述初始字線填充滿所述第六間隔，且所述初始字線還位於相鄰所述初始位元線上的所述半導體通道部分側壁的所述保護層之間；去除部分所述初始字線，剩餘所述初始字線作為所述字線，所述字線僅環繞位於所述通道區側壁的所述絕緣層側壁。
與相關技術相比，本發明實施例提供的技術方案具有以下優點：
上述技術方案中，基底上具有垂直的GAA電晶體，且位元線位於基底與GAA電晶體之間，因而可以構成3D堆疊的半導體結構，有利於提高半導體結構的集成密度。此外，由於位元線的材料包括金屬半導體化合物，有利於降低位元線的電阻，以提高半導體結構的電學性能。
10:初始半導體層
11:基底
100:基板
102:第一掩膜層
103:第五介電膜
104:位元線
105:半導體通道
106:絕緣層
107:字線
108:金屬接觸層
109:空隙
110:基板
112:第二掩膜層
113:第一介電層
113a:初始第一介電層
114:金屬半導體化合物
116:保護層
118:過渡層
120:緩衝層
123:第二介電層
124:初始位元線
128:初始過渡層
130:阻擋層
133:第三介電層
143:第四介電層
153:第五介電層
163:第一隔離層
173:第二隔離層
183:第三隔離層
AA1:第一截面方向
BB1:第二截面方向
CC1:第三截面方向
I:第一摻雜區
II:通道區
III:第二摻雜區
L:長度
W:寬度
X,Y,Z:方向
a:第一溝槽
b:第一開口
c:第二開口
d:第二溝槽
e:第四間隔
f:通孔
g:第二間隙
h:洞穴結構
i:第五間隔
k:第六間隔
m:第一間隔
n:第二間隔
o:第三間隔
一個或多個實施例透過與之對應的附圖中的圖片進行示例性說明，除非有特別申明，附圖中的圖不構成比例限制。
圖1至35為本發明實施例提供的半導體結構的形成方法中各步驟對應的結構示意圖。
由背景技術可知，目前需要在提高半導體結構的集成密度的同時，需要提高半導體結構中小尺寸的功能器件的電學性能。
為解决上述問題，本發明實施提供一種半導體結構及其製作方法，半導體結構中，基底上具有垂直的GAA電晶體，且位元線位於基底與GAA電晶體之間，因而可以構成3D堆疊的半導體結構，有利於提高半導體結構的集成密度。此外，由於位元線的材料包括金屬半導體化合物，有利於降低位元線的電阻，以提高半導體結構的電學性能。
為使本發明實施例的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的各實施例進行詳細的闡述。然而，所屬技術領域中具有通常知識者可以理解，在本發明各實施例中，為了使讀者更好地理解本申請而提出了許多技術細節。但是，即 使沒有這些技術細節和基於以下各實施例的種種變化和修改，也可以實現本申請所要求保護的技術方案。
本發明一實施例提供一種半導體結構，以下將結合附圖對本發明一實施例提供的半導體結構進行詳細說明。圖1至圖5為本發明一實施例提供的半導體結構對應的結構示意圖。其中，圖1為本發明一實施例提供的半導體結構的一種結構示意圖，圖2為圖1所示結構沿第一截面方向AA1的一種剖面示意圖，圖3為圖1所示結構沿第一截面方向AA1的又一種剖面示意圖，圖4為圖1所示結構沿第二截面方向BB1的剖面示意圖，圖5為本發明一實施例提供的半導體結構的又一種結構示意圖。
結合參考圖1至圖5，半導體結構包括：基底11；位元線104，位於基底11上，且位元線104的材料包括金屬半導體化合物；半導體通道105，位於位元線104表面，在沿基底11指向位元線104的方向Z上，半導體通道105包括依次排列的第一摻雜區I、通道區II以及第二摻雜區III，第一摻雜區I與位元線104相接觸；第一介電層113，覆蓋第一摻雜區I側壁表面，且同條位元線104上相鄰第一摻雜區I側壁的第一介電層113之間具有第一間隔m；絕緣層106，覆蓋通道區II側壁表面；字線107，覆蓋絕緣層106遠離通道區II的側壁表面，且相鄰字線107之間具有第二間隔n；第二介電層123，覆蓋第二摻雜區III側壁表面，且位於相鄰第二摻雜區III側壁的第二介電層123之間具有第三間隔o；第三介電層133，位於第一間隔m、第二間隔n和第三間隔o中。
由於半導體結構包括垂直的GAA電晶體，且位元線104位於基底11與GAA電晶體之間，因而能够構成3D堆疊的存儲器件，有利於提高半導體結構的集成密度。
以下將結合圖1至圖5對半導體結構進行更為詳細的說明。
本實施例中，基底11的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。此外，基底11內摻雜有第一類型離子。
進一步地，基底11、位元線104和半導體通道105具有相同的半導體元素，則半導體通道105與位元線104可以利用同一膜層結構形成，該膜層結構由半導體元素構成，使得半導體通道105與位元線104為一體結構，從而改善半導體通道105與位元線104之間的界面態缺陷，改善半導體結構的性能。
其中，半導體元素可以包括矽、碳、鍺、砷、鎵、銦中的至少一種。在一個例子中，位元線104與半導體通道105均 包括矽元素。在其他例子中，位元線與半導體通道可以均包括鍺元素，或者，位元線與半導體通道均包括矽元素和鍺元素，或者，位元線與半導體通道均包括矽元素和碳元素，或者，位元線與半導體通道均包括砷元素和鎵元素，或者，位元線與半導體通道均包括鎵元素和銦元素。
具體地，位元線104的材料包括金屬半導體化合物114，金屬半導體化合物114相較於未金屬化的半導體材料而言，具有相對較小的電阻率，因此，相較於半導體通道105而言，位元線104的電阻率更小，從而有利於降低位元線104的電阻，且降低位元線104與第一摻雜區I之間的接觸電阻，進一步改善半導體結構的電學性能。此外，位元線104的電阻率還小於基底11的電阻率。
在一些例子中，位於第一摻雜區I正下方的位元線104的區域的材料為半導體材料，且未被第一摻雜區I覆蓋的位元線104的部分區域的材料為金屬半導體化合物。可以理解的是，隨著器件尺寸的不斷縮小或者製造工藝參數的調整，位於第一摻雜區I正下方的位元線104的部分區域的材料為半導體材料，位於第一摻雜區I正下方的位元線104的其餘區域的材料也可以為金屬半導體化合物，此處的“其餘區域”的位置位於“部分區域”的外圍。
具體地，在一個例子中，參考圖2，同條位元線104中的多個金屬半導體化合物114之間相互間隔；在又一個例子中，參考圖3，同條位元線104中的多個金屬半導體化合物114之間相互連通，需要說明的是，圖3僅示例出來了相鄰金屬半導體化合物114之間邊緣處剛好相互接觸以連通的情况，實際情况中，相鄰金屬半導體化合物114之間相互接觸的區域可以更大，本實施例對相鄰金屬半導體化合物114之間相互接觸的區域的大小不做限制。
在其他例子中，整個位元線的材料可以均為金屬半導體化合物。
以半導體元素為矽為例，金屬半導體化合物114包括矽化鈷、矽化鎳、矽化鉬、矽化鈦、矽化鎢、矽化鉭或者矽化鉑中的至少一種。
本實施例中，在基底11上可以形成多個間隔排列的位元線104，以及每一位元線104可與至少一個第一摻雜區I相接觸，圖1至圖4中以4個相互間隔的位元線104，以及每一位元線104與4個第一摻雜區I相接觸作為示例，可根據實際電學需求，合理設置位元線104的數量以及與每一位元線104相接觸的第一摻雜區I的數量。
其中，位元線104中摻雜有第二類型離子，基底11中摻雜有第一類型離子，第二類型離子與第一類型離子不同，且第一類型離子與第二類型離子均為N型離子或P型離子中的一者。如此，位元線104與基底11構成PN接面，該PN接面有利於防止位元線104漏電，進一步改善半導體結構的電學性能。需要說明的是，在其他實施例中，基底11也可以不摻雜第一類型離子。
具體地，N型離子為砷離子、磷離子或者銻離子中的至少一種；P型離子為硼離子、銦離子或者鎵離子中的至少一種
進一步地，半導體通道105中第一摻雜區I、通道區II和第二摻雜區III摻雜有相同類型的摻雜離子，即第二類型離子，且摻雜離子在第一摻雜區I中的摻雜濃度與在通道區II和第二摻雜區III中的摻雜濃度一致。
因而，半導體通道105構成的器件為無結電晶體(Junctionless Transistor)，即第一摻雜區I、通道區II和第二摻雜區III中的摻雜離子的類型相同，例如摻雜離子均為N型離子，進一步地，第一摻雜區I、通道區II和第二摻雜區III中的摻雜離子可以相同。其中，此處的“無結”指的是無PN接面，即半導體通道105構成的電晶體中沒有PN接面，即第一摻雜區I、通道區II和第二摻雜區III中的摻雜離子的摻雜濃度相同，這樣的好處包括：一方面，無需對第一摻雜區I和第二摻雜區III進行額外的摻雜，從而避免了對第一摻雜區I和第二摻雜區III的摻雜工藝難以控制的問題，尤其是隨著電晶體尺寸進一步縮小，若額外對第一摻雜區I和第二摻雜區III進行摻雜，摻雜濃度更加難以控制；另一方面，由於器件為無結電晶體，有利於避免採用超陡峭源漏濃度梯度摻雜工藝，在奈米尺度範圍內製作超陡峭PN接面的現象，因而可以避免摻雜突變所產生的閾值電壓漂移和漏電流增加等問題，還有利於抑制短通道效應，在幾奈米的尺度範圍內仍然可以工作，因而有助於進一步提高半導體結構的集成密度和電學性能。可以理解的是，此處額外的摻雜指的是，為了讓第一摻雜區I和第二摻雜區III的摻雜離子類型與通道區II的摻雜離子類型不同而進行的摻雜。
在一些例子中，第二類型離子在半導體通道105內的摻雜濃度為1×1019 atom/cm3~1×1020 atom/cm3，且在沿基底11指向位元線104的方向Z上，半導體通道105的高度為100nm~150nm，第一摻雜區I、通道區II和第二摻雜區III的高度均為30nm~50nm。
本實施例中，通道區II在基底11上的正投影小於第二摻雜區III在基底11上的正投影，且小於第一摻雜區I在基底 11上的正投影，在垂直於位元線104指向半導體通道105的方向Z的截面中，有利於形成截面面積更加小的通道區II，有利於提高後續形成的字線對通道區II的控制能力，從而更容易控制GAA電晶體的導通或者關斷。在其他實施例中，第一摻雜區、通道區以及第二摻雜區在基底上的正投影可以相等；或者，通道區和第二摻雜區在基底上的正投影均小於第一摻雜區在基底上的正投影。
在一些例子中，在垂直於方向Z的截面中，通道區II的寬度W和通道區II的長度L均不高於10nm，有利於保證後續形成的字線對通道區II有良好的控制能力。
具體地，第一介電層113可以包括第四介電層143和第五介電層153，第四介電層143位於相鄰位元線104的間隔中，且位於相鄰位元線104上的相鄰第一摻雜區I的間隔中；第五介電層153位於同條位元線104上相鄰第一摻雜區I的側壁，且位於第四介電層143的側壁。第一介電層113用於實現相鄰半導體通道105和相鄰位元線104之間的電絕緣。
在一些例子中，第四介電層143的材料和第五介電層153的材料相同，進一步地，第四介電層143的材料和第五介電層153的材料可以均為氧化矽。在其他實施例中，第四介電層的材料和第五介電層的材料也可以不同，只需滿足第四介電層的材料和第五介電層的材料為絕緣效果良好的材料。
本實施例中，絕緣層106的外圍在基底11上的正投影小於第二介電層123的外圍在基底11上的正投影，即參考圖2和圖4，絕緣層106遠離半導體通道105的外壁相較於第二介電層123遠離半導體通道105外壁，更靠近半導體通道105。此外，絕緣層106遠離半導體通道105的外壁相較於第一介電層113遠離半導體通道105外壁，也更靠近半導體通道105。其中，絕緣層106的材料為氧化矽。
在其他實施例中，絕緣層和第二介電層可以為同一膜層結構，即絕緣層和第二介電層可以透過同一工藝步驟形成。其中，絕緣層的材料和第二介電層的材料包括氧化矽或者氮化矽中的至少一種。
具體地，第一間隔m、第二間隔n和第三間隔o之間相連通。
在一些例子中，參考圖2至圖4，第一間隔m和第二間隔n在基底11上的正投影重合，第三介電層133填充滿第一間隔m、第二間隔n和第三間隔o，且第三介電層133遠離基底11的頂面高於第二摻雜區III遠離基底11的頂面。
在又一些例子中，參考圖5，位於第二間隔n中的第 三介電層133中具有空隙109，即相鄰字線107之間除了具有第三介電層133，還具有空隙109，有利於降低相鄰字線107之間產生的電容，以提高半導體結構的電學特性。在其他例子這，空隙不僅可以存在於位於第二間隔n中的第三介電層中，還可以存在於位於第一間隔m中的第三介電層中，或者存在於位於第三間隔o中的第三介電層中。
半導體結構還可以包括：金屬接觸層108，位於第二摻雜區III遠離基底11的頂面，且金屬半導體化合物114和金屬接觸層108中具有相同的金屬元素。其中，金屬元素包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。
由於金屬接觸層108中具有金屬元素，後續在金屬接觸層108上形成電容結構的下電極時，金屬接觸層108與下電極構成歐姆接觸，避免下電極與半導體材料直接接觸而形成肖特基勢壘接觸，歐姆接觸有利於降低第二摻雜區III與下電極之間的接觸電阻，從而降低半導體結構工作時的能耗，且改善RC延遲效應，以提高半導體結構的電學性能。此外，從製作工藝的角度而言，金屬接觸層108和金屬半導體化合物114中具有相同的金屬元素，有利於在一個工藝步驟中，形成金屬接觸層108和在位元線104中形成金屬半導體化合物114。
進一步地，金屬接觸層108在基底11上的正投影覆蓋第二摻雜區III在基底11上的正投影，有利於增大金屬接觸層108與下電極之間的接觸面積，從而降低金屬接觸層108與下電極之間的接觸電阻，以提高半導體結構的電學性能。
半導體結構還可以包括：過渡層118，位於第二摻雜區III和金屬接觸層108之間，且過渡層118位於第二摻雜區III的部分頂面，金屬接觸層108包裹過渡層118的其餘表面，過渡層118和第二摻雜區III摻雜有相同類型的摻雜離子，且摻雜離子在過渡層118中的摻雜濃度大於在第二摻雜區III中的摻雜濃度，則過渡層118的電阻小於第二摻雜區III的電阻，有利於進一步降低第二摻雜區III與下電極之間的傳輸電阻。
在其他實施例中，半導體結構也可不包括過渡層，第二摻雜區頂面僅具有金屬接觸層。
半導體結構還可以包括：電容結構(圖中未示出)，電容結構位於金屬接觸層108和第三介電層133共同構成的表面。
綜上所述，基底11上具有垂直的GAA電晶體，且位元線104位於基底11與GAA電晶體之間，因而可以構成3D堆疊的半導體結構，有利於提高半導體結構的集成密度。同時，位元線104的材料包括金屬半導體化合物114，有利於降低位元 線104的電阻，以降低位元線104與第一摻雜區I之間的接觸電阻，進一步改善半導體結構的電學性能。此外，半導體通道105構成的器件為無結電晶體，有利於避免採用超陡峭源漏濃度梯度摻雜工藝，因而可以避免摻雜突變所產生的閾值電壓漂移和漏電流增加等問題，還有利於抑制短通道效應，從而進一步提高半導體結構的集成密度和電學性能。
相應地，本發明又一實施例還提供一種半導體結構的製作方法，可用於形成上述半導體結構。
圖1至圖35為本發明又一實施例提供的半導體結構的製造方法中各步驟對應的剖面結構示意圖，以下將結合附圖對本實施例提供的半導體結構的製造方法進行詳細說明，與上述實施例相同或相應的部分，以下將不做詳細贅述。
參考圖6至圖9，提供基底11；在基底11上形成初始位元線124，以及在初始位元線124遠離基底11的表面形成半導體通道105，在沿基底11指向初始位元線124的方向上，半導體通道105包括依次排列的第一摻雜區I、通道區II以及第二摻雜區III。
具體地，提供基底11，並在基底11上形成初始位元線124環繞半導體通道105包括如下步驟：
參考圖6，提供基板110，具體地，基板110的材料類型可以為元素半導體材料或者晶態無機化合物半導體材料。元素半導體材料可以為矽或者鍺；晶態無機化合物半導體材料可以為碳化矽、鍺化矽、砷化鎵或者鎵化銦等。
基板110包括：基底11，基底11內摻雜有第一類型離子；初始半導體層10，設置於基底11上。
對初始半導體層10進行摻雜處理以及退火處理，使得初始半導體層10內摻雜有第二類型離子，用於後續蝕刻初始半導體層10以形成初始位元線124和半導體通道105，且第二類型離子與第一類型離子不同，第一類型離子與第二類型離子均為N型離子或P型離子中的一者。
其中，摻雜處理可以採用高溫擴散或者離子注入的方法，當採用離子注入的方式對初始半導體層10進行摻雜處理後，退火處理的退火溫度為800℃~1000℃。
本實施例中，第二類型離子在初始半導體層10內的摻雜濃度為1×1019 atom/cm3~1×1020 atom/cm3，且在初始半導體層10指向基底11的方向上，初始半導體層10內第二類型離子的摻雜深度為150nm~250nm。此外，第一類型離子為P型離子，第二類型離子為N型離子。在其他實施例中，第一類型離子可以為N型離子，第二類型離子可以為P型離子。
在初始半導體層10遠離基底11的一側依次堆疊形成緩衝層120和阻擋層130。在一些例子中，可採用沉積工藝形成緩衝層120和阻擋層130，緩衝層120的材料為氧化矽，阻擋層130的材料為氮化矽。
進一步地，可以採用化學氣相沉積工藝沉積氮化矽以形成阻擋層130，氮化矽膜層的氧化速度非常慢，有利於保護位於氮化矽膜層下方的基板100，避免基板100被氧化。
在一些例子中，基板110為矽基板，由於氮化矽的晶格常數和熱膨脹係數與矽基板的晶格常數和熱膨脹係數的失配率都很大，因而若在矽基板上直接形成氮化矽，氮化矽和矽的界面處缺陷密度大，容易成為載流子陷阱和複合中心，影響矽的載流子遷移率，從而影響半導體結構的性能和工作壽命。而且，氮化矽薄膜應力較大，直接沉積在矽基板上易出現龜裂現象。因而，在矽基板上沉積氮化矽之前先形成氧化矽作為緩衝層120，有利於提高導體結構的性能和工作壽命。
繼續參考圖6，在阻擋層130上形成第一掩膜層102，第一掩膜層102具有多個相互分立的第一開口b，在沿第一開口b的延伸方向X上，第一開口b的長度與後續形成的位元線的長度一致。
參考圖7，以第一掩膜層102為掩膜蝕刻阻擋層130、緩衝層120以及初始半導體層10，形成多個第一溝槽a，並去除第一掩膜層102。
本實施例中，沿垂直於基底11表面的方向Z，第一溝槽a的深度為250~300nm。由於第一溝槽a的深度大於初始半導體層10內第二類型離子的摻雜深度，有利於保證摻雜有第二類型離子的初始半導體層10均被蝕刻，便於後續形成第二類型離子摻雜濃度高的半導體通道和位元線。
參考圖8，在第一溝槽a中形成第四介電層143。
本實施例中，可採用以下工藝步驟形成第四介電層143：進行沉積工藝，形成覆蓋阻擋層130頂面以及填充滿第一溝槽a的第四介電膜；對第四介電膜進行化學機械平坦化處理至露出阻擋層130頂面，剩餘第四介電膜作為第四介電層143。其中，第四介電膜的材料包括氧化矽。
進一步地，在第四介電層143和剩餘基板110共同構成的頂面上形成第二掩膜層112，第二掩膜層112具有多個相互分立的第二開口c，在沿第二開口c的延伸方向Y上，第二開口c的長度與後續形成的字線的長度一致。
本實施例中，結合參考圖6和圖8，第一開口b的延伸方向X垂直於第二開口c的延伸方向Y，使得最終形成的半導 體通道105呈現4F2的排列方式，有利於進一步提高半導體結構的集成密度。在其他實施例中，第一開口的延伸方向與第二開口的延伸方向相交，兩者之間的夾角可以不為90°。
進一步地，第一開口b沿方向Y上的開口寬度與第二開口c沿方向X上的開口寬度的比值為2~1，以保證後續能形成露出環繞通道區II側壁的第一介電層的通孔，從而有利於後續形成用於製造字線的第一間隙。在一些例子中，第一開口b沿方向Y上的開口寬度等於第二開口c沿方向X上的開口寬度，且相鄰第一開口b之間的間距等於相鄰第二開口c之間的間距，一方面，使得後續形成的多個半導體通道排列規整，進一步提高半導體結構的集成密度；另一方面，可以採用同一掩膜版形成第一掩膜層102和形成第二掩膜層112，有利於降低半導體結構的製備成本。
本實施例中，形成第一掩膜層102和形成第二掩膜層112的方法均包括自對準多重曝光技術(SAQP，Self-Aligned Quadruple Patterning)或者自對準多重成像技術(SADP，Self-Aligned Double Patterning)。
參考圖9，以第二掩膜層112為掩膜蝕刻初始半導體層10(參考圖6)和第四介電層143，形成多個第二溝槽d、初始位元線124和半導體通道105，且在垂直於基底11表面的方向Z上，第二溝槽d的深度小於第一溝槽a的深度，有利於在形成初始位元線124的同時，在初始位元線124遠離基底11的一側形成多個相互分立的半導體通道105，且初始位元線124與半導體通道105的第一摻雜區I相接觸；去除第二掩膜層112。
在一些例子中，第二溝槽d的深度為100nm~150nm，由於初始半導體層10內第二類型離子的摻雜深度為150nm~250nm，有利於使得大部分或者全部摻雜有第二類型離子的初始半導體層10經過兩次蝕刻轉變為半導體通道105。
此外，基板110的材料為矽，第四介電層143的材料為氧化矽，在以第二掩膜層112為掩膜蝕刻初始半導體層10和第四介電層143的步驟中，蝕刻工藝對氧化矽的蝕刻速率大於對矽的蝕刻速率，因而初始位元線124的部分側壁會暴露出來。
為了實現相鄰初始位元線124和相鄰半導體通道105之間的電絕緣，以第二掩膜層112為掩膜蝕刻初始半導體層10和第四介電層143之後，剩餘第四介電層143還位於相鄰初始位元線124的間隔中，以及位於相鄰半導體通道105的間隔中。
第一摻雜區I、通道區II和第二摻雜區III中的摻雜離子的類型相同，例如摻雜離子均為N型離子，且第一摻雜區I、通道區II和第二摻雜區III中的摻雜離子的摻雜濃度相同，即半 導體通道105構成的器件為無結電晶體。進一步地，第一摻雜區I、通道區II和第二摻雜區III中的摻雜離子可以相同。如此，一方面，無需對第一摻雜區I和第二摻雜區III進行額外的摻雜，從而避免了對第一摻雜區I和第二摻雜區III的摻雜工藝難以控制的問題，尤其是隨著電晶體尺寸進一步縮小，若額外對第一摻雜區I和第二摻雜區III進行摻雜，摻雜濃度更加難以控制；另一方面，由於器件為無結電晶體，有利於避免採用超陡峭源漏濃度梯度摻雜工藝，在奈米尺度範圍內製作超陡峭PN接面的現象，因而可以避免摻雜突變所產生的閾值電壓漂移和漏電流增加等問題，還有利於抑制短通道效應，在幾奈米的尺度範圍內仍然可以工作，因而有助於進一步提高半導體結構的集成密度和電學性能。可以理解的是，此處額外的摻雜指的是，為了讓第一摻雜區I和第二摻雜區III的摻雜離子類型與通道區II的摻雜離子類型不同而進行的摻雜。
進一步地，形成半導體通道105垂直於初始位元線124遠離基底11頂面的GAA電晶體，可以構成3D堆疊的半導體結構，有利於在不對GAA電晶體的電學性能造成不利影響的前提下，設計尺寸特徵更小的GAA電晶體，以提高半導體結構的集成密度。
本實施例中，利用第一掩膜層102和第二掩膜層112，透過兩次蝕刻工藝同時形成初始位元線124和半導體通道105，一方面，有利於透過調控第一開口b和第二開口c的尺寸調控半導體通道105的尺寸，且形成尺寸精度較高的半導體通道105；另一方面，初始位元線124和半導體通道105均是透過蝕刻初始半導體層10形成的，即初始位元線124和半導體通道105利用同一膜層結構形成，使得初始位元線124和半導體通道105為一體結構，從而改善初始位元線124和半導體通道105之間的界面態缺陷，改善半導體結構的性能。此外，在以第一掩膜層102為掩膜蝕刻初始半導體層10之後，在第一溝槽a中還形成有第四介電層143，為後續在通道區II側壁和第一隔離層之間形成間隙做前期準備，從而有利於後續形成製備字線的第一間隙。
參考圖10至圖35，形成覆蓋第一摻雜區I側壁表面的第一介電層113，且同條初始位元線124上相鄰第一摻雜區I側壁的第一介電層113之間具有第一間隔m；形成覆蓋通道區II側壁表面的絕緣層106；形成覆蓋絕緣層106遠離通道區II的側壁表面的字線107，且相鄰字線107之間具有第二間隔n；形成覆蓋第二摻雜區III側壁表面的第二介電層123，且位於相鄰第二摻雜區III側壁的第二介電層123之間具有第三間隔o，第一間隔m、第二間隔n和第三間隔o相連通並暴露出部分初始位元線124； 對暴露出的初始位元線124進行金屬化處理，以形成位元線104，位元線104的材料包括金屬半導體化合物114。
其中，圖12為圖11所示結構沿第一截面方向AA1的剖面示意圖，圖13為圖11所示結構沿第二截面方向BB1的剖面示意圖。需要說明的是，後續將根據表述需要設置沿第一截面方向AA1的剖面示意圖以及沿第二截面方向BB1的剖面示意圖中的一者或者兩者，當僅參考一個附圖時，附圖為沿第一截面方向AA1的剖面示意圖；當同時參考兩個附圖時，附圖首先為沿第一截面方向AA1的剖面示意圖，其次為沿第二截面方向BB1的剖面示意圖。
在一些例子中，參考圖10至圖27，形成第一介電層113、絕緣層106、字線107以及第二介電層123包括如下步驟：
參考圖10至圖11，形成初始第一介電層113a，初始第一介電層113a環繞半導體通道105側壁，且位於同條初始位元線124上相鄰半導體通道105側壁的初始第一介電層113a之間具有第四間隔e。
具體地，參考圖10，形成第五介電膜103，第五介電膜103保形覆蓋第二溝槽d(參考圖9)的側壁和底部，且還位於阻擋層130和第四介電層143的頂面。
結合參考圖10和圖11，對第五介電膜103進行無掩膜幹法蝕刻工藝，直至露出阻擋層130，利用相同的蝕刻時間內，蝕刻工藝蝕刻第五介電膜103不同區域的厚度相同，形成第五介電層153。
結合參考圖11至圖13，第四介電層143位於第二溝槽d(參考圖9)的側壁，第四介電層143位於相鄰半導體通道105的間隔中，第四介電層143和第五介電層153共同組成初始第一介電層113a，且位於第二溝槽d側壁的第五介電層153之間具有第四間隔e。
其中，第四介電層143的材料與第五介電層153的材料相同，便於後續透過蝕刻工藝一同去除與通道區II側壁對應的第四介電層143和第五介電層153，從而在通道區II側壁和後續形成的第一隔離層之間形成空隙，從而有利於後續形成製備字線的間隙。進一步地，第四介電層143的材料與第五介電層153的材料均為氧化矽。
在其他實施例中，第四介電層的材料和第五介電層的材料也可以不同，只需滿足第四介電層的材料和第五介電層的材料為絕緣效果良好的材料即可，然後可以分步去除與通道區側壁對應的第四介電層和第五介電層。
參考圖14，形成第一隔離層163，第一隔離層163填 充滿第四間隔e，且第一隔離層163的材料和初始第一介電層113a的材料不同。
具體地，可採用以下工藝步驟形成第一隔離層163：進行沉積工藝，形成覆蓋阻擋層130頂面以及填充滿第四間隔e的第一隔離膜；對第一隔離膜、阻擋層130、緩衝層120以及初始第一介電層113a進行化學機械平坦化處理至露出第二摻雜區III頂面，剩餘第一隔離膜作為第一隔離層163。其中，第一隔離膜的材料包括氮化矽。
參考圖15，蝕刻部分初始第一介電層113a至露出第二摻雜區III側壁。
參考圖16至圖19，其中，圖17為圖16的俯視示意圖，圖18為沿第三截面方向CC1的剖面示意圖，圖19為沿第二截面方向BB1的剖面示意圖。
形成第二隔離層173，第二隔離層173環繞第二摻雜區III側壁和位於第一隔離層163側壁，位於第二摻雜區III側壁的第二隔離層173和位於第一隔離層163側壁的第二隔離層173共同圍成通孔f，通孔f底部露出初始第一介電層113a，且第二隔離層173的材料和初始第一介電層113a的材料不同。
進一步地，參考圖18和圖19，第二隔離層173在環繞第二摻雜區III側壁的同時，覆蓋第五介電層153頂面和部分第四介電層143頂面，通孔f露出的是第四介電層143的部分頂面。
本實施例中，可採用以下工藝步驟形成第二隔離層173：進行沉積工藝，形成保形覆蓋由半導體通道105、初始第一介電層113a以及第一隔離層163共同構成的表面的第二隔離膜；對第二隔離膜進行無掩膜幹法蝕刻工藝，直至露出第二摻雜區III頂面，利用相同的蝕刻時間內，蝕刻工藝蝕刻第二隔離膜不同區域的厚度相同，形成露出第一隔離層163的第二隔離層173。其中，第二隔離層173的材料包括氮化矽。
此外，在前述的第一掩膜層102和第二掩膜層112中，第一開口b沿方向Y上的開口寬度與第二開口c沿方向X上的開口寬度的比值為2~1，在形成第二隔離層173時，有利於保證第二隔離層173填充滿同條初始位元線124上相鄰半導體通道105之間的間隔的同時，不會將相鄰初始位元線124上相鄰半導體通道105之間的間隙填滿，從而保證形成露出第四介電層143的部分頂面的通孔f，便於後續利用通孔f去除部分初始第一介電層113a。
結合圖20至圖22，去除通孔f露出的位於通道區II側壁的初始第一介電層113a，剩餘所述初始第一介電層113a作 為第一介電層113。
由於通孔f露出第一介電層113的部分頂面，第一介電層113的材料與第二介電層123和第三介電層133的材料均不相同，則可以向通孔f中注入蝕刻液，透過濕式蝕刻工藝去除位於通道區II側壁的第一介電層113，保留位於第一摻雜區I側壁的第一介電層113。
此外，第一隔離層163和第二隔離層173共同組成支撑骨架，支撑骨架與第二摻雜區III相接觸連接，且部分支撑骨架嵌入第一介電層113中。在進行濕式蝕刻工藝的步驟中，一方面，支撑骨架有對半導體通道105起支撑固定的作用，當蝕刻液流動時產生對半導體通道105的擠壓力，有利於避免半導體通道105受擠壓發生傾斜或者偏移，以提高半導體結構的穩定性；另一方面，支撑骨架包裹著第二摻雜區III側壁，有利於避免蝕刻液對第二摻雜區III造成損傷。
去除位於通道區II側壁的初始第一介電層113a之後，通道區II與第一隔離層163之間形成第二間隙g，通孔f和第二間隙g共同組成洞穴結構h。
參考圖23和圖24，對露出的通道區II側壁進行熱氧化處理，以形成絕緣層106，且絕緣層106覆蓋剩餘通道區II的側壁表面，絕緣層106和第一隔離層163之間具有第五間隔i。
進一步地，參考圖24，第五間隔i還位於相鄰初始位元線124的相鄰半導體通道105側壁的絕緣層106之間。
熱氧化處理的過程中，第二摻雜區III的頂面也暴露在外，則第二摻雜區III的靠近頂面的部分區域和通道區II的部分區域均被轉化為絕緣層106，使得通道區II在基底11上的正投影小於第二摻雜區III在基底11上的正投影，且小於第一摻雜區I在基底11上的正投影，有利於在不採用蝕刻工藝的前提下，形成在垂直於初始位元線124指向半導體通道105的方向Z的截面中，截面面積更加小的通道區II，有利於提高後續形成的字線對通道區II的控制能力，從而更容易控制GAA電晶體的導通或者關斷。其中，絕緣層106的材料為氧化矽。在其他實施例中，也可以透過沉積工藝形成覆蓋通道區側壁表面的絕緣層。
本實施例中，在後續的工藝步驟中去除位於剩餘第二摻雜區III頂面的絕緣層106。在其他實施例中，可以在熱氧化處理之後，就去除位於剩餘第二摻雜區頂面的絕緣層，僅保留覆蓋剩餘通道區的側壁表面的絕緣層。
繼續參考圖23和圖24，絕緣層106的外圍在基底11上的正投影小於第二隔離層173的外圍在基底11上的正投影，即絕緣層106遠離半導體通道105的外壁相較於第二隔離層173 遠離半導體通道105外壁，更靠近半導體通道105，從而保證絕緣層106與第一隔離層163之間具有第五間隔i，使得後續字線能環繞位於通道區II側壁的絕緣層106。此外，絕緣層106遠離半導體通道105的外壁相較於第一介電層113(參考圖20)遠離半導體通道105外壁，也可以更靠近半導體通道105。
參考圖25至圖27，形成初始字線，初始字線填充滿第五間隔i和通孔f，且初始字線還位於相鄰初始位元線124上的通道區II側壁的絕緣層106之間；去除位於通孔f中的初始字線，剩餘初始字線作為字線107。其中，可透過沉積工藝形成初始字線，初始字線的材料包括多晶矽、氮化鈦、氮化鉭、銅或者鎢中的至少一種。
初始字線自對準地填充滿洞穴結構h(參考圖20)，去除位於通孔f中的初始字線之後，有利於自對準地形成尺寸精確的字線107，無需透過蝕刻工藝來設計字線107的尺寸，有利於簡化字線107的形成步驟，且透過調控第五間隔i的尺寸，即可獲得小尺寸的字線107。
參考圖28，形成字線107之後，還形成第三隔離層183，第三隔離層183填充滿通孔f(參考圖26)。
本實施例中，可採用以下工藝步驟形成第三隔離層183：進行沉積工藝，形成覆蓋位於第二摻雜區III頂面的絕緣層106的頂面以及填充滿通孔f的第三隔離膜；對第三隔離膜進行化學機械平坦化處理至露出絕緣層106頂面，剩餘第三隔離膜作為第三隔離層183。其中，第三隔離膜與第一隔離層和第二隔離層的材料相同，均包括氮化矽。在其他實施例中，也可以對第三隔離膜進行化學機械平坦化處理至露出第二摻雜區頂面，即同步去除位於第二摻雜區頂面的絕緣層，剩餘第三隔離膜作為第三隔離層。
繼續參考圖28，去除位於第二摻雜區III頂面的絕緣層106，採用外延生長工藝，在第二摻雜區III頂面形成初始過渡層128，且初始過渡層128在基底11上的正投影覆蓋第二摻雜區III在基底11上的正投影。
此外，在外延生長的工藝步驟中，在初始過渡層128還摻雜有與第二摻雜區III中相同類型的摻雜離子，且摻雜離子在初始過渡層128中的摻雜濃度大於在第二摻雜區III中的摻雜濃度，則初始過渡層128的電阻小於第二摻雜區III的電阻。
一方面，採用外延生長工藝有利於提升第二摻雜區III和初始過渡層128之間的連續性，減少因晶格特性不同或者晶格錯位導致的接觸缺陷，減小因接觸缺陷導致的接觸電阻，提升載流子的傳輸能力和移動速度，進而提高第二摻雜區III和初始 過渡層128之間的導電性能，以及降低半導體結構運行過程中的發熱；另一方面，採用外延生長工藝有利於增大初始過渡層128在基底11上的正投影，有利於使得初始過渡層128在基底11上的正投影面積大於第二摻雜區III在基底11上的正投影面積，後續可以作為掩膜，避免形成環繞第二摻雜區III側壁的第二介電層被蝕刻至露出第二摻雜區III，以保證後續形成的第二介電層對第二摻雜區III良好的保護效果。
結合參考圖28和圖29，以初始過渡層128為掩膜，蝕刻第一隔離層163、第二隔離層173以及第三隔離層183，以露出第二摻雜區III側壁，剩餘第一隔離層163頂面不高於字線107頂面。其中，初始過渡層128在基底11上的正投影覆蓋第二摻雜區III在基底11上的正投影，有利於避免半導體通道105在該步驟中受到蝕刻損傷。
參考圖30，形成保形覆蓋初始過渡層128表面、第二摻雜區III側壁、字線107頂面以及第一隔離層163(參考圖29)頂面的第二介電膜；對第二介電膜進行化學機械平坦化處理至露出初始過渡層128表面，以初始過渡層128為掩膜蝕刻剩餘的第二介電層膜，由於初始過渡層128在基底11上的正投影面積大於第二摻雜區III在基底11上的正投影面積，有利於在去除位於初始過渡層128表面、第一隔離層163頂面以及部分字線107頂面的第二介電膜的同時，避免與初始過渡層128在基底11上的正投影正對的第二介電膜被蝕刻，從而形成環繞第二摻雜區III側壁的第二介電層123，以保證第二介電層123對第二摻雜區III良好的保護效果。其中，可以採用沉積工藝形成第二介電膜。
進一步地，參考圖30，去除剩餘的第一隔離層163，以露出初始位元線124頂面。
在其他實施例中，以初始過渡層為掩膜，蝕刻第一隔離層、第二隔離層以及第三隔離層，以露出初始位元線以及露出第二摻雜區側壁；然後對露出的第二摻雜區側壁進行熱氧化處理，以形成第二介電層。
參考圖1至圖4，對暴露出的初始位元線124和初始過渡層128進行金屬化處理，以形成位元線104，位元線104的材料包括金屬半導體化合物114。
具體地，在初始過渡層128表面和初始位元線124頂面形成金屬層，金屬層為後續形成位元線提供金屬元素；金屬層還位於第二介電層123、字線107以及第一介電層113暴露出的表面。其中，金屬層的材料包括鈷、鎳、鉬、鈦、鎢、鉭或者鉑中的至少一種。
進行退火處理，以將部分厚度的初始過渡層128轉 化為金屬接觸層108，將部分厚度的初始位元線124(參考圖30)轉化為位元線104。
在形成位元線104之後，去除剩餘的金屬層。
在一些實施例中，在退火處理過程中，金屬層與初始過渡層128和初始位元線124發生反應，部分厚度的初始過渡層128轉化為金屬接觸層108，部分厚度的初始位元線124轉化為位元線104。具體地，在一個例子中，參考圖2，同條位元線104中的多個金屬半導體化合物114之間相互間隔；在又一個例子中，參考圖3，同條位元線104中的多個金屬半導體化合物114之間相互連通。
在其他實施例中，全部厚度的初始過渡層可以轉化為金屬接觸層，全部厚度的初始位元線可以轉化為位。
在其他實施例中，在第二摻雜區頂面沒有形成初始過渡層時，先不去除位於第二摻雜區頂面的絕緣層，後續僅對初始位元線進行金屬化處理，形成位元線之後，再去除位於第二摻雜區頂面的絕緣層。結合參考圖30和圖1至圖4，形成第三介電層133，第三介電層133填充相鄰第一介電層113之間的第一間隔m、相鄰在字線107之間的第二間隔n以及相鄰第二介電層123之間的第三間隔o，用於實現相鄰半導體通道105以及相鄰字線107之間的電絕緣。在一些例子中，參考圖5，在形成第三介電層133時，位於第二間隔n中的第三介電層133中還可以具有空隙。
在又一些例子中，結合參考圖10至圖14和圖31至圖35，形成第一介電層113、絕緣層106、字線107以及第二介電層123包括如下步驟：
參考圖10至圖14，形成初始第一介電層113a，初始第一介電層113a環繞半導體通道105側壁，且位於同條初始位元線124上相鄰半導體通道105側壁的初始第一介電層113a之間具有第四間隔e；形成第一隔離層163，第一隔離層163填充滿第四間隔e，且第一隔離層163的材料和初始第一介電層113a的材料不同。
具體地，形成初始第一介電層113a和第一隔離層163的步驟與上述例子相同，在此不做贅述。
參考圖31，蝕刻部分初始第一介電層113a(參考圖14)至露出第二摻雜區III側壁和通道區II側壁，剩餘初始第一介電層113a作為第一介電層113。
參考圖32至圖33，形成覆蓋第二摻雜區III側壁和通道區II側壁的保護層116，且保護層116和第一隔離層163之間具有第六間隔k，通道區II側壁的保護層116為絕緣層106，覆蓋第二摻雜區III側壁的保護層116為第二介電層123。
進一步地，參考圖33，第六間隔k還位於相鄰初始位元線124的相鄰半導體通道105側壁的保護層116之間。
本實施例中，半導體通道105的材料為矽，保護層116的形成步驟包括：對露出的通道區II側壁和第二摻雜區III的側壁和頂面進行熱氧化處理，則保護層116覆蓋剩餘通道區II和剩餘第二摻雜區III的側壁表面，且覆蓋剩餘第二摻雜區III頂面。在其他實施例中，也可以透過沉積工藝形成覆蓋通道區側壁和第二摻雜區的側壁和頂面表面的保護層。
由於對露出的通道區II和第二摻雜區III側壁進行熱氧化處理，則通道區II和第二摻雜區III的部分區域被轉化為保護層116，使得通道區II和第二摻雜區III在基底11上的正投影均小於第一摻雜區I在基底11上的正投影，有利於在不採用蝕刻工藝的前提下，形成在垂直於初始位元線124指向半導體通道105的方向Z的截面中，截面面積更加小的通道區II和第二摻雜區III，有利於提高後續形成的字線對通道區II的控制能力，從而更容易控制GAA電晶體的導通或者關斷。。
本實施例中，在後續的工藝步驟中去除位於剩餘第二摻雜區III頂面的保護層116。在其他實施例中，可以在熱氧化處理之後，就去除位於剩餘第二摻雜區頂面的保護層，僅保留覆蓋剩餘通道區以及剩餘第二摻雜區的側壁表面的保護層。
參考圖34至圖35，形成初始字線，初始字線填充滿第六間隔k，且初始字線還位於相鄰初始位元線124上的半導體通道105部分側壁的保護層116之間；去除部分初始字線，剩餘初始字線作為字線107，字線107僅環繞位於通道區II側壁的絕緣層106側壁。其中，可透過沉積工藝形成初始字線，初始字線的材料包括多晶矽、氮化鈦、氮化鉭、銅或者鎢中的至少一種。
初始字線自對準地填充滿第六間隔k，有利於自對準地形成尺寸精確的字線107。
在形成字線107之後，形成第三隔離層、形成初始過渡層、對初始過渡層和初始位元線進行金屬化處理以形成金屬接觸層和位元線以及形成第三介電層的步驟與上述例子相同，在此不做贅述。
進一步地，在金屬接觸層108和第三介電層133共同構成的表面形成電容結構(圖中未示出)。在其他實施例中，還可以不形成金屬接觸層，在去除位於第二摻雜區頂面的絕緣層之後，直接在第二摻雜區和第三介電層共同構成的表面形成電容結構。
綜上所述，透過形成第一介電層113和第二介電層123，以第二介電層123為掩膜對第一介電層113進行蝕刻，以形 成特定形狀的空洞結構；採用沉積工藝，在空洞結構中自對準地形成尺寸精確的字線107，無需透過蝕刻工藝來設計字線107的尺寸，有利於簡化字線107的形成步驟，且透過調控空洞結構的尺寸，即可獲得小尺寸的字線107。此外，對初始位元線124和初始過渡層128進行金屬化處理，有利於降低最終形成的位元線104和金屬接觸層108的電阻，使得金屬接觸層108與電容結構之間構成歐姆接觸，避免電容結構與半導體材料直接接觸而形成肖特基勢壘接觸，有利於降低第二摻雜區III與電容結構之間的接觸電阻，從而降低半導體結構工作時的能耗，以提高半導體結構的電學性能。
所屬技術領域中具有通常知識者可以理解，上述各實施方式是實現本發明的具體實施例，而在實際應用中，可以在形式上和細節上對其作各種改變，而不偏離本發明的精神和範圍。任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，均可作各自更動與修改，因此本發明的保護範圍應當以申請專利範圍限定的範圍為准。
11:基底
104:位元線
105:半導體通道
106:絕緣層
107:字線
113:第一介電層
123:第二介電層
133:第三介電層
143:第四介電層
153:第五介電層
AA1:第一截面方向
BB1:第二截面方向
I:第一摻雜區
II:通道區
III:第二摻雜區

Claims (11)

  1. 一種半導體結構，其特徵在於，包括：一基底；一位元線，位於該基底上，且該位元線的材料包括金屬半導體化合物；一半導體通道，位於該位元線的表面，在沿該基底指向該位元線的方向上，該半導體通道包括依次排列的一第一摻雜區、一通道區以及一第二摻雜區，該第一摻雜區與該位元線相接觸；該基底、該位元線和該半導體通道具有相同的半導體元素；一第一介電層，覆蓋該第一摻雜區的側壁表面，且同條該位元線上相鄰該第一摻雜區之側壁的該第一介電層之間具有一第一間隔；一絕緣層，覆蓋該通道區的側壁表面；一字線，覆蓋該絕緣層遠離該通道區的側壁表面，且相鄰該字線之間具有一第二間隔；一第二介電層，覆蓋該第二摻雜區的側壁表面，且位於相鄰該第二摻雜區側壁的該第二介電層之間具有一第三間隔；一第三介電層，位於該第一間隔、該第二間隔和該第三間隔中。
  2. 如請求項1所述的半導體結構，其中，還包括：一金屬接觸層，位於該第二摻雜區遠離該基底的頂面，且該金屬半導體化合物和該金屬接觸層中具有相同的金屬元素，該金屬接觸層在該基底上的正投影覆蓋該第二摻雜區在該基底上的正投影。
  3. 如請求項2所述的半導體結構，其中該半導體結構還包括：一過渡層，位於該第二摻雜區和該金屬接觸層之間，且該金屬接觸層包裹該過渡層，該過渡層和該第二摻雜區摻雜有相同類型的一摻雜離子，且該摻雜離子在該過渡層中的摻雜濃度大於在該第二摻雜區中的摻雜濃度，該摻雜離子為N型離子或P型離子中的一者。
  4. 如請求項1所述的半導體結構，其中，該第一摻雜區、該通道區和該第二摻雜區摻雜有相同類型的摻雜離子，且該摻雜離子在該第一摻雜區中的摻雜濃度與在該通道區和該第二摻雜區中的摻雜濃度一致，該摻雜離子為N型離子或P型離子中的一者。
  5. 如請求項1所述的半導體結構，其中，該通道區在該基底上的正投影小於該第二摻雜區在該基底上的正投影，且小於該第一摻雜區在該基底上的正投影。
  6. 如請求項1所述的半導體結構，其中，該第一介電層包括一第四介電層和一第五介電層，該第四介電層位於相鄰該位元線的間隔中，且位於該所述位元線上的相鄰該第一摻雜區的間隔中；該第五介電層位於同條該位元線上相鄰該第一摻雜區的側壁，且位於該第四介電層的側壁。
  7. 如請求項1所述的半導體結構，其中，位於該第二間隔中的該第三介電層中具有一空隙。
  8. 一種半導體結構的製作方法，其特徵在於，包括：提供一基底；在該基底上形成一初始位元線，以及在該初始位元線遠離該基底的表面形成一半導體通道，在沿該基底指向該初始位元線的方向上，該半導體通道包括依次排列的一第一摻雜區、一通道區以及一第二摻雜區；形成覆蓋該第一摻雜區側壁表面的一第一介電層，且同條該初始位元線上相鄰該第一摻雜區側壁的該第一介電層之間具有一第一間隔；形成覆蓋該通道區之側壁表面的一絕緣層；形成覆蓋該絕緣層遠離該通道區的一側壁表面的一字線，且相鄰該字線之間具有一第二間隔；形成覆蓋該第二摻雜區之側壁表面的一第二介電層，且位於相鄰該第二摻雜區側壁的該第二介電層之間具有一第三間隔，該第一間隔、該第二間隔和該第三間隔相連通並暴露出部分該初始位元線；對暴露出的該初始位元線進行一金屬化處理，以形成一位元線，該位元線的材料包括金屬半導體化合物。
  9. 如請求項8所述的半導體結構的製作方法，其中，在形成該字線之後，在形成該第二介電層之前，還包括：採用外延生長工藝，在該第二摻雜區遠離該基底的頂面形成一初始過渡層，該初始過渡層和該第二摻雜區摻雜有相同類型的一摻雜離子，該摻雜離子在該初始過渡層中的摻雜濃度大於在該第二摻雜區中的摻雜濃度，該摻雜離子為N型離子或P型離子中的一者，且該初始過渡層在該基底上的正投影覆蓋該第二摻雜區在該基底上的正投影，在對該初始位元線進行該金屬化處理的步驟中，還包括：對該初始過渡層進行該金屬化處理。
  10. 如請求項8所述的半導體結構的製作方法，其中，形成該第一介電層的步驟包括： 形成一初始第一介電層，該初始第一介電層環繞該半導體通道的側壁，且位於同條該初始位元線上相鄰該半導體通道側壁的該初始第一介電層之間具有一第四間隔；形成一第一隔離層，該第一隔離層填充滿該第四間隔，且該第一隔離層的材料和該初始第一介電層的材料不同；蝕刻部分該初始第一介電層至露出該第二摻雜區的側壁；形成一第二隔離層，該第二隔離層環繞該第二摻雜區的側壁和位於該第一隔離層的側壁，位於該第二摻雜區的側壁的該第二隔離層和位於該第一隔離層的側壁的該第二隔離層共同圍成一通孔，該通孔底部露出該初始第一介電層，且該第二隔離層的材料和該初始第一介電層的材料不同；去除該通孔露出的位於該通道區側壁的該初始第一介電層，剩餘該初始第一介電層作為該第一介電層，形成該絕緣層的步驟包括：對露出的該通道區的側壁進行一熱氧化處理，以形成該絕緣層，且該絕緣層覆蓋剩餘該通道區的側壁表面，該絕緣層和該第一隔離層之間具有一第五間隔，形成該字線的步驟包括：形成一初始字線，該初始字線填充滿該第五間隔和該通孔，且該初始字線還位於相鄰該初始位元線上的該通道區之側壁的該絕緣層之間；去除位於該通孔中的該初始字線，剩餘該初始字線作為該字線。
  11. 如請求項8所述的半導體結構的製作方法，其中，形成該第一介電層的步驟包括：形成一初始第一介電層，該初始第一介電層環繞該半導體通道的側壁，且位於同條該初始位元線上相鄰該半導體通道之側壁的該初始第一介電層之間具有一第四間隔；形成一第一隔離層，該第一隔離層填充滿該第四間隔，且該第一隔離層的材料和該初始第一介電層的材料不同；蝕刻部分該初始第一介電層至露出該第二摻雜區的側壁和該通道區的側壁，剩餘該初始第一介電層作為該第一介電層，形成該絕緣層和該第二介電層的步驟包括：形成覆蓋該第二摻雜區之側壁和該通道區之側壁的一保護層，且該保護層和該第一隔離層之間具有一第六間隔，該通道區之側壁的該保護層為該絕緣層，覆蓋該第二摻雜區之側壁的該保護層為該第二介電層，形成該字線的步驟包括： 形成一初始字線，該初始字線填充滿該第六間隔，且該初始字線還位於相鄰該初始位元線上的該半導體通道之部分側壁的該保護層之間；去除部分該初始字線，剩餘該初始字線作為該字線，該字線僅環繞位於該通道區之側壁的該絕緣層之側壁。
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