CN114927523A - 半导体结构及半导体结构的制备方法 - Google Patents

Abstract

本公开实施例涉及一种半导体结构及半导体结构的制备方法，半导体结构包括：基底；半导体柱，在基底上阵列排布，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；位线，位线在第一方向上延伸，且位线将沿第一方向排列的一行半导体柱侧面包围。本公开实施例有利于改善半导体结构的电性能。

Description

半导体结构及半导体结构的制备方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种半导体结构及半导体结构的制备方法。

背景技术

存储器是一种常见的半导体结构，随着半导体结构尺寸的连续缩小，使得芯片上可以并入更多数量的存储器，从而有助于产品容量的增加。在半导体结构内部有许多微小的导电结构单元，比如，栅极以及源漏极等，其中，源漏极用于与位线形成电连接，从而可以通过位线读取存储在电容器中的数据信息，或者将数据信息写入到电容器中，保证半导体器件的正常运行。随着半导体结构尺寸的缩小，优化半导体结构的电性能变得越来越重要。

然而，目前存在半导体结构的电性能不佳的情况。

发明内容

本公开实施例提供一种半导体结构及半导体结构的制备方法，至少有利于改善半导体结构的电性能。

本公开实施例提供一种半导体结构，包括：基底；半导体柱，在基底上阵列排布，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；位线，位线在第一方向上延伸，且位线将沿第一方向排列的一行半导体柱侧面包围。

相应地，本公开实施例还提供一种半导体结构的制备方法，包括：提供基底；在基底上形成半导体柱，半导体柱阵列排布，半导体柱具有沟道区以及位于沟道区相对两侧的掺杂区；形成位线，位线在第一方向上延伸，且位线将沿第一方向排列的一行半导体柱侧面包围。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的半导体结构的技术方案中，设置位线将沿第一方向排列的一行半导体柱的侧面包围，相较于目前的位线与半导体柱的底面或者顶面电连接而言，设置位线与半导体柱的侧面包围，使得位线与半导体柱的接触面积增大，从而减小位线与半导体柱之间的接触电阻率，提升位线的电性能，进而改善半导体结构的电性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例提供的一种半导体结构的结构示意图；

图2至图16本公开另一实施例提供的半导体结构的制备方法中各步骤对应的结构示意图。

具体实施方式

由背景技术可知，目前的半导体结构中，存在半导体结构的电性能不佳的问题。

分析发现，导致半导体结构的电性能不佳的原因之一在于，目前，随着半导体技术的发展，半导体器件的尺寸不断缩小，使得芯片上可以并入更多的半导体器件，从而有助于产品容量的增加。然而，随着半导体尺寸的减小，半导体结构的特征尺寸不断减小，使得半导体结构中半导体柱的尺寸相应减小。且目前的位线与半导体柱的底面或者顶面电连接，随着半导体柱的尺寸的减小，使得位线与半导体柱之间的接触面积减小，从而使得位线与半导体柱之间的接触电阻增加，进而使得电阻率较大，使得半导体结构整体的电性能不佳。

本公开实施例提供一种半导体结构，通过设置位线将沿第一方向排列的一行半导体柱的侧面包围，由于半导体柱的侧面积大于半导体柱的底面积，当位线环绕半导体柱的侧面时，相较于目前的位线与半导体柱的底面或者顶面电连接而言，位线与半导体柱的接触面积增大，从而减小了位线与半导体柱之间的接触电阻率，进而有利于提高半导体柱的电性能，降低半导体结构的延迟。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开一实施例提供的一种半导体结构的结构示意图。

参考图1，半导体结构包括：基底100；半导体柱101，在基底100上阵列排布，半导体柱101具有沟道区以及位于沟道区相对两侧的掺杂区；位线102，位线102在第一方向上延伸，且位线102将沿第一方向排列的一行半导体柱101侧面包围。

基底100的材料为半导体材料。在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。

半导体柱101的材料可以与基底100的材料相同。在一些实施例中，半导体柱101的材料可以为硅。

位于沟道区两侧的掺杂区构成半导体结构的源极以及漏极。在一些实施例中，掺杂区中的掺杂离子类型可以与沟道区中的掺杂离子类型不同。具体地，在一些实施例中，掺杂区中的掺杂离子可以为P型离子，例如可以是硼离子、铟离子或者镓离子中的至少一种，沟道区中的掺杂离子可以为N型离子，例如可以是砷离子、磷离子或者锑离子中的至少一种。在另一些实施例中，掺杂区中的掺杂离子可以为N型离子，沟道区中的掺杂离子可以为P型离子。在另一些实施例中，掺杂区中的掺杂离子类型也可以与沟道区中的掺杂离子类型相同，即半导体柱101可以用于形成例如无结(junctionless)场效应晶体管。

多个半导体柱101的排布方式为阵列排布，半导体柱101中行的排列方向为第一方向X，列的排列方向为第二方向Y，第一方向X与第二方向Y不同。可以理解的是，“行”和“列”的定义是相对的，即也可以将行的排列方向定义为第二方向Y，以及将列的排列方向定义为第一方向X。

在一些实施例中，位线102的数量可以为多个，且每一位线102将沿第一方向排列的一行半导体柱101侧面包围，相较于设置每一位线102与半导体柱101的底面或者顶面电连接而言，可以大大增加位线102与半导体柱101的接触面积，从而较大地减小位线102与半导体柱101之间的接触电阻率，以提高位线102传输数据信息的速率，提高半导体结构的电性能。值得注意的是，这里所指的包围是指，位线102将一圈的半导体柱101侧面包覆在内。

在一些实施例中，位线102将半导体柱101中的一掺杂区的半导体柱101侧面包围。在一些实施例中，掺杂区包括顶部掺杂区以及底部掺杂区，顶部掺杂区位于沟道区远离基底100的一侧，底部掺杂区位于沟道区朝向基底100的一侧。具体地，在一些实施例中，位线102可以包围底部掺杂区的半导体柱101侧面，从而与半导体结构的源极或者漏极形成电连接。相较于设置位线102包围顶部掺杂区的半导体柱101侧面而言，设置位线102包围底部掺杂区的半导体柱101侧面，一方面有利于简化实际制备位线102的工艺，这是因为，底部掺杂区朝向基底100设置，在采用沉积工艺形成位线102时，可以以基底100为掩膜，在底部掺杂区形成位线102，从而可以省去额外形成掩膜的步骤。另一方面，设置位线102与底部掺杂区电连接，还可以使得半导体柱101在与其他导电单元形成电连接，例如与电容结构形成电连接时，为形成电容结构提供较大的工艺操作空间。

在另一实施例中，位线102也可以包围顶部掺杂区的半导体柱101侧面。

在一些实施例中，在沿掺杂区指向沟道区的方向上，与位线102接触的掺杂区对应的半导体柱101的尺寸为15mm～40mm。可以理解的是，与位线102接触的掺杂区对应的半导体柱101的尺寸越大时，位线102与掺杂区的半导体柱101的接触面积越大。基于此，设置与位线102接触的掺杂区对应的半导体柱101的尺寸在这个范围内，一方面使得位线102与掺杂区的半导体柱101侧面的接触面积较大，从而使得位线102与掺杂区的接触电阻较小，降低接触电阻率，进而提高半导体结构的电性能。另一方面，在这个范围内，掺杂区对应的半导体柱101的尺寸也不至于过大，有利于保持半导体结构整体具有较小的尺寸，从而提高半导体结构的器件集成度。

在一些实施例中，位线102包括至少一层金属层。金属具有较高的热稳定性，使得在实际制备位线102的工艺过程中，由于金属较高的热稳定性，即使制备工艺温度较高，也不会破坏位线102的结构，即位线102可以保持较为完整的形貌，从而改善位线102自身的电性能。此外，相较于采用其它材料，例如金属硅化物而言，设置位线102的材料包括金属层，使得实际制备位线102包围半导体柱101侧面的工艺更容易实现。这是因为，在形成金属硅化物时，通常是采用硅金属化工艺，即首先采用沉积工艺在半导体柱101以及基底100表面形成金属层，再经RTA(Rapid Thermal Annealing，快速热退火处理)处理，以使金属层与硅反应生成金属硅化物。由于阵列排布的半导体柱101之间具有间隙，而位于间隙中的金属层与半导体柱101的接触面积较小，从而使得位于间隙中的金属层较难全部转化为金属硅化物，也就是说，在采用金属硅化物作为位线102时，位于两个半导体柱101之间的位线102有可能是不连续的膜层，从而可能降低半导体结构的良率。并且，由于金属硅化物的高温稳定性较差，当制备工艺温度较高时，金属硅化物的结构将会被破坏，从而降低位线102的电性能。而采用金属层作为位线102结构时，可以采用沉积工艺形成位线102，沉积工艺形成的位线102具有较高的均匀性，使得形成于两个半导体柱101之间的位线102为连续的膜层，提高半导体结构的良率。

具体地，在一些实施例中，基底100为硅基底100，位线102包括：沿远离基底100方向依次堆叠设置的金属硅化物层、阻挡层以及金属层。当基底100为硅基底时，设置位于位线102包括金属硅化物层，且金属硅化物层与基底100直接相接触，可以进一步改善位线102的电性能。这是因为，金属硅化物层中包含与基底100相同的硅元素，使得金属硅化物层与基底100的材料特性相近，例如晶格适配度较低，一方面有利于载流子的传输；另一方面，由于金属硅化物层与基底100的材料特性相近，因此，金属硅化物对基底100的应力较小，从而可以避免对基底100造成应力损伤，进一步提高半导体结构整体的电性能。由于位线102中同时还设置金属层，金属层的存在不仅可以提高位线102的高温稳定性，还可以保证位线102的连续性，从而保持半导体结构较高的良率。

此外，位线102中还设置有阻挡层，阻挡层设置于金属层以及金属硅化物层之间，一方面可以提高金属层与金属硅化物层之间的粘附性，另一方面可以防止金属层中的金属离子扩散至金属硅化物层以及基底100中，进一步改善位线102的电性能。

具体地，在一些实施例中，金属硅化物层的材料可以为硅化钛、硅化钼、硅化钴或者硅化镍中的任一者，阻挡层的材料可以为氮化钛、钛、氮化钽、钽中的任一者，金属层的材料可以为钨、钼、钛、钴或者钌中的至少一者。例如，金属硅化物层的材料可以为硅化钛，阻挡层的材料可以为氮化钛，金属层的材料可以为钨。金属硅化物层与阻挡层的材料中具有相同的元素，使得金属硅化物层与阻挡层的材料特性接近，从而进一步改善载流子的传输能力，提高位线102的电性能。

在另一些实施例中，位线102也可以仅包括金属层。设置位线102仅包括金属层，使得在实际制备位线102的工艺过程中，仅需采用沉积工艺以形成金属层即可，较大地简化了实际制备位线102的工艺步骤。此外，设置位线102仅包括金属层可以进一步提高位线102的高温稳定性，即使制备工艺过程中的温度过高，也可以保持位线102完整的结构，如此，可以保持位线102的较好的电性能。具体地，在一些实施例中，金属可以包括：钨、钼、钛、钴或者钌中的至少一者。

在一些实施例中，还包括：字线103，字线103在第二方向上延伸，字线103将沿第二方向排列的一列半导体柱101侧面包围，且被字线103包围的半导体柱101为沟道区的半导体柱101。字线103可以作为半导体结构的栅极，用于基于控制信号导通沟道区，实现源极与漏极之间的载流子传输。在一些实施例中，字线103的材料可以为钨、钼、钛、钴或者钌中的至少一者。

在一些实施例中，还可以包括：栅介质层(未图示)，栅介质层环绕沟道区对应的半导体柱101侧面，且位于沟道区和包围沟道区的字线103之间。栅介质层用于将字线103与沟道区的半导体柱101隔离开来，栅介质层位于沟道区的半导体柱101表面，使得由半导体柱101组构成的晶体管成为低压器件。换句话说，由于栅介质层的存在，使得对晶体管施加较小的电压，便能击穿晶体管，完成数据的写入，从而有利于改善半导体结构的性能。在一些实施例中，栅介质层的材料可以包括氧化硅、氮化硅或者氮氧化硅中的至少一种。

在一些实施例中，还包括：电容结构，电容结构与半导体柱101的掺杂区电连接，具体地，电容结构和位线102分别与不同的掺杂区形成电连接。即，位线102与底部掺杂区电连接时，电容结构与顶部掺杂区电连接；位线102与顶部掺杂区电连接时，电容结构与底部掺杂区电连接。具体地，电容结构可以包括沿远离半导体柱101方向依次堆叠的下电极层(未图示)、电容介质层(未图示)以及上电极层(未图示)，其中，下电极层的材料和上电极层的材料可以相同，下电极层的材料和上电极层的材料均可以为镍化铂、钛、钽、钴、多晶硅、铜、钨、氮化钽、氮化钛或者钌中的至少一种。在另一些实施例中，下电极层的材料和上电极层的材料也可以不同。电容介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛等高介电常数材料。

上述公开实施例提供的半导体结构的技术方案中，通过设置位线102将沿第一方向排列的一行半导体柱101的侧面包围，由于半导体柱101的侧面积大于半导体柱101的底面积，当位线102环绕半导体柱101的侧面时，相较于目前的位线102与半导体柱101的底面或者顶面电连接而言，位线102与半导体柱101的接触面积增大，从而减小了位线102与半导体柱101之间的接触电阻率，提高位线102传输数据信息的速率，进而提高半导体结构的电性能。

相应地，本公开实施例还提供一种半导体结构的制备方法，该半导体结构的制备方法可用于制备上述实施例提供的半导体结构，以下将结合附图对本公开一实施例提供的半导体结构进行详细说明。

参考图1，提供基底100，在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100也可以为锗基底100、锗硅基底100、碳化硅基底100或者绝缘体上的硅基底100。

参考图2至图4，在基底100上形成半导体柱101，半导体柱101阵列排布，半导体柱101具有沟道区以及位于沟道区相对两侧的掺杂区。具体地，在一些实施例中，形成阵列排布的多个半导体柱101的方法可以包括：

参考图2，在基底100上形成阵列排布的多个初始半导体柱1；在一些实施例中，初始半导体柱1的材料可以与基底100的相同，也就是说，可以直接对基底100进行刻蚀工艺以形成初始半导体柱1，有利于简化工艺流程，并节约制备成本。形成初始半导体柱1的步骤可以为：对基底100表面进行图形化处理，用于定义初始半导体柱1的位置；对图形化的基底100进行刻蚀工艺，以形成具有预设高度的初始半导体柱1。其中，形成的初始半导体柱1阵列的排列方向与后续形成的位线102的延伸方向相同。具体地，在一些实施例中，可以采用自对准多重曝光技术(SAQP，Self-Aligned Quadruple Patterning)或者自对准多重成像技术(SADP，Self-aligned Double Patterning)对基底100100进行图形化处理。

在一些实施例中，在形成初始半导体柱1的步骤中，还可以形成多个第一隔离槽，第一隔离槽的延伸方向与后续形成的位线102的延伸方向相同，用于隔离相邻的位线102，防止相邻的位线102之间产生电干扰。

参考图3至图4，对多个初始半导体进行刻蚀，形成多个半导体柱101。具体地，在一些实施例中，形成多个半导体柱101的步骤可以包括：对初始半导体柱1表面进行图形化处理，用于定义半导体柱101的位置；对图形化的初始半导体柱1进行刻蚀工艺，形成多个相互分立的半导体柱101。在一些实施例中，可以采用SAQP工艺或者SADP工艺中的任一项刻蚀工艺对初始半导体柱1进行图形化处理。

在一些实施例中，可以在形成相互分立的半导体柱101之后，对每一半导体柱101进行掺杂工艺，以形成沟道区以及位于沟道区两侧的掺杂区。位于沟道区两侧的掺杂区构成半导体结构的源极以及漏极，在一些实施例中，掺杂区中的掺杂离子可以与沟道区中的掺杂离子类型不同。具体地，在一些实施例中，掺杂区中的掺杂离子可以为P型离子，例如可以是硼离子、铟离子或者镓离子中的至少一种，沟道区中的掺杂离子可以为N型离子，例如可以是砷离子、磷离子或者锑离子中的至少一种。在另一些实施例中，掺杂区中的掺杂离子可以为N型离子，沟道区中的掺杂离子可以为P型离子。在另一些实施例中，掺杂区中的掺杂离子也可以与沟道区中的掺杂离子类型相同。具体地，在一些实施例中，可以采用离子注入或者热扩散中的任一种工艺方法对半导体柱101进行掺杂工艺。

在另一些实施例中，也可以在形成半导体柱101之前，对初始半导体柱1进行掺杂，以形成沟道区以及位于沟道区两侧的掺杂区，如此，可以对数量较少的初始半导体柱1进行掺杂，节省工艺流程。在又一些实施中，也可以在形成初始半导体柱1之前，对基底100进行掺杂，从而，在形成相互分立的半导体柱101之后，半导体柱101具有沟道区以及位于沟道区两侧的掺杂区。

参考图3至图11，形成位线102，位线102在第一方向上延伸，且位线102将沿第一方向排列的一行半导体柱101侧面包围。相较于设置每一位线102与半导体柱101的底面或者顶面电连接而言，可以大大增加位线102与半导体柱101的接触面积，从而较大地减小位线102与半导体柱101之间的接触电阻率，以提高位线102传输数据信息的速率，提高半导体结构的电性能。

在一些实施例中，位线102将半导体柱101中的一掺杂区的半导体柱101侧面包围。也就是说，位线102与半导体结构的源极或者漏极形成电连接，从而可以将源极或者漏极的电信号引出。设置位线102包围半导体柱101中其中一个掺杂区的半导体柱101侧面，相较于位线102与掺杂区的半导体柱101端部电连接而言，大大增加了位线102与半导体柱101的接触面积，从而较大地减小了位线102与掺杂区之间的接触电阻率，提高了位线102传输信号的速度，从而可以改善半导体结构整体的电性能。

在一些实施例中，掺杂区包括顶部掺杂区以及底部掺杂区，底部掺杂区位于沟道区朝向基底100的一侧，在底部掺杂区的半导体柱101侧面形成位线102。顶部掺杂区位于沟道区远离基底100的一侧，底部掺杂区位于沟道区朝向基底100的一侧。相较于设置位线102包围顶部掺杂区的半导体柱101侧面而言，设置位线102包围底部掺杂区的半导体柱101侧面，一方面有利于简化实际制备位线102的工艺，这是因为，底部掺杂区朝向基底100设置，在采用沉积工艺形成位线102时，可以以基底100为掩膜，在底部掺杂区形成位线102，从而可以省去额外形成掩膜的步骤。另一方面，设置位线102与底部掺杂区电连接，还可以使得半导体柱101在与其他导电单元形成电连接，例如与电容结构形成电连接时，为形成电容结构提供较大的工艺操作空间。

参考图3至图11，在一些实施例中，在底部掺杂区的半导体柱101侧面形成位线102工艺方法包括：

形成牺牲层4，牺牲层4将沿第一方向排列的一行半导体柱101中的每一底部掺杂区的半导体柱101侧面包围，牺牲层4用于预留出后续形成位线102的空间，当后续牺牲层4被去除，且在牺牲层4原有位置处形成位线102时，使得形成的位线102可以包围每一底部掺杂区的半导体柱101侧面；形成第一隔离结构103，第一隔离结构103位于被牺牲层4暴露出表面的半导体柱101侧面，也就是说，第一隔离结构103形成于牺牲层4以外的半导体柱101侧面，具体地，在一些实施例中，牺牲层4可以位于顶部掺杂区以及沟道区的半导体柱101侧面。第一隔离结构103可以作为掩膜，在后续去除牺牲层4之后，在牺牲层4原有位置形成位线102时，由于第一隔离结构103位于顶部掺杂区以及沟道区的半导体柱101侧面，使得形成的位线102仅位于底部掺杂区的半导体柱101侧面，不仅可以简化形成位线102的工艺，还可以提高形成的位线102的良率；去除牺牲层4，暴露出底部掺杂区的半导体柱101侧面，暴露出的底部掺杂区的半导体柱101侧面用于后续形成位线102；在底部掺杂区的半导体柱101侧面形成位线102。

在一些实施例中，在底部掺杂区的半导体柱101侧面形成位线102的工艺过程中，还可以包括：形成第二隔离结构，第二隔离结构位于相邻的两条位线102之间，用于隔离相邻的两条位线102，防止相邻的两条位线102产生电干扰。具体地，在一些实施例中，可以在形成第一隔离结构103的步骤之前形成第二隔离结构，具体地，形成第二隔离结构位于相邻的两条位线102之间的方法包括：

参考图3至图7，形成第二隔离结构105，第二隔离结构105位于相邻的两行半导体柱101之间，且第二隔离结构105与半导体柱101之间具有空隙；在形成位线102之前形成位于位线102之间的第二隔离结构105，如此，后续在形成位线102时，第二隔离结构105可以作为掩膜，使得形成的位线102可以位于第二隔离结构105的两侧，第二隔离结构105起到隔离相邻的位线102的作用。相较于先形成位线102，再形成第二隔离结构105而言，可以简化工艺步骤，这是因为，若不先形成第二隔离结构105，形成的位线102将填满半导体柱101之间的空隙，需要对形成的位线102进行刻蚀，在相邻的半导体柱101的位线102之间形成隔离槽，再在隔离槽中形成第二隔离结构105，使得制备第二隔离结构105的步骤较为复杂。而先形成第二隔离结构105后，再形成位线102时，只需在第二隔离结构105两侧形成位线102即可，无需再对位线102进行刻蚀，简化工艺步骤。

具体地，形成第二隔离结构105的方法为：

参考图3，在初始半导体柱1之间形成初始第二隔离结构2，初始第二隔离结构2填满初始半导体柱1之间的空隙。在一些实施例中，初始第二隔离结构2的材料可以是氧化硅或者氮化硅中的至少一者。在一些实施例中，可以采用沉积工艺在初始半导体柱1之间沉积初始第二隔离结构2的材料，沉积工艺可以为热氧化工艺或原子层沉积工艺中的任一种；采用CMP(Chemical Mechanical Polishing，化学机械研磨)工艺对初始第二隔离结构2材料进行机械研磨，以使初始第二隔离结构2材料与初始半导体柱1的顶面齐平，有利于后续进行图形化处理。

参考图4，对初始半导体柱1表面进行图形化处理，用于定义半导体柱101的位置；对图形化的初始半导体柱1进行刻蚀工艺，形成多个相互分立的半导体柱101。

参考图5，在相邻的半导体柱101之间形成掩膜层3，掩膜层3填满相邻半导体柱101之间的空隙，且掩膜层3的侧壁与初始第二隔离结构2的侧壁相接触；在一些实施例中，掩膜层3的材料可以为硬掩膜材料，例如可以为SOH或者SOC中的任一者，在一些实施例中，可以采用沉积工艺在相邻的半导体柱101之间沉积硬掩膜材料；采用CMP工艺对硬掩膜材料进行机械研磨，以使硬掩膜材料与初始第二隔离结构2的顶面齐平，有利于后续对初始第二隔离结构2进行图形化处理。

参考图6，对初始第二隔离结构2表面进行图形化处理，用于定义第二隔离结构105的位置；对图形化的初始第二隔离结构2进行刻蚀工艺，形成第二隔离结构105，第二隔离结构105位于相邻的半导体柱101之间，且第二隔离结构105的延伸方向与后续形成的位线102的延伸方向相同。在一些实施例中，可以采用SAQP工艺或者SADP工艺中的任一项刻蚀工艺对初始半导体柱1进行图形化处理。

参考图7，去除掩膜层3。

参考图8，形成牺牲层4，牺牲层4填满第二隔离结构105与半导体柱101之间的空隙，如此，后续在去除牺牲层4，并在牺牲层4原有的位置形成位线102时，使得形成的位线102位于第二隔离结构105两侧，且与第二隔离结构105的侧壁相接触，从而使第二隔离结构105起到隔离相邻的位线102的作用。在一洗实施例中，牺牲层4包覆底部掺杂区的半导体柱101侧面，使得后续形成的位线102仅包围底部掺杂区的半导体柱101侧面。具体地，在一些实施例中，形成牺牲层4的方法可以为：

在第二隔离结构105与半导体柱101之间形成初始牺牲层，初始牺牲层填满第二隔离结构105与半导体柱101之间的空隙，且初始牺牲层包围半导体柱101侧面；在一些实施例中，初始牺牲层的材料可以为氮化硅、旋涂碳或氮氧化硅等，形成初始牺牲层的方法可以为：采用沉积工艺在第二隔离结构105与半导体柱101之间沉积初始牺牲层的材料，沉积工艺可以为化学气相工艺或者原子层工艺中的任一者；采用CMP工艺对初始牺牲层材料进行机械研磨，以使初始牺牲层材料与初始第二隔离结构2的顶面齐平，有利于后续对初始牺牲层进行图形化处理；采用回刻蚀工艺对初始牺牲层进行刻蚀，以刻蚀掉位于顶部掺杂区以及沟道区的半导体柱101侧面的初始牺牲层，形成包围底部掺杂区的牺牲层4。

形成图9，形成第一隔离结构103，第一隔离结构103形成于牺牲层4暴露出的半导体柱101侧面，具体地，第一隔离结构103位于顶部掺杂区以及沟道区的半导体柱101侧面。在一些实施例中，第一隔离结构103的材料可以与第二隔离结构105的材料相同，例如可以为氧化硅或者氮化硅中的至少一者，且第一隔离结构103的侧壁与第二隔离结构105的侧壁相接触。在一些实施例中，可以采用沉积工艺在形成第一隔离结构103，沉积工艺可以为热氧化工艺或原子层沉积工艺中的任一种。

参考10，去除牺牲层4，暴露出底部掺杂区的半导体柱101侧面，用于后续形成位线102。具体地，在一些实施例中，可以采用湿法刻蚀工艺或者干法刻蚀工艺中的任一种工艺去除牺牲层4。

参考图11，形成位线102，位线102填满第二隔离结构105与半导体柱101之间的空隙，也就是说，在牺牲层4的原有位置形成位线102，形成的位线102沿第一方向延伸，且将沿第一方向排列的一行半导体柱101的底部掺杂区侧面包围，从而与半导体结构的源极或者漏极形成电连接。相较于目前的位线102与半导体柱101的底面或者顶面电连接而言，设置位线102与底部掺杂区的半导体柱101的侧面包围，使得位线102与底部掺杂区的接触面积增大，从而减小位线102与底部掺杂区之间的接触电阻率，提升位线102的电性能，进而改善半导体结构的电性能。

在一些实施例中，可以采用沉积工艺形成位线102。相较于目前的采用硅金属化工艺形成位线102而言，采用沉积工艺有利于形成连续的位线102膜层，即位于第一方向上的相邻的半导体柱101之间的位线102为连续膜层，从而提高形成的半导体结构的良率。这是因为，采用硅金属化工艺形成位线102时，首先采用沉积工艺在半导体柱101以及基底100表面形成金属层，再经RTA处理，以使金属层与硅反应生成金属硅化物。由于阵列排布的半导体柱101之间具有间隙，而位于间隙中的金属层与半导体柱101的接触面积较小，从而使得位于间隙中的金属层较难全部转化为金属硅化物，也就是说，在采用金属硅化物作为位线102时，位于两个半导体柱101之间的位线102有可能是不连续的膜层，从而可能降低半导体结构的良率。并且，由于金属硅化物的高温稳定性较差，当制备工艺温度较高时，金属硅化物的结构将会被破坏，从而降低位线102的电性能。而沉积工艺形成的位线102具有较高的均匀性，使得形成于两个半导体柱101之间的位线102为连续的膜层，提高半导体结构的良率。

具体地，在一些实施例中，基底100为硅基底100，位线102包括：沿远离基底100方向依次堆叠的金属硅化物层、阻挡层以及金属层。形成的金属硅化物层与基底100直接相接触，可以进一步改善位线102的电性能。这是因为，金属硅化物层中包含与基底100相同的硅元素，使得金属硅化物层与基底100的材料特性相近，例如晶格适配度较低，一方面有利于载流子的传输；另一方面，由于金属硅化物层与基底100的材料特性相近，因此，金属硅化物对基底100的应力较小，从而可以避免对基底100造成应力损伤，进一步提高半导体结构整体的电性能。

此外，位线102中还形成有金属层，金属具有较高的热稳定性，使得在实际制备位线102的工艺过程中，由于金属较高的热稳定性，即使制备工艺温度较高，也不会破坏位线102的结构，即位线102可以保持较为完整的形貌，从而改善位线102自身的电性能。

位线102中还形成有阻挡层，阻挡层设置于金属层以及金属硅化物层之间，一方面可以提高金属层与金属硅化物层之间的粘附性，另一方面可以防止金属层中的金属离子扩散至金属硅化物层以及基底100中，进一步改善位线102的电性能。

具体地，在一些实施例中，金属硅化物层的材料为硅化钛、硅化钼、硅化钴或者硅化镍中的任一者，阻挡层的材料为氮化钛、钛、氮化钽、钽中的任一者，金属层的材料为钨、钼、钛、钴或者钌中的至少一者；形成位线102的工艺可以包括：采用原子层沉积工艺在基底100上依次沉积第一金属材料、阻挡层材料以及第二金属材料，其中，第一金属材料与硅基底100反应形成金属硅化物层，沉积阻挡层材料形成阻挡层，沉积第二金属材料形成金属层。具体地，在一些实施例中，第一金属层的材料可以是钛，阻挡层的材料可以是硅化钛，第二金属层的材料可以是钨。第一金属层的厚度小于第二金属层的厚度，由于第一金属层的厚度较小，因此，第一金属层与硅基底100接触时，会与硅反应形成硅化钛，从而形成薄层金属硅化物，该薄层金属硅化物由于具有与硅相同的元素，与基底100的材料特性相近，从而提高载流子的传输速率。此外，金属硅化物层与阻挡层的材料中具有相同的元素，使得金属硅化物层与阻挡层的材料特性接近，从而进一步改善载流子的传输能力，提高位线102的电性能。

在另一些实施例中，位线102也可以仅包括金属层，如此，在制备位线102的工艺过程中，仅需采用沉积工艺以形成金属层即可，较大地简化了实际制备位线102的工艺步骤。此外，形成的位线102仅包括金属层可以进一步提高位线102的高温稳定性，即使制备工艺过程中的温度过高，也可以保持位线102完整的结构，如此，可以保持位线102的较好的电性能。

具体地，在一些实施例中，沉积工艺所使用的金属可以包括钨、钼、钛、钴或者钌中的至少一者。

参考图12至图16以及图1，在一些实施例中，还包括：形成字线103，字线103在第二方向上延伸，字线103将沿第二方向排列的一列半导体柱101侧面包围，且被字线103包围的半导体柱101为沟道区的半导体柱101。字线103作为半导体结构的栅极，用于导通沟道区，实现源极与漏极之间的载流子传输。

在一些实施例中，在形成字线103之前，还包括：形成第三隔离结构106，第三隔离离结构106位于第二方向上相邻的两列半导体柱101之间，且第三隔离结构106沿第二方向延伸，第三隔离结构106起到隔离后续形成的相邻的字线103的作用，防止相邻的两条字线103之间产生电干扰。

具体地，形成第三隔离结构106的方法为：

参考图12，在第一隔离结构103侧面形成初始隔离结构5，初始隔离结构5填满相邻的第一隔离结构103之间的间隙。在一些实施例中，初始隔离结构5的材料与第一隔离结构103以及第二隔离结构105的材料相同，也即是说，第一隔离结构103、第二隔离结构105以及初始隔离结构5为一体化结构，且第一隔离结构103、第二隔离结构105以及初始隔离结构5填满半导体柱101阵列中，相邻的半导体柱101之间的空隙，起到对相邻的半导体柱101进行隔离的作用。这里将第一隔离结构103、第二隔离结构105以及初始隔离结构5的整体组合称为隔离结构。

具体地，在一些实施例中，可以采用沉积工艺在第一隔离结构103侧面形成初始隔离结构5，例如可以采用热氧化工艺或者原子层沉积工艺中的任一种。

参考图13，对隔离结构表面进行图形化工艺，用于定义第三隔离结构106的位置，在一些实施例中，仅对部分隔离结构表面进行图形化工艺，即保留部分隔离结构，后续形成第三隔离结构106之后，剩余部分隔离结构位于第三隔离结构106的两侧，并包围住第二方向上的一列半导体柱101侧面；对图形化的隔离结构进行刻蚀工艺，以在隔离结构内形成预设深度的凹槽，在一些实施例中；采用沉积工艺在凹槽中形成第三隔离结构106，第三隔离结构106填满凹槽。在一些实施例中，第三隔离结构106的材料可以与第一隔离结构103、第二隔离结构105以及初始隔离结构5的材料不同，如此，后续在对位于半导体柱101侧面的隔离结构进行刻蚀以暴露出顶部掺杂区的半导体柱101侧面时，可以利用刻蚀选择比，使得在对半导体柱101侧面的隔离结构进行刻蚀时，不会对第三隔离结构106造成损伤，从而保持第三隔离结构106的完整性。具体地，在一些实施例中，当隔离结构的材料为氧化硅时，第三隔离结构106的材料可以为氮化硅。

参考图14，采用回刻蚀工艺对每一半导体柱101侧壁的隔离结构进行回刻蚀，以露出顶部掺杂区的半导体柱101侧面，由于隔离结构的材料与第三隔离结构106的材料不相同，因此可以利用刻蚀选择比，在刻蚀隔离结构的时候，不会对第三隔离结构106造成工艺损伤。

参考图15，在顶部掺杂区的半导体柱101侧面形成保护层107，保护层107用于对顶部掺杂区的半导体柱101侧面进行保护，防止在后续对沟道区的半导体注侧壁的隔离结构进行刻蚀时，对顶部掺杂区的半导体柱101侧面造成工艺损伤。具体地，在一些是实施例，保护层107的材料与隔离结构的材料不同，如此，可以利用刻蚀选择比，后续在对沟道区的半导体柱101侧面的隔离结构进行刻蚀时，不会对顶部掺杂区的半导体柱101侧面的保护层107造成工艺损伤，使得保护层107对顶部掺杂区的半导体柱101侧面起到较好的保护作用。具体地，在一些实施例中，当隔离结构的材料为氧化硅时，保护层107的材料可以为氮化硅。

参考图16，采用回刻蚀工艺对位于沟道区的半导体柱101侧面的隔离结构进行刻蚀，以露出沟道区的半导体柱101侧面，用于后续形成包围沟道区的半导体柱101侧面的字线103。

参考图1，在沟道区的半导体柱101侧壁形成字线103。具体地，在一些实施例中，在形成字线103之前，可以在沟道区的半导体侧壁形成栅介质层，栅介质层用于将字线103与沟道区的半导体柱101隔离开来。在一些实施例中，可以采用沉积工艺在沟道区的半导体柱101侧壁形成栅介质层，栅介质层的材料可以包括：氧化硅、氮化硅或者氮氧化硅中的至少一种。

形成字线103的方法包括：在栅介质层表面形成字线103，字线103将第二方向上的一列半导体柱101的沟道区的半导体柱101侧面包覆在内，构成全环绕栅极(GAA，Gate-All-Around)晶体管，能够构成3D堆叠的存储器件，有利于提高半导体结构的集成密度。在一些实施例中，可以采用沉积工艺形成字线103，例如可以采用化学气相沉积、物理气相沉积、原子层沉积、或者金属有机化合物化学气相沉淀中的任一种工艺。字线103的材料可以包括：钴、镍、钼、钛、钨、钽或者铂中的至少一种。

上述实施例提供的半导体结构的制备方法中，形成的位线102将沿第一方向排列的一行半导体柱101的侧面包围，相较于目前的位线102与半导体柱101的底面或者顶面电连接而言，位线102将半导体柱101的侧面包围，使得位线102与半导体柱101的接触面积增大，从而减小位线102与半导体柱101之间的接触电阻率，提升位线102的电性能，进而改善半导体结构的电性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：

基底；

半导体柱，在所述基底上阵列排布，所述半导体柱具有沟道区以及位于所述沟道区相对两侧的掺杂区；

位线，所述位线在第一方向上延伸，且所述位线将沿所述第一方向排列的一行所述半导体柱侧面包围。

2.根据权利要求1所述的半导体结构，所述位线将所述半导体柱中的一所述掺杂区的所述半导体柱侧面包围。

3.根据权利要求2所述的半导体结构，其特征在于，在沿所述掺杂区指向所述沟道区的方向上，与所述位线接触的所述掺杂区对应的所述半导体柱的尺寸为15mm～40mm。

4.根据权利要求1所述的半导体结构，其特征在于，所述位线包括至少一层金属层。

5.根据权利要求4所述的半导体结构，其特征在于，所述基底为硅基底，所述位线包括：沿远离所述基底方向依次堆叠设置的金属硅化物层、阻挡层以及金属层。

6.根据权利要求5所述的半导体结构，其特征在于，所述金属硅化物层的材料为硅化钛、硅化钼、硅化钴或者硅化镍中的任一者，所述阻挡层的材料为氮化钛、钛、氮化钽、钽中的任一者，所述金属层的材料为钨、钼、钛、钴或者钌中的至少一者。

7.根据权利要求4所述的半导体结构，其特征在于，所述位线仅包括金属层。

8.根据权利要求7所述的半导体结构，其特征在于，所述金属包括：钨、钼、钛、钴或者钌中的至少一者。

9.根据权利要求1所述的半导体结构，其特征在于，还包括：字线，所述字线在第二方向上延伸，所述字线将沿所述第二方向排列的一列所述半导体柱侧面包围，且被所述字线包围的所述半导体柱为所述沟道区的半导体柱。

10.一种半导体结构的制备方法，其特征在于，包括：

提供基底；

在所述基底上形成半导体柱，所述半导体柱阵列排布，所述半导体柱具有沟道区以及位于所述沟道区相对两侧的掺杂区；

形成位线，所述位线在第一方向上延伸，且所述位线将沿所述第一方向排列的一行所述半导体柱侧面包围。

11.根据权利要求10所述的半导体结构的制备方法，所述位线将所述半导体柱中的一所述掺杂区的所述半导体柱侧面包围。

12.根据权利要求11所述的半导体结构的制备方法，其特征在于，所述掺杂区包括顶部掺杂区以及底部掺杂区，所述底部掺杂区位于所述沟道区朝向所述基底的一侧，在所述底部掺杂区的所述半导体柱侧面形成所述位线。

13.根据权利要求12所述的半导体结构的制备方法，其特征在于，所述在所述底部掺杂区的所述半导体柱侧面形成所述位线工艺方法包括：

形成牺牲层，所述牺牲层将沿所述第一方向排列的一行所述半导体柱中的每一所述底部掺杂区的所述半导体柱侧面包围；

形成第一隔离结构，所述第一隔离结构位于被所述牺牲层暴露出表面的所述半导体柱侧面；

去除所述牺牲层，暴露出所述底部掺杂区的半导体柱侧面；

在所述底部掺杂区的所述半导体柱侧面形成位线。

14.根据权利要求13所述的半导体结构的制备方法，其特征在于，采用沉积工艺形成所述位线。

15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述基底为硅基底，所述位线包括：沿远离所述基底方向依次堆叠的金属硅化物层、阻挡层以及金属层。

16.根据权利要求15所述的半导体结构的制备方法，其特征在于，所述金属硅化物层的材料为硅化钛、硅化钼、硅化钴或者硅化镍中的任一者，所述阻挡层的材料为氮化钛、钛、氮化钽、钽中的任一者，所述金属层的材料为钨、钼、钛、钴或者钌中的至少一者；形成所述位线的工艺包括：采用原子层沉积工艺在所述基底上依次沉积第一金属材料、阻挡层材料以及第二金属材料，其中，所述第一金属材料与所述硅基底反应形成所述金属硅化物层，沉积所述阻挡层材料形成所述阻挡层，沉积所述第二金属材料形成所述金属层。

17.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述位线仅包括金属层。

18.根据权利要求16所述的半导体结构的制备方法，其特征在于，所述沉积工艺所使用的金属包括钨、钼、钛、钴或者钌中的至少一者。

19.根据权利要求13所述的半导体结构的制备方法，其特征在于，还包括：形成第二隔离结构，所述第二隔离结构位于相邻的两条所述位线之间；其中，在形成所述第一隔离结构的步骤之前形成所述第二隔离结构，形成所述第二隔离结构位于相邻的两条所述位线之间的方法包括：

形成所述第二隔离结构，所述第二隔离结构位于相邻的两行半导体柱之间，且所述第二隔离结构与所述半导体柱之间具有空隙；

形成所述牺牲层，所述牺牲层填满所述第二隔离结构与所述半导体柱之间的空隙；

形成所述第一隔离结构；

去除所述牺牲层；

形成所述位线，所述位线填满所述第二隔离结构与所述半导体柱之间的空隙。

20.根据权利要求10所述的半导体结构的制备方法，其特征在于，还包括：形成字线，所述字线在第二方向上延伸，所述字线将沿所述第二方向排列的一列所述半导体柱侧面包围，且被所述字线包围的所述半导体柱为所述沟道区的半导体柱。

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