CN115188760B - 半导体结构的形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000463 material Substances 0.000 claims abstract description 240
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 113
- 229920005591 polysilicon Polymers 0.000 claims abstract description 111
- 239000004020 conductor Substances 0.000 claims abstract description 57
- 230000002093 peripheral effect Effects 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 51
- 238000002955 isolation Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 440
- 238000005530 etching Methods 0.000 claims description 32
- 230000008569 process Effects 0.000 claims description 32
- 150000002500 ions Chemical class 0.000 claims description 31
- 239000011241 protective layer Substances 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- -1 phosphorus ions Chemical class 0.000 claims description 17
- 229910052698 phosphorus Inorganic materials 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- 239000002994 raw material Substances 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 9
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 6
- QYKABQMBXCBINA-UHFFFAOYSA-N 4-(oxan-2-yloxy)benzaldehyde Chemical compound C1=CC(C=O)=CC=C1OC1OCCCC1 QYKABQMBXCBINA-UHFFFAOYSA-N 0.000 claims description 4
- 238000005234 chemical deposition Methods 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 238000005516 engineering process Methods 0.000 claims description 3
- 229910000073 phosphorus hydride Inorganic materials 0.000 claims description 3
- 239000002210 silicon-based material Substances 0.000 claims description 2
- 230000009286 beneficial effect Effects 0.000 abstract description 2
- 239000011810 insulating material Substances 0.000 description 13
- 230000007547 defect Effects 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 7
- 230000000877 morphologic effect Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
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Abstract
本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，衬底包括阵列区和外围区，阵列区包括第一有源区以及第一隔离区，外围区包括第二有源区以及第二隔离区；去除部分第一有源区，以形成第一沟槽；形成位线接触材料层，位线接触材料层仅覆盖阵列区的衬底的表面且填充满第一沟槽；形成第一多晶硅材料层，第一多晶硅材料层仅覆盖外围区的衬底的上表面，且第一多晶硅材料层与第二有源区相接触；形成导电材料层，导电材料层包括第一导电材料层和第二导电材料层；其中，位线结构通过位线接触结构与第一有源区电连接，第二导电层和第一多晶硅层构成栅极结构。本发明实施例有利于提高半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构的形成方法。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括电容器和晶体管，晶体管的栅极与字线相连、漏极与位线相连、源极与电容器相连，字线上的电压信号能够控制晶体管的打开或关闭，进而通过位线读取存储在电容器中的数据信息，或者通过位线将数据信息写入到电容器中进行存储。
现有的工艺中形成的半导体结构的部分位线结构中容易形成空隙，不同位线结构的高度和宽度也容易产生差异，影响着半导体结构的性能。
如何改善位线结构的形貌缺陷，成为本领域技术人员亟须解决的问题。
发明内容
本发明实施例提供一种半导体结构的形成方法，有利于解决位线结构的形貌缺陷问题。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括阵列区和外围区，所述阵列区包括多个相互分立的第一有源区以及位于所述第一有源区之间的第一隔离区，所述外围区包括多个相互分立的第二有源区以及位于所述第二有源区之间的第二隔离区；去除部分所述第一有源区，以形成第一沟槽；形成位线接触材料层，所述位线接触材料层仅覆盖所述阵列区的所述衬底的表面且填充满所述第一沟槽；形成第一多晶硅材料层，所述第一多晶硅材料层仅覆盖所述外围区的所述衬底的上表面，且所述第一多晶硅材料层与所述第二有源区相接触；形成导电材料层，所述导电材料层包括第一导电材料层和第二导电材料层，所述第一导电材料层覆盖所述位线接触材料层的上表面，所述第二导电材料层覆盖所述第一多晶硅材料层的上表面；去除部分所述第一导电材料层和部分所述位线接触材料层，剩余的所述第一导电材料层构成位线结构，剩余的所述位线接触材料层构成位线接触结构；去除部分所述第二导电材料层和部分所述第一多晶硅材料层，剩余的所述第二导电材料层构成第二导电层，剩余的所述第一多晶硅材料层构成第一多晶硅层；其中，所述位线结构通过所述位线接触结构与所述第一有源区电连接，所述第二导电层和所述第一多晶硅层构成栅极结构。
另外，形成所述位线接触材料层的工艺步骤包括：形成位线接触原始材料层，所述位线接触原始材料层覆盖所述衬底的表面且填充满所述第一沟槽；形成第一光刻胶层，所述第一光刻胶层仅覆盖位于所述阵列区的所述位线接触原始材料层的上表面；去除位于所述外围区的所述位线接触原始材料层，剩余的所述位线接触原始材料层构成所述位线接触材料层；去除所述第一光刻胶层。
另外，形成所述位线接触初始材料层的工艺步骤包括：利用化学气相沉积工艺形成第二多晶硅材料层，所述第二多晶硅材料层覆盖所述衬底的表面且填充满所述第一沟槽；利用离子注入技术向所述第二多晶硅材料层内注入磷离子或硼离子，以形成所述位线接触原始材料层。
另外，所述位线接触原始材料层中掺杂的所述磷离子的浓度为3×1015离子数每立方厘米～4×1015离子数每立方厘米；所述位线接触原始材料层中掺杂的所述硼离子的浓度为2×1016离子数每立方厘米～4×1016离子数每立方厘米。
另外，在形成所述位线接触原始材料层之前，形成保护层，所述保护层位于所述外围区的所述衬底上表面；在去除位于所述外围区的所述位线接触原始材料层的工艺步骤中，还去除位于所述外围区的所述保护层，以暴露出所述第二有源区上表面。
另外，形成所述第一多晶硅材料层的步骤包括：形成第一多晶硅原始材料层，所述第一多晶硅原始材料层覆盖所述外围区的所述衬底的上表面和所述阵列区的所述位线接触材料层的上表面；形成第二光刻胶层，所述第二光刻胶层仅覆盖位于所述外围区的所述第一多晶硅原始材料层的上表面；去除位于所述阵列区的所述第一多晶硅原始材料层，剩余的所述第一多晶硅原始材料层构成所述第一多晶硅材料层；去除所述第二光刻胶层。
另外，形成所述第一多晶硅原始材料层的步骤包括：在480摄氏度～520摄氏度的反应温度下，提供四氢化硅气体和磷化氢气体，采用低压化学沉积法制备所述第一多晶硅原始材料层。
另外，所述第一多晶硅原始材料层中磷离子的浓度为7×1020离子数每立方厘米～9×1020离子数每立方厘米。
另外，在形成所述第一多晶硅原始材料层之前，还包括：在所述位线接触材料层上表面形成第一牺牲层；在去除所述阵列区的所述第一多晶硅原始材料层的工艺步骤中，刻蚀去除所述阵列区的所述第一多晶硅原始材料层和所述第一牺牲层。
另外，所述第一牺牲层的厚度为10纳米～20纳米。
另外，所述去除所述阵列区的所述第一多晶硅原始材料层和所述第一牺牲层的步骤包括：以所述第一牺牲层为刻蚀停止层，采用干法刻蚀工艺去除位于所述阵列区的所述第一多晶硅原始材料层；以所述位线接触材料层为刻蚀停止层，采用干法刻蚀工艺去除所述第一牺牲层。
另外，在相同刻蚀条件下，所述第一多晶硅原始材料层与所述第一牺牲层的刻蚀选择比大于10：1。
另外，在相同刻蚀条件下，所述第一牺牲层与所述位线接触材料层的刻蚀选择比大于10：1。
另外，在形成所述第一沟槽之前，所述阵列区的所述衬底上表面还具有保护层；在去除部分所述第一有源区之前，去除所述阵列区的部分所述保护层，以暴露出所述第一有源区上表面。
另外，所述第二有源区包括第二有源掺杂区和位于所述第二有源掺杂区上表面的栅介质层。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法，先在阵列区的衬底上形成暴露出第一有源区的第一沟槽，然后依次在阵列区形成位线接触材料层、在外围区形成第一多晶硅材料层，进而在同一个形成工艺中同时形成位线结构和栅极结构。由于在形成第一沟槽之前，阵列区的衬底上没有其他材料层，所以形成的第一沟槽的深度较小，后续形成的位线接触材料层可以填充满第一沟槽，不会由于第一沟槽过深而填充不满形成空隙；而且由于后续在阵列区形成不同位线接触层的位线接触材料层是一次性形成的，所以形成的全部位线接触层高度相同，在不同的位线接触层上形成的所有的位线结构也高度相同，在形成栅极结构的同时，避免形成的位线结构具有形貌缺陷，提高半导体结构的性能。
另外，在阵列区的位线接触材料层上表面形成第一牺牲层，这样去除阵列区的第一多晶硅原始材料层的时候，第一牺牲层可以作为刻蚀停止层，避免在去除第一多晶硅原始材料层的时候过刻蚀影响阵列区的位线接触材料层，提高半导体结构的性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1～图4为一种半导体结构的形成方法各步骤对应的结构示意图；
图5～图18为本实施例提供的半导体结构的形成方法的各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有工艺形成的位线结构容易出现形貌缺陷。
为了使得半导体结构的形成工艺更简洁，在半导体结构的形成过程中，位于阵列区的位线结构和位于外围区的栅极结构是在同一个形成工艺中形成的，以下将结合附图对一种半导体结构的形成方法进行详细说明。
图1～图4为一种半导体结构的形成方法各步骤对应的结构示意图。
参考图1，提供衬底200，衬底200包括阵列区A和外围区B，阵列区A包括多个相互分立的第一有源区210以及位于第一有源区210之间的第一隔离区211，外围区B包括多个相互分立的第二有源区220以及位于第二有源区220之间的第二隔离区221，第二有源区220包括第二有源掺杂区222和栅介质层223，阵列区A的衬底200上具有保护层201。
在保护层201上表面和外围区B的衬底200上形成第一多晶硅材料层207；在第一多晶硅材料层207上表面形成第一牺牲层205。
参考图2，去除阵列区A的部分第一牺牲层205、部分第一多晶硅材料层207、部分保护层201以及部分第一有源区210，形成第一沟槽203。由于阵列区A的衬底200上具有第一多晶硅材料层207和第一牺牲层205，所以形成的第一沟槽203具有较大的深度。
参考图3，在第一沟槽203(参考图2)中形成位线接触材料层204，由于第一沟槽203具有较大的深度，不利于位线接触材料层204的填充，填充的第一沟槽203内的位线接触材料层204内容易产生空隙，影响半导体结构的导电性能和产品良率，并且由于位线接触材料层204位于具有较大深度的第一沟槽203内，形成的位线接触层204难以保证和第一多晶硅材料层207高度相同。
参考图4，形成导电材料层，导电材料层包括第一导电材料层和第二导电材料层，第一导电材料层覆盖阵列区A的位线接触材料层204(参考图3)和第一多晶硅材料层207(参考图3)的上表面，第二导电材料层覆盖外围区B的第一多晶硅材料层207的上表面；去除部分第一导电材料层和部分位线接触材料层204，剩余的第一导电材料层构成位线结构255，剩余的位线接触材料层204构成位线接触结构254；去除部分第二导电材料层和部分第一多晶硅材料层207，剩余的第二导电材料层构成第二导电层245，剩余的第一多晶硅材料层207构成第一多晶硅层257，第二导电层245和第一多晶硅层257构成栅极结构；在位线结构255上表面形成第一绝缘层244，在第二导电层245上表面形成第二绝缘层234。
由于位线接触材料层204和第一多晶硅材料层207的高度不同，所以形成的不同的位线接触结构254的高度也不同，这导致不同的位线结构255的高度也不同；而且位线接触层254的材料包括位线接触材料和第一多晶硅材料两种，所以在形成位线接触层254时无法稳定刻蚀工艺，导致形成的不同的位线接触层254在高度和宽度上都存在差异，这种形貌缺陷容易影响位线结构的实际电性能。
为解决上述问题，本发明实施提供一种半导体结构的形成方法，先在阵列区的衬底上形成暴露出第一有源区的第一沟槽，然后依次在阵列区形成位线接触材料层、在外围区形成第一多晶硅材料层，进而在一个形成工艺中同时形成位线结构和栅极结构。由于在形成第一沟槽之前，阵列区的衬底上没有其他材料层，所以形成的第一沟槽的深度较小，后续形成的位线接触材料层可以填充满第一沟槽，不会由于第一沟槽过深而填充不满形成空隙；而且由于后续在阵列区形成不同位线接触层的位线接触材料层是一次性形成的，所以形成的全部位线接触层高度相同，在不同的位线接触层上形成的所有的位线结构也高度相同，在形成栅极结构的同时，避免形成的位线结构具有形貌缺陷，提高半导体结构的性能。此处，全部位线接触层高度相同是指全部位线接触层的顶面齐平。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图5～图18为本实施例提供的半导体结构的形成方法的各步骤对应的结构示意图。
参考图5，提供衬底100，衬底100包括阵列区A和外围区B，阵列区A包括多个相互分立的第一有源区110以及位于第一有源区110之间的第一隔离区111，外围区B包括多个相互分立的第二有源区120以及位于第二有源区120之间的第二隔离区121。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底也可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。阵列区A用于形成存储阵列，外围区B用于形成外围电路。
第一隔离区111的材料和第二隔离区121的材料为绝缘材料，比如可以为二氧化硅、碳化硅或氮化硅。
第一有源区110内掺杂有N型离子或者P型离子。
本实施例中，第二有源区120包括第二有源掺杂区122和位于第二有源掺杂区122上表面的栅介质层123。第二有源掺杂区122内掺杂有N型离子或者P型离子，第二有源掺杂区122包括源极和漏极。
栅介质层123可作为后续形成的栅极结构的一部分，栅介质层123的材料可以为氧化硅或高介电材料，高介电材料包括氧化铝或氧化锆等。其中，高介电材料指的是相对介电常数大于氧化硅相对介电常数的材料，即高k材料。
继续参考图5，形成保护层101，保护层101至少位于外围区B的衬底100上表面。
在去除后续在外围区B衬底100上形成的位线接触材料层的过程中，保护层101可以作为刻蚀停止层，保证在去除外围区B的位线接触材料层的过程中，不会对第二有源区120产生影响。
采用化学气相沉积工艺形成保护层101，可以快速沉积形成保护层101，同时形成的保护层101覆盖严密；在其他实施例中，也可以采用原子层沉积工艺形成保护层。
保护层101的材料为氮化硅，具有绝缘的作用，并且致密性良好。
本实施例中，还在阵列区A的衬底100上表面形成保护层101，也就是说，在后续形成第一沟槽之前，阵列区A的衬底100上表面具有保护层101。在后续形成第一沟槽的工艺步骤中，位于阵列区A的保护层101能够对阵列区A的衬底100提供保护作用。
参考图6，在保护层101表面形成掩膜层102。
具体地，在阵列区A以及外围区B的保护层101表面形成掩膜层102。后续在形成第一沟槽的工艺步骤中，位于阵列区A的部分掩膜层102以及外围区B的掩膜层102作为掩膜，提供保护作用。
可以理解的是，掩膜层102的材料与保护层101的材料不同，且掩膜层102的材料与衬底100的材料不同。本实施例中，掩膜层102的材料可以为碳或含碳的化合物。
参考图7，去除部分阵列区A的掩膜层102，形成通孔，通孔暴露出阵列区A的部分第一有源区110。
由于掩膜层102与第一有源区110之间还形成保护层101，因此，在形成通孔之前，还去除阵列区A的部分保护层101，以暴露出第一有源区110上表面。
具体地，在阵列区A的掩膜层102上表面形成图形化的光刻胶层，图形化的光刻胶层内的开口位置和形貌定义出待形成的通孔的位置和形貌；以图形化的光刻胶层为掩膜，刻蚀去除开口正下方的掩膜层102和保护层101，直至露出阵列区A的部分第一有源区110；去除图形化的光刻胶层。
参考图8，去除部分第一有源区110，以形成第一沟槽103。
为了提高通孔露出的第一有源区110的面积，本实施例中，还对通孔露出的部分厚度的第一有源区110进行刻蚀。
具体地，以掩膜层102为刻蚀掩膜，刻蚀通孔露出的第一有源区110，以形成第一沟槽103；在形成第一沟槽103之后，去除掩膜层102。
参考图9，形成位线接触原始材料层114，位线接触原始材料层114覆盖衬底100的表面且填充满第一沟槽103(参考图8)。
位于阵列区A的位线接触原始材料层114后续形成位线接触结构，用于连接后续形成的位线结构和第一有源区110；由于阵列区A的结构与外围区B的结构同时形成，所以也在外围区B形成位线接触原始材料层114，后续需去除位于外围区B的位线接触原始材料层114。
本实施例中，在形成第一沟槽103之前，阵列区A的衬底100上仅具有保护层101，使得形成的第一沟槽103的实际深度较小；由于第一沟槽103的实际深度较小，所以填充第一沟槽103的位线接触原始材料层114在第一沟槽103内没有间隙；而且用于后续形成所有位线接触结构的位线接触原始材料层114同时形成，所以后续形成的位线接触结构的高度相同，位线接触结构没有形貌缺陷，保证了半导体结构的性能。其中，第一沟槽103的实际深度指的是，位线接触原始材料层114的填充工艺窗口的深度。
可以理解的是，在其他实施例中，若在形成第一沟槽之前阵列区的衬底上也可以没有保护层，相应的，第一沟槽的实际深度将更小。
本实施例中，形成位线接触原始材料层114的步骤为：利用化学气相沉积工艺形成第二多晶硅材料层，第二多晶硅材料层覆盖衬底100的表面且填充满第一沟槽103；利用离子注入技术向第二多晶硅材料层内注入磷离子或硼离子，以形成位线接触原始材料层114。
本实施例中，位线接触原始材料层中掺杂的磷离子的浓度为3×1015离子数每立方厘米～4×1015离子数每立方厘米，具体可以为3.3×1015离子数每立方厘米、3.6×1015离子数每立方厘米或3.9×1015离子数每立方厘米。
位线接触原始材料层中掺杂的硼离子的浓度为2×1016离子数每立方厘米～4×1016离子数每立方厘米，具体可以为2.5×1016离子数每立方厘米、3×1016离子数每立方厘米或3.5×1016离子数每立方厘米。
本实施例中，位线接触原始材料层114的材料为多晶硅，多晶硅与第一有源区110具有较好的粘附性，可以有效的将第一有源区110和后续形成的第一导电结构连接起来。
需要说明的是，在其他实施例中，可以采用原位掺杂的方式形成位线接触原始材料层，例如：以位线接触原始材料层掺杂磷离子为例，形成位线接触原始材料层的步骤为：在450摄氏度～550摄氏度的反应温度下，提供四氢化硅气体和乙硅烷气体，采用化学沉积法制备位线接触原始材料层。
参考图10，在位线接触原始材料层114上表面形成第一牺牲层105。也就是说，在后续通过位线接触原始材料层114形成位线接触层后，第一牺牲层105位于位线接触层上表面。
这样在后续去除阵列区A的第一多晶硅原始材料层的时候，第一牺牲层105可以作为刻蚀停止层，避免在去除第一多晶硅原始材料层的时候过刻蚀影响阵列区A的位线接触材料层，提高半导体结构的性能。
采用化学气相沉积工艺形成第一牺牲层105，第一牺牲层105的材料和位线接触原始材料层114的材料不同，具体可以为氧化硅。
第一牺牲层105的材料和位线接触原始材料层114的材料不同，所以在去除第一牺牲层105的时候，不会对位线接触原始材料层114产生影响。
本实施例中，第一牺牲层105的厚度为10纳米～20纳米，具体可以为12纳米、15纳米或18纳米。如果第一牺牲层105的厚度过薄，则起不到刻蚀停止层的作用，如果第一牺牲层105的厚度过厚，则容易浪费原材料。
参考图11，形成第一光刻胶层106，第一光刻胶层106仅覆盖阵列区A的上表面。
在去除位于外围区B的位线接触原始材料层114、第一牺牲层105和保护层101的时候，第一光刻胶层106可以作为掩膜，保证刻蚀工艺不对阵列区A的结构产生影响。
参考图12，形成位线接触材料层104，位线接触材料层104仅覆盖阵列区A的衬底100的表面且填充满第一沟槽103(参考图8)。
位线接触材料层104用于后续形成位线接触结构，位线接触结构用于将后续形成的位线导电层和第一有源区110电连接。
具体地，去除位于外围区B的位线接触原始材料层114(参考图11)，剩余的位线接触原始材料层114构成位线接触材料层104；去除第一光刻胶层106(参考图11)。
在去除位于外围区B的位线接触原始材料层114之前，去除位于外围区B的第一牺牲层105；在去除位于外围区B的位线接触原始材料层114的工艺步骤中，还去除位于外围区B的保护层101，以暴露出第二有源区120上表面。保护层101可以作为刻蚀停止层，保证在去除外围区B的位线接触原始材料层114的过程中，不会对第二有源区220产生影响。
本实施例中，还可以在位线接触材料层104上表面形成第一牺牲层105。可以理解的是，本实施例中，在刻蚀去除外围区B的位线接触原始材料层114之前，在阵列区A的位线接触原始材料层114表面形成第一牺牲层105；在其他实施例中，也可以在刻蚀去除外围区B的位线接触原始材料层114之后，在阵列区A的位线接触材料层104上表面形成第一牺牲层105。
参考图13，形成第一多晶硅原始材料层127，第一多晶硅原始材料层127覆盖外围区B的衬底100的上表面和阵列区A的位线接触材料层104的上表面。
位于外围区B的第一多晶硅原始材料层127后续形成第一多晶硅层，用于作为栅极结构的栅极导电层；由于阵列区A的结构与外围区B的结构同时形成，所以也在阵列区A形成第一多晶硅原始材料层127，后续需去除位于阵列区A的第一多晶硅原始材料层127。在本实施例中，由于在形成第一多晶硅原始材料层127之前，在位线接触材料层104上表面形成了第一牺牲层105，所以阵列区A的第一多晶硅原始材料层127位于第一牺牲层105上表面。
本实施例中，形成第一多晶硅原始材料层127的步骤包括：在480摄氏度～520摄氏度的反应温度下，提供四氢化硅气体和磷化氢气体，采用低压化学沉积法制备第一多晶硅原始材料层127，具体的反应温度可以为490摄氏度、500摄氏度或510摄氏度。
其中，第一多晶硅原始材料层127中磷离子的浓度为7×1020离子数每立方厘米～9×1020离子数每立方厘米，具体可以为7.5×1020离子数每立方厘米、8×1020离子数每立方厘米或8.5×1020离子数每立方厘米。
本实施例中，第一多晶硅原始材料层127的材料为多晶硅，多晶硅与第二有源区120具有较好的粘附性，可以有效的将第二有源区120和后续形成的第二导电结构连接起来。
在其他实施例中，利用化学气相沉积工艺形成第三多晶硅材料层，第三多晶硅材料层覆盖第一牺牲层和外围区衬底的表面；利用离子注入技术向第三多晶硅材料层内注入磷离子，以形成第一多晶硅原始材料层。
参考图14，形成第二光刻胶层108，第二光刻胶层108仅覆盖位于外围区B的第一多晶硅原始材料层127的上表面。
在去除位于阵列区A的第一多晶硅原始材料层127和第一牺牲层105的时候，第二光刻胶层108可以作为掩膜，保证刻蚀工艺不对外围区B的结构产生影响。
参考图15，形成第一多晶硅材料层107，第一多晶硅材料层107仅覆盖外围区B的衬底100的上表面，且第一多晶硅材料层107与第二有源区120相接触。具体地，去除位于阵列区A的第一多晶硅原始材料层127(参考图14)，剩余的第一多晶硅原始材料层127构成第一多晶硅材料层107。
本实施例中，在去除阵列区A的第一多晶硅原始材料层127的工艺步骤中，刻蚀去除阵列区A的第一多晶硅原始材料层127和第一牺牲层105。
其中，去除阵列区A的第一多晶硅原始材料层127和第一牺牲层105的步骤包括：以第一牺牲层105为刻蚀停止层，采用干法刻蚀工艺去除位于阵列区A的第一多晶硅原始材料层127。
在相同刻蚀条件下，第一多晶原始材料层127与第一牺牲层105的刻蚀选择比大于10：1。由于第一多晶硅原始材料层127和第一牺牲层105的刻蚀选择比不同，所以在去除第一多晶硅原始材料层127的过程中，基本不会对第一牺牲层105产生影响。
参考图16，以位线接触材料层104为刻蚀停止层，采用干法刻蚀工艺去除第一牺牲层105(参考图15)。
相同刻蚀条件下，第一牺牲层105与位线接触材料层104的刻蚀选择比大于10：1。由于位线接触材料层104和第一牺牲层105的刻蚀选择比不同，所以在去除第一牺牲层105的过程中，基本不会对位线接触材料层104产生影响。
继续参考图16，去除第二光刻胶层108(参考图15)。
参考图17，形成导电材料层，导电材料层包括第一导电材料层115和第二导电材料层125，第一导电材料层115覆盖位线接触材料层104的上表面，第二导电材料层125覆盖第一多晶硅材料层107的上表面。
本实施例中，第一导电材料层115包括：位线阻挡材料层141和位线导电材料层142。
本实施例中，采用化学气相沉积工艺形成位线阻挡材料层141，位线阻挡材料层141的材料为氮化钛或氮化钽，位线阻挡材料层141用于阻挡后续形成的位线导电层与位线接触层结构的互扩散，还用于增大位线导电层与位线接触结构的黏附性。
采用物理气相沉积工艺在位线阻挡材料层141表面形成位线导电材料层142，位线导电材料层142的材料为钨或钼，位线导电材料层142具有较低的电阻。
本实施例中，第二导电材料层125包括：栅极阻挡材料层131和栅极导电材料层132。
本实施例中，采用化学气相沉积工艺形成栅极阻挡材料层131，栅极阻挡材料层131的材料为氮化钛或氮化钽，栅极阻挡材料层131用于阻挡后续形成的栅极导电层与第一多晶硅层的互扩散，还用于增大栅极导电层与第一多晶硅层的黏附性。
采用物理气相沉积工艺在栅极阻挡材料层131表面形成栅极导电材料层132，栅极导电材料层132的材料为钨或钼，栅极导电材料层132具有较低的电阻。
本实施例中，第一导电材料层115和第二导电材料层125在同一工艺中形成，简化了步骤。
继续参考图17，形成第一绝缘材料层143，第一绝缘材料层143位于第一导电材料层115上表面；形成第二绝缘材料层133，第二绝缘材料层133位于第二导电材料层125上表面。
采用化学气相沉积工艺同时形成第一绝缘材料层143和第二绝缘材料层133，第一绝缘材料层143的材料和第二绝缘材料层133的材料相同，可以为氮化硅。
参考图18，去除部分第一导电材料层115(参考图17)和部分位线接触材料层104(参考图17)，剩余的第一导电材料层115构成位线结构155，剩余的位线接触材料层104构成位线接触结构154；去除部分第二导电材料层125(参考图17)和部分第一多晶硅材料层107(参考图17)，剩余的第二导电材料层125构成第二导电层145，剩余的第一多晶硅材料层107构成第一多晶硅层157；其中，位线结构155通过位线接触结构154与第一有源区110电连接，第二导电层145和第一多晶硅层157构成栅极结构。
由于阵列区A的所有第一导电材料层115是统一形成，所有位线接触材料层104也是统一形成，且不同的位线结构155的材料相同、不同的位线接触结构的材料也相同，所以形成的位线结构155的高度和宽度都相同，位线结构155的形貌缺陷较少，有利于提高位线结构155的电性能。
继续参考图18，去除部分第一绝缘材料层143(参考图17)，剩余的第一绝缘材料层143作为第一绝缘层144，保证位线结构155和其他结构电绝缘；去除部分第二绝缘材料层133(参考图17)，剩余的第二绝缘材料层133作为第二绝缘层134，保证栅极结构和其他结构电绝缘。
本实施例提供的半导体结构的形成方法，先在阵列区A的衬底100上形成暴露出第一有源区110的第一沟槽103，然后依次在阵列区A形成位线接触材料层104、在外围区B形成第一多晶硅材料层107，进而在同一个形成工艺中同时形成位线结构155和栅极结构。由于在形成第一沟槽103之前，阵列区A的衬底100上没有其他材料层，所以形成的第一沟槽103的深度较小，后续形成的位线接触材料层114可以填充满第一沟槽103，不会由于第一沟槽103过深而填充不满形成空隙；而且由于后续在阵列区A形成不同位线接触层104的位线接触材料层114是一次性形成的，而且所有的位线接触材料层114上表面齐平，所以形成的全部位线接触层104高度相同，在不同的位线接触层104上形成的所有的位线结构155也高度相同，在形成栅极结构的同时，避免形成的位线结构155具有形貌缺陷，提高半导体结构的性能。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (13)
1.一种半导体结构的形成方法，其特征在于，
包括：
提供衬底，所述衬底包括阵列区和外围区，所述阵列区包括多个相互分立的第一有源区以及位于所述第一有源区之间的第一隔离区，所述外围区包括多个相互分立的第二有源区以及位于所述第二有源区之间的第二隔离区；
去除部分所述第一有源区，以形成第一沟槽；
形成位线接触材料层，所述位线接触材料层仅覆盖所述阵列区的所述衬底的表面且填充满所述第一沟槽；
形成第一多晶硅材料层，所述第一多晶硅材料层仅覆盖所述外围区的所述衬底的上表面，且所述第一多晶硅材料层与所述第二有源区相接触；
形成导电材料层，所述导电材料层包括第一导电材料层和第二导电材料层，所述第一导电材料层覆盖所述位线接触材料层的上表面，所述第二导电材料层覆盖所述第一多晶硅材料层的上表面；
去除部分所述第一导电材料层和部分所述位线接触材料层，剩余的所述第一导电材料层构成位线结构，剩余的所述位线接触材料层构成位线接触结构；
去除部分所述第二导电材料层和部分所述第一多晶硅材料层，剩余的所述第二导电材料层构成第二导电层，剩余的所述第一多晶硅材料层构成第一多晶硅层；
其中，所述位线结构通过所述位线接触结构与所述第一有源区电连接，所述第二导电层和所述第一多晶硅层构成栅极结构；
其中，形成所述位线接触材料层的工艺步骤包括：
形成位线接触原始材料层，所述位线接触原始材料层覆盖所述衬底的表面且填充满所述第一沟槽；
形成第一光刻胶层，所述第一光刻胶层仅覆盖位于所述阵列区的所述位线接触原始材料层的上表面；
去除位于所述外围区的所述位线接触原始材料层，剩余的所述位线接触原始材料层构成所述位线接触材料层；
去除所述第一光刻胶层；
在形成所述位线接触原始材料层之前，形成保护层，所述保护层位于所述外围区的所述衬底上表面；
在去除位于所述外围区的所述位线接触原始材料层的工艺步骤中，还去除位于所述外围区的所述保护层，以暴露出所述第二有源区上表面。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，
形成所述位线接触原始材料层的工艺步骤包括：
利用化学气相沉积工艺形成第二多晶硅材料层，所述第二多晶硅材料层覆盖所述衬底的表面且填充满所述第一沟槽；
利用离子注入技术向所述第二多晶硅材料层内注入磷离子或硼离子，以形成所述位线接触原始材料层。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，
所述位线接触原始材料层中掺杂的所述磷离子的浓度为3×1015离子数每立方厘米～4×1015离子数每立方厘米；所述位线接触原始材料层中掺杂的所述硼离子的浓度为2×1016离子数每立方厘米～4×1016离子数每立方厘米。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，
形成所述第一多晶硅材料层的步骤包括：
形成第一多晶硅原始材料层，所述第一多晶硅原始材料层覆盖所述外围区的所述衬底的上表面和所述阵列区的所述位线接触材料层的上表面；
形成第二光刻胶层，所述第二光刻胶层仅覆盖位于所述外围区的所述第一多晶硅原始材料层的上表面；
去除位于所述阵列区的所述第一多晶硅原始材料层，剩余的所述第一多晶硅原始材料层构成所述第一多晶硅材料层；
去除所述第二光刻胶层。
5.根据权利要求4所述的半导体结构的形成方法，其特征在于，
形成所述第一多晶硅原始材料层的步骤包括：
在480摄氏度～520摄氏度的反应温度下，提供四氢化硅气体和磷化氢气体，采用低压化学沉积法制备所述第一多晶硅原始材料层。
6.根据权利要求5所述的半导体结构的形成方法，其特征在于，
所述第一多晶硅原始材料层中磷离子的浓度为7×1020离子数每立方厘米～9×1020离子数每立方厘米。
7.根据权利要求4所述的半导体结构的形成方法，其特征在于，
在形成所述第一多晶硅原始材料层之前，还包括：在所述位线接触材料层上表面形成第一牺牲层；在去除所述阵列区的所述第一多晶硅原始材料层的工艺步骤中，刻蚀去除所述阵列区的所述第一多晶硅原始材料层和所述第一牺牲层。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，
所述第一牺牲层的厚度为10纳米～20纳米。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，
所述去除所述阵列区的所述第一多晶硅原始材料层和所述第一牺牲层的步骤包括：
以所述第一牺牲层为刻蚀停止层，采用干法刻蚀工艺去除位于所述阵列区的所述第一多晶硅原始材料层；
以所述位线接触材料层为刻蚀停止层，采用干法刻蚀工艺去除所述第一牺牲层。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，
在相同刻蚀条件下，所述第一多晶硅原始材料层与所述第一牺牲层的刻蚀选择比大于10：1。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，
在相同刻蚀条件下，所述第一牺牲层与所述位线接触材料层的刻蚀选择比大于10：1。
12.根据权利要求1所述的半导体结构的形成方法，其特征在于，
在形成所述第一沟槽之前，所述阵列区的所述衬底上表面还具有保护层；在去除部分所述第一有源区之前，去除所述阵列区的部分所述保护层，以暴露出所述第一有源区上表面。
13.根据权利要求1所述的半导体结构的形成方法，其特征在于，
所述第二有源区包括第二有源掺杂区和位于所述第二有源掺杂区上表面的栅介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110363853.1A CN115188760B (zh) | 2021-04-02 | 2021-04-02 | 半导体结构的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110363853.1A CN115188760B (zh) | 2021-04-02 | 2021-04-02 | 半导体结构的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN115188760A CN115188760A (zh) | 2022-10-14 |
| CN115188760B true CN115188760B (zh) | 2024-05-21 |
Family
ID=83512038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110363853.1A Active CN115188760B (zh) | 2021-04-02 | 2021-04-02 | 半导体结构的形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115188760B (zh) |
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