CN111640746A - 半导体器件及其形成方法、存储器 - Google Patents

半导体器件及其形成方法、存储器 Download PDF

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Abstract

本发明提供了一种半导体器件及其形成方法、存储器。在本发明提供的半导体器件中，位线接触塞形成在有源区上并且还局部形成在栅极沟槽中的绝缘材料层上，以使得位线接触塞能够与有源区充分接触，即使在位线接触塞中形成有空隙，仍然能够确保位线接触塞与有源区之间的电性传输性能。此时，针对允许有空隙的位线接触塞而言，其制作难度更低、制备过程更快，相应的可以有效提升存储器的产能。

Description

半导体器件及其形成方法、存储器
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其形成方法，以及一种存储器。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断缩减，进而使得半导体器件的制备难度更大、生产效率低，并且还会使得半导体加工设备的利用率较低。
以存储器为例，进一步例如为动态随机存储器(Dynamic Random Access Memory，DRAM)，其通常包括存储晶体管以及位线和字线，以利用所述字线和位线选定相应的存储晶体管并控制被选定的存储晶体管的导通。
基于现有的存储器而言，在制备位线时，为确保位线能够与存储晶体管之间具有良好的电性连接，则对位线(尤其是位线接触塞)的制备工艺的要求也较高，例如所采用的沉积工艺的要求也更为严格。此时，则必然会导致位线的制作要求严格、制备过程较慢，不仅会影响存储器的生产效率，并且还会使得半导体加工设备的利用率较低。
发明内容
本发明的目的在于提供一种半导体器件，以降低半导体器件的制作难度，加快半导体器件的制备过程，以利于提升产能。
为解决上述技术问题，本发明提供一种半导体器件，包括：
衬底，所述衬底中形成有多个有源区和至少一栅极沟槽，所述栅极沟槽至少部分位于所述有源区中；
依次填充在所述栅极沟槽中的掩埋栅电极和绝缘材料层；以及，
局部形成在所述绝缘材料层上并耦合到所述有源区的位线接触塞，并且所述位线接触塞中设置有空隙。
另外，本发明还提供一种存储器，包括：
衬底，所述衬底中形成有多个有源区；
至少一位线，形成在所述衬底上并沿着第一方向延伸，以使相应的有源区电性连接至所述位线，以及所述位线包括由下至上堆叠设置的第一导电层和第二导电层，所述第一导电层耦合至所述有源区用于构成位线接触塞，并且所述位线接触塞的最大宽度尺寸大于所述第二导电层的最大宽度尺寸，并且所述位线接触塞中还形成有至少一个空隙。
以及，基于如上所述的半导体器件，本发明还提供了一种半导体器件的形成方法，包括：
提供一衬底，所述衬底中界定有多个有源区；
形成至少一栅极沟槽在所述衬底中，所述栅极沟槽至少部分位于所述有源区中；
依次填充掩埋栅电极和绝缘材料层在所述栅极沟槽中；以及，
形成位线接触塞在所述衬底上，所述位线接触塞还局部形成在所述绝缘材料层上并耦合到所述有源区，并且所述位线接触塞中形成有空隙。
本发明提供的半导体器件中，位线接触塞局部形成在绝缘材料层上并耦合到所述有源区，即相当于，所述位线接触塞形成在有源区上并且还进一步横向延伸至掩埋栅电极的上方。如此，即可使所述位线接触塞具备较大的宽度尺寸，以使所述位线接触塞和有源区之间具备尽可能大的接触面积，从而有利于降低位线接触接触塞和有源区之间的接触电阻。可见，即使在位线接触塞中形成有空隙，然而由于形成有空隙的位线接触塞能够与有源区充分接触，从而仍然可以保障位线接触塞与有源区之间的信号传输性能。并且，针对允许形成有空隙的位线接触塞而言，在其制备过程中，即可以采用快速沉积的方式以更快的制备所述位线接触塞，进而能够加快位线接触塞的制备过程，相应的提高了半导体器件的制备效率，有效提升产能，并提高半导体加工设备的利用率。
附图说明
图1为本发明实施例一中的半导体器件的俯视图；
图2a为本发明实施例一中的半导体器件沿着aa’方向的剖面示意图；
图2b为本发明实施例一中的半导体器件沿着bb’方向的剖面示意图；
图3为本发明实施例一中的半导体器件的形成方法的流程示意图；
图4a～图4e为本发明实施例一中的半导体器件的形成方法在其制备过程中的结构示意图；
图5为本发明实施例二中的半导体器件的结构示意图。
其中，附图标记如下：
100-衬底；
101-沟槽隔离结构；
110-第一源/漏区；
120-第二源/漏区；
200-字线；
200a-字线沟槽；
210-绝缘材料层；
300-位线；
310/310’-位线接触塞；
310a/310a’-空隙；
310b-弧形侧壁；
320-第二导电层；
330-第三导电层；
340-遮盖层；
400-隔离层；
510-第一牺牲材料层；
520-第二牺牲材料层；
600-位线沟槽；
610-第一凹槽；
620-第二凹槽；
630-第三凹槽；
AA-有源区。
具体实施方式
以下结合附图和具体实施例对本发明提出的半导体器件及其形成方法、存储器作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
图1为本发明实施例一中的半导体器件的俯视图，图2a为本发明实施例一中的半导体器件沿着aa’方向的剖面示意图，图2b为本发明实施例一中的半导体器件沿着bb’方向的剖面示意图。
如图1和图2a～图2b所示，所述半导体器件包括衬底100以及形成在所述衬底100上的掩埋栅电极200和位线300。
进一步的，所述衬底100中形成有多个有源区AA。其中，所述半导体器件例如为存储器。本实施例中，以所述半导体器件为存储器为例进行说明，基于此，则所述有源区AA中还可以形成有第一源/漏区110和第二源/漏区120，以用于构成存储晶体管。其中，相邻的有源区AA之间例如可利用沟槽隔离结构101相互分隔。
继续参考图1和图2a～图2b所示，所述衬底100中还形成有栅极沟槽200a，所述栅极沟槽200a至少部分位于所述有源区AA中。以及，在所述栅极沟槽200a中还依次填充有掩埋栅电极200和绝缘材料层210。
在以存储器为例的实施例中，所述掩埋栅电极200例如用于构成字线，基于此，所述掩埋栅电极200即沿着第二方向(X方向)延伸，并与相应的有源区AA相交，以及所述字线中与有源区AA相交的部分位于所述第一源/漏区110和第二源/漏区120之间(即，所述第一源/漏区110和所述第二源/漏区120分别位于所述字线的两侧)，用于构成所述存储晶体管的栅极结构。
本实施例中，所述掩埋栅电极200的顶部位置低于所述栅极沟槽200a的顶部位置，以及所述绝缘材料层210即填充在所述栅极沟槽200a高于所述掩埋栅电极200的空间中，以利用所述绝缘材料层210覆盖所述掩埋栅电极200，以避免所述掩埋栅电极200暴露出。
重点参考图1和图2a～图2b所示，所述位线300形成在所述衬底100上并沿着第一方向(即，Y方向)延伸，并与相应的有源区AA空间相交，以使相应的有源区AA电性连接至所述位线300。本实施例中，所述有源区AA中的第一源/漏区110电性连接至所述位线300。
进一步的，所述位线300包括：局部形成在所述绝缘材料层210上并耦合到所述有源区AA的位线接触塞310，并且所述位线接触塞310中设置有空隙310a。具体的，所述位线接触塞310例如可采用第一导电层形成，以及所述第一导电层的材料例如包括多晶硅等。
本实施例中，位线接触塞310从所述第一源/漏区110横向延伸至所述绝缘材料层210，此时，所述位线接触塞310的底表面在第一方向上的长度尺寸，即大于等于所述第一源/漏区110在第一方向上的长度尺寸，从而可以充分利用第一源/漏区110的接触表面，实现位线接触塞310与第一源/漏区110之间的充分接触，降低位线接触塞310和第一源/漏区110的接触电阻。因此，即使在所述位线接触塞310中形成空隙310a，仍能够保证所述位线接触塞310的电性传输性能。
需要说明的是，由于位线接触塞310中可以允许形成有空隙310a，基于此，则在制备所述位线接触塞310时，即可以利用快速沉积的方式更快的制备所述位线接触塞310，进而能够加快所述半导体器件的制备过程，有效提升产能，并提高半导体加工设备的利用率。
继续参考图2a和图2b所示，所述位线接触塞310还可以进一步嵌入至衬底100中，从而有利于进一步增加位线接触塞310与有源区AA之间的接触面积。并且，注入有离子的有源区AA中其对应在衬底内部的离子浓度通常是高于对应在衬底表面上的离子浓度，因此将位线接触塞310嵌入至所述衬底100中，即有利于一步进减小位线接触塞310和有源区AA之间的接触电阻，提高位线接触塞310和高离子浓度区域的连接性能。
如上所述，所述位线接触塞310局部形成在所述绝缘材料层210上并耦合到所述有源区AA。基于此，本实施例中具有嵌入至衬底100中的部分的位线接触塞310，即可以认为，所述位线接触塞310从高于所述绝缘材料层210的顶表面延伸至所述绝缘材料层210的预定深度位置，所述预定深度位置高于所述掩埋栅电极200的顶表面。
继续参考图2a和图2b所示，所述位线接触塞310具有两个相互面对的凸出型侧壁。以及，在所述位线接触塞310相互正对的两个凸出型侧壁之间的区域中形成有所述空隙310a。
本实施例中，所述位线接触塞310在沿着第一方向延伸的两个相对的侧壁中均具有所述弧形侧壁310b，并且两个所述弧形侧壁310b正对设置。以及，所述位线接触塞310中的空隙310a可进一步形成在相互正对的两个弧形侧壁310b之间的区域中。
如上所述，所述位线接触塞310还嵌入至所述衬底100中，可以认为，本实施例中，所述位线接触塞310嵌入至所述衬底100中的部分构成第三部分，以及所述位线接触塞310中对应在相互正对的两个弧形侧壁310b之间的部分构成第二部分。
本实施例中，所述空隙310a形成在所述位线接触塞310的第二部分中，即，所述空隙310a形成在所述位线接触塞310高出于衬底100的部分中。可以理解的是，本实施例中，所述第二部分的侧壁还相对于所述第三部分的侧壁凸出，此时，所述第二部分中虽然形成有空隙310a，但是基于第二部分具有较大的宽度尺寸，从而仍然可以保障第二部分的电性能。
需要说明的是，通过将所述空隙310a设置在所述位线接触塞310高出于衬底100的部分中，如此，即可使位线接触塞310中的空隙310a远离有源区AA设置，进而避免了空隙310a靠近有源区AA，有利于保障位线300与有源区AA之间的连接性能。
当然，也可以使位线300中的空隙310a的底部低于衬底100的顶表面，只要确保位线300中的空隙310a未延伸至有源区AA的掺杂表面即可。
继续参考图2a和图2b所示，所述位线接触塞310还具有第一部分，所述第一部分位于所述第二部分的上方，并且所述第一部分的最大宽度尺寸小于所述第二部分的最大宽度尺寸。即，本实施例中，所述第二部分的侧壁相对于所述第一部分和所述第三部分均凸出。
在可选的方案中，还可使所述位线接触塞310中，其第二部分的高度尺寸大于第一部分的高度尺寸。此时，即可以为所述空隙310a提供足够的形成空间，或者也可以理解为，增加了所述位线300中能够利用快速沉积的方式进行沉积的部分的体积，有利于进一步提高位线300的制备效率。
继续参考图2a和图2b所示，所述位线300还包括第二导电层320，所述第二导电层320形成在所述位线接触塞310上，用于进一步实现电性传输。具体的，所述第二导电层320的材料例如包括钨等。
可选的方案中，所述位线接触塞310的最大宽度尺寸大于所述第二导电层320的最大宽度尺寸。需要说明的是，由于位线接触塞310具备较大的宽度尺寸(即，位线接触塞310的最大宽度尺寸大于第二导电层320的最大宽度尺寸)，相应的有利于增加位线接触塞310的电性传输性能，因此即使在位线接触塞310中形成有空隙310a，仍然可以确保所述位线接触塞310的整体性能。此外，在增加位线接触塞310的宽度尺寸的同时，还有利于实现位线接触塞310与有源区AA之间接触面积的增加，以改善位线接触塞310和有源区AA之间的连接性能。由此可见，即使在所述位线接触塞310中形成有空隙310a，仍然不会对位线接触塞310的性能造成较大的影响。
进一步的，所述位线接触塞310具有相对于第二导电层320在宽度方向上凸出的部分，所述宽度方向即为第二方向(X方向)，从而使位线接触塞310的最大宽度尺寸大于所述第二导电层320的最大宽度尺寸。以及，所述位线接触塞310中空隙310a的高度位置与所述位线接触塞310的凸出部分的高度位置相对应。本实施例中，所述位线接触塞310的凸出部分即对应于所述弧形侧壁310b的部分。
继续参考图2a和图2b所示，所述位线300还包括第三导电层330，所述第三导电层330形成在所述位线接触塞310和所述第二导电层320之间。其中，所述第三导电层330的材料例如包括氮化钛等。
本实施例中，所述第三导电层330即形成在所述位线接触塞310的第一部分上，以及还可使所述第三导电层330的侧壁和所述第一部分的侧壁对齐。
进一步的，所述位线300还包括遮盖层340，所述遮盖层340形成在所述第二导电层320上，以覆盖所述第二导电层320。其中，所述遮盖层340的材料例如包括氮化硅。本实施例中，所述遮盖层340、所述第二导电层320和所述第三导电层330的侧壁对齐设置。
重点参考图2b所示，所述衬底100的顶表面上还形成有一隔离层400，所述位线300即部分形成在所述隔离层400上。具体而言，所述位线300中与有源区AA连接的部分则贯穿所述隔离层400，以延伸至衬底100的顶表面，所述位线300中不与所述有源区AA连接的部分则形成在所述隔离层400上，以利用所述隔离层400分隔所述位线300和所述衬底100。其中，所述隔离层400的材料例如包括氮化硅和氧化硅中的一种或其组合。
基于如上所述的半导体器件，以下对形成该半导体器件的方法进行说明。图3为本发明一实施例中的半导体器件的形成方法的流程示意图，如图3所示，所述半导体器件的形成方法包括：
步骤S100，提供一衬底，所述衬底中界定有多个有源区；
步骤S200，形成至少一栅极沟槽在所述衬底中，所述栅极沟槽至少部分位于所述有源区中；
步骤S300，依次填充掩埋栅电极和绝缘材料层在所述栅极沟槽中；
步骤S400，形成位线接触塞在所述衬底上，所述位线接触塞还局部形成在所述绝缘材料层上并耦合到所述有源区，并且所述位线接触塞中形成有空隙。
下面结合图4a～图4e，对本实施例中的半导体器件的形成方法做进一步详细说明。其中，图4a～图4e为本发明一实施例中的半导体器件的形成方法在其制备过程中的结构示意图。
在步骤S100中，具体参考图4a所示，提供一衬底100，所述衬底100中界定有多个有源区AA。本实施例中，所述有源区AA中形成有第一源/漏区110和第二源/漏区120。
具体的，所述衬底100中形成有沟槽隔离结构101，以利用所述沟槽隔离结构101界定出所述有源区AA。
在步骤S200中，继续参考图4a所示，形成至少一栅极沟槽200a在所述衬底100中，所述栅极沟槽200a至少部分位于所述有源区AA中。本实施例中，所述字线沟槽200a沿着第二方向延伸，并和相应的有源区AA相交。以及，所述有源区AA中的第一源/漏区110和第二源/漏区120分别位于所述字线沟槽200a的两侧。
在步骤S300中，继续参考图4a所示，依次填充掩埋栅电极200和绝缘材料层210在所述栅极沟槽200a中。
本实施例中，所述掩埋栅电极200用于构成存储器的字线，以及所述掩埋栅电极200的顶表面低于所述字线沟槽200a的顶表面，基于此，即可填充所述绝缘材料层210在所述字线沟槽200a高于掩埋栅电极200的空间中，以覆盖所述掩埋栅电极200。
进一步的方案中，在形成所述掩埋栅电极200之后，还包括：覆盖一隔离层400在所述衬底100的顶表面上，所述隔离层400相应的覆盖所述有源区AA。
本实施例中，可以在填充所述绝缘材料层210的同时形成所述隔离层400。例如为：沉积绝缘材料在所述衬底100上，所述绝缘材料填充字线沟槽200a并覆盖衬底100的顶表面，以及执行平坦化工艺，以平坦化绝缘材料，此时保留于字线沟槽200a中的绝缘材料即构成所述绝缘材料层210，以及覆盖在衬底顶表面上的绝缘材料即构成所述隔离层400。
在步骤S400中，具体参考图4b～图4d所示，形成位线接触塞310在所述衬底100上，所述位线接触塞310还局部形成在所述绝缘材料层210上并耦合到所述有源区AA，并且所述位线接触塞310中形成有空隙310a。
具体的，所述位线接触塞310的形成方法例如包括如下步骤。
步骤S410，具体参考图4b～图4c所示，形成一牺牲层在所述衬底100上，所述牺牲层中形成有至少一位线沟槽600，所述位线沟槽600沿着第一方向延伸。在后续工艺中，即利用所述位线沟槽600容纳所述位线中的第一导电层。
重点参考图4c所示，所述牺牲层包括由上至下堆叠设置的第一牺牲材料层510和第二牺牲材料层520，并使所述位线沟槽600具有相互连通的第一凹槽610和第二凹槽620。具体的，所述第一凹槽610形成在所述第一牺牲材料层510中，所述第二凹槽620形成在所述第二牺牲材料层520中，并且所述第一凹槽610位于所述第二凹槽620的上方。
其中，形成所述位线沟槽的方法包括：
步骤一，具体参考图4b所示，依次形成第二牺牲材料层520和第一牺牲材料层510在所述衬底100上；
步骤二，继续参考图4b所示，图形化所述第一牺牲材料层510，以形成第一凹槽610在所述第一牺牲材料层510中，所述第一凹槽610沿着第一方向延伸；
步骤三，具体参考图4c所示，通过所述第一牺牲材料层510中的第一凹槽610刻蚀所述第二牺牲材料层520，以形成第二凹槽620在所述第二牺牲材料层520中，并使所述第二凹槽620的侧壁相对于所述第一凹槽610的侧壁凹陷，以使所述第二凹槽620的最大开口尺寸大于所述第一凹槽610的最大开口尺寸。具体的，所述第二凹槽620中凹陷的侧壁例如为弧形侧壁。
具体的，利用刻蚀工艺，刻蚀所述第二牺牲材料层520以形成所述第二凹槽620，并且在所述刻蚀工艺中，对第二牺牲材料层520和对第一牺牲材料层510具有较大的刻蚀选择比(例如，所述刻蚀选择比大于等于4:1)，如此，即可以加快对第二牺牲材料层520的刻蚀速率，并避免对第一牺牲材料层510造成较大的损伤。
此外，可以通过控制所述刻蚀工艺的刻蚀时间，以调整所形成的第二凹槽620的开口尺寸。例如，可以增加对第二牺牲材料层520的刻蚀时间，以增大所述第二凹槽620的开口尺寸；反之，可以减少对第二牺牲材料层520的刻蚀时间，以减小所述第二凹槽620的开口尺寸。
本实施例中，通过形成上窄下宽的位线沟槽600，从而在后续利用快速沉积工艺形成所述第一导电层时，能够更快的填充所述位线沟槽600，提高位线接触塞的制备效率。
进一步的方案中，所述位线沟槽600的底部还延伸至所述衬底100中，即，所述位线沟槽600还从高于所述绝缘材料层210的顶表面延伸至所述绝缘材料层的预定深度位置，所述预定深度位置高于所述掩埋栅电极200的顶表面。以及，所述位线沟槽600延伸至衬底100中的部分构成第三凹槽630，所述第三凹槽630暴露出所述有源区AA。
具体的，所述位线沟槽600中的第三凹槽630的形成方法包括：通过所述第一凹槽610和所述第二凹槽620刻蚀所述衬底100中对应于所述有源区AA的部分，以形成第三凹槽630在所述衬底100中。本实施例中，所述第三凹槽630暴露出所述有源区AA中的第一源/漏区110。
可选的方案中，还可使所述第三凹槽630的底表面在第一方向上的长度尺寸大于等于所述第一源/漏区110在第一方向上的长度尺寸，如此，即可使所述第一源/漏区110能够更大程度的暴露出接触表面，以增加后续形成的位线和第一源/漏区110之间的接触面积。
本实施例中，所述第三凹槽630的底表面在第一方向上的长度尺寸大于所述第一源/漏区110在第一方向上的长度尺寸，此时，即可使所述第三凹槽630扩展至所述字线沟槽200a，并停止于字线沟槽200a中的绝缘材料层210。
此外，如上所述，在所述衬底100的顶表面上还形成有隔离层400，基于此，则在形成所述位线沟槽600时，还刻蚀位于所述第一源/漏区110上方的隔离层400，以使所述第一源/漏区110暴露出。
在制备位线接触塞310的步骤S420中，具体参考图4d所示，填充第一导电层在所述位线沟槽600中，并且所述第一导电层中还形成有至少一个空隙310a，以利用所述第一导电层构成所述位线接触塞300。
本实施例中，所述位线沟槽600包括上下连通的第三凹槽630、第二凹槽620和第一凹槽610。基于此，则在形成所述第一导电层时，可以执行沉积工艺，并且沉积的第一导电材料填充所述第三凹槽630、所述第二凹槽620和所述第一凹槽610。其中，所述沉积工艺例如包括化学气相沉积工艺。
需要说明的是，由于第二凹槽620具备较大的开口尺寸，从而在沉积第一导电材料时，容易使得填充在第二凹槽620中的第一导电材料中形成有空隙310a。例如，在执行沉积工艺的过程中，所述第一导电材料沿着所述第二凹槽620的内壁生长并会在所述第二凹槽620的顶部闭合，以使形成在所述第二凹槽620中的第二导电材料中形成有所述空隙310a。
尤其是，本实施例中，位于第二凹槽620的上方还连通有开口尺寸较小的第一凹槽610，从而在沉积第一导电材料的过程中，填充在第二凹槽620中的第一导电材料更容易在邻近第一凹槽610的位置闭合，进而形成空隙310a。
进一步的，所述位线接触塞310的形成方法还包括平坦化工艺。即，在利用沉积工艺，沉积第一导电材料在所述衬底100上时，所述第一导电材料填充位线沟槽600并凸出于所述位线沟槽，同时所述第一导电材料还覆盖所述牺牲层的顶表面；接着，利用平坦化工艺平坦化所述第一导电材料，以去除高出于位线沟槽600的第一导电材料，保留填充在位线沟槽600内的第一导电材料，以构成所述位线接触塞310，进而使所形成的位线接触塞310不高于所述牺牲层(例如，所述位线接触塞310的顶表面和所述牺牲层的顶表面齐平)。
即，本实施例中，利用牺牲层中的位线沟槽600调整所形成的第一导电层的宽度尺寸，确保所形成的位线接触塞310与有源区AA之间的接触面积。此时，即使位线接触塞310中形成空隙310a，仍然可以确保所述位线接触塞310的电性能，并且由于位线接触塞310中容许形成有空隙310a，从而可以采用快速沉积工艺形成所述第一导电层，以提高半导体器件的制备效率。
在进一步的方案中，所述半导体器件还包括：步骤S500，形成第二导电层在所述位线接触塞310上。
具体的，在步骤S500中，具体参考图4e所示，形成第二导电层320在所述位线接触塞310上。本实施例中，所述第二导电层320和所述位线接触塞310用于构成存储器的位线300，以及所述第二导电层320的最大宽度尺寸小于所述位线接触塞310的最大宽度尺寸。
其中，所述第二导电层320的形成方法包括沉积工艺和图形化工艺。具体的，形成所述第二导电层320的方法包括：首先，执行沉积工艺，以沉积第二导电材料层在所述衬底100上，所述第二导电材料层覆盖所述牺牲层和所述位线接触塞310；接着，执行图形化工艺，以图形化所述第二导电材料层，形成所述第二导电层320，所述第二导电层320形成在所述位线接触塞310上。本实施例中，所述第二导电层320的宽度尺寸与所述位线接触塞310形成在第一凹槽610中的部分的宽度尺寸相同或相近。
进一步的，图形化所述第二导电材料层以形成第二导电层320的方法包括：形成图形化的掩膜层在所述第二导电材料层上，并以所述掩膜层为掩膜刻蚀所述第二导电材料层，以形成所述第二导电层320。本实施例中，在刻蚀所述第二导电材料层之后，还保留所述掩膜层，以用于构成位线300中的遮盖层340。
继续参考图4e所示，本实施例的位线300中还包括第三导电层330，所述第三导电层330形成在所述位线接触塞310和第二导电层320之间。其中，所述第三导电层330和所述第二导电层320可以利用同一道图形化工艺形成。即，在以掩膜层为掩膜刻蚀第二导电材料层之后，还进一步刻蚀暴露出的第三导电材料层，以形成所述第三导电层330。进而可使所述第二导电层320和第三导电层330的侧壁齐平。
需要说明的是，本实施例中，在形成所述位线接触塞310之后，未去除牺牲层(包括第一牺牲材料层510和第二牺牲材料层520)，此时由所述牺牲层和所述位线接触塞310即能够构成一平坦的表面，从而在后续形成第三导电层330和第二导电层320时，能够提供一平坦表面。应当认识到，基于平坦的表面，将有利于提高沉积工艺、光刻工艺和刻蚀工艺的工艺精度，从而可以更为精确的定义出所述第二导电层320和第三导电层330的图形，相应的提高了所构成的位线300的图形精度。
以及，在形成所述位线300之后，即可以去除所述牺牲层。
实施例二
与实施例一的区别在于，本实施例中的位线接触塞的截面形状为梯形，并且所述位线接触塞的梯形截面的下底边的长度大于上底边的长度。即，本实施例中，所述位线接触塞的宽度尺寸由上至下依次增加，进而使得所述位线接触塞的底部能够与有源区充分接触。
图5为本发明实施例二中的半导体器件的结构示意图，如图5所示，所述位线接触塞310’在垂直于第一方向上的截面为梯形截面(即，所述位线接触塞310’在宽度方向上的截面为梯形截面)。其中，所述位线接触塞310’中从所述绝缘材料层210的顶表面延伸至所述预定深度位置的部分构成位线接触塞下部，所述位线接触塞下部的截面也相应的为梯形截面，并且所述位线接触塞下部的梯形截面的下底边的长度也大于上底边的长度。
本实施例中，所述位线接触塞310’其梯形截面的下底边的长度尺寸还进一步大于所述第二导电层320的宽度尺寸。进一步的，所述位线接触塞310’其梯形截面的上底边的长度尺寸与所述第二导电层320的宽度尺寸相同或相近。
继续参考图5所示，所述位线接触塞310’中形成有空隙310a’，其中所述空隙310a’可以形成在所述位线接触塞310’高于衬底顶表面的部分中，以使所述空隙310a’远离于所述有源区AA。当然，所述空隙310a’也可以位于所述位线接触塞310’嵌入至衬底的部分中，即，所述空隙310a’也可以位于位线接触塞下部，只要所述空隙310a’不与所述有源区AA的表面接触即可。
与实施例一类似的，在制备所述位线接触塞310’时，可以优先利用牺牲层界定出位线沟槽，接着再填充第一导电层在所述位线沟槽中，进而形成所述位线接触塞310’。
需要说明的是，本实施例中所形成的位线接触塞310’为下底边长于上底边的梯形形貌。基于此，则在制备所述位线沟槽时，其制备方法例如包括：
形成第一图形层在所述衬底上，所述第一图形层对应于所述位线沟槽的图形，并且所述第一图形层沿着延伸方向的两个侧壁为倾斜侧壁；
接着，在所述第一图形层的两侧填充第二图形层，所述第二图形层的侧壁相应与所述第一图形侧的倾斜侧壁贴合而呈现为倾斜侧壁，并且所述第二图形层的倾斜侧壁与衬底之间的连接角为锐角；
接着，去除所述第一图形层，此时空余出的空间即对应于所述位线沟槽，所述位线沟槽即呈现为上窄下宽的梯形结构。
进一步的，与实施例一类似的，所述位线沟槽还可以进一步延伸至衬底中。即，所述位线沟槽还从高于所述绝缘材料层210的顶表面延伸至所述绝缘材料层210的预定深度位置，所述预定深度位置高于所述掩埋栅电极200的顶表面。并且，所述位线沟槽中从所述绝缘材料层210的顶表面延伸至所述预定深度位置的部分构成第三凹槽，所述第三凹槽的截面进一步为梯形截面，并且所述第三凹槽的梯形截面的下底边的长度大于上底边的长度。
此外，在形成所述位线接触塞310’之后，可继续形成所述第三导电层330、第二导电层320和遮盖层340，其形成方法与实施例一类似，此处不再赘述。
综上所述，本实施例提供的半导体器件中，基于位线接触塞能够与有源区充分接触，即使在所述位线接触塞中形成有空隙，仍能够确保位线接触塞与有源区之间的电性传输性能。而针对允许形成有空隙的位线接触塞而言，其制作难度更低，有利于加快位线接触塞的制备过程，相应的提高了半导体器件的产能，以及提高半导体加工设备的利用率。
具体针对存储器而言，还可使位线的位线接触塞的最大宽度尺寸进一步大于第二导电层的尺寸，从而可以改善位线接触塞的电性传输性能，并有利于增加位线接触塞和有源区之间的接触面积。
进一步的，还可以将位线中的位线接触塞延伸至衬底中，以在衬底中与有源区电性连接，如此一来，一方面可以进一步增加位线接触塞和有源区之间的接触面积，另一方面，还可使位线接触塞能够与有源区中的高离子浓度的区域实现电性连接，能够进一步提高位线接触塞和有源区之间的信号传输性能。
需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。

Claims (20)

1.一种半导体器件，其特征在于，包括：
衬底，所述衬底中形成有多个有源区和至少一栅极沟槽，所述栅极沟槽至少部分位于所述有源区中；
依次填充在所述栅极沟槽中的掩埋栅电极和绝缘材料层；以及，
局部形成在所述绝缘材料层上并耦合到所述有源区的位线接触塞，并且所述位线接触塞中设置有空隙。
2.如权利要求1所述的半导体器件，其特征在于，所述位线接触塞从高于所述绝缘材料层的顶表面延伸至所述绝缘材料层的预定深度位置，所述预定深度位置高于所述掩埋栅电极的顶表面。
3.如权利要求2所述的半导体器件，其特征在于，所述位线接触塞中从所述绝缘材料层的顶表面延伸至所述预定深度位置的部分构成位线接触塞下部，所述位线接触塞下部的截面为梯形截面，并且所述位线接触塞下部的梯形截面的下底边的长度大于上底边的长度。
4.如权利要求1所述的半导体器件，其特征在于，所述位线接触塞具有两个相互面对的凸出型侧壁，在所述位线接触塞相互正对的两个凸出型侧壁之间的区域中形成有所述空隙。
5.如权利要求4所述的半导体器件，其特征在于，所述凸出型侧壁为弧形侧壁。
6.一种存储器，其特征在于，包括：
衬底，所述衬底中形成有多个有源区；
至少一位线，形成在所述衬底上并沿着第一方向延伸，以使相应的有源区电性连接至所述位线，以及所述位线包括由下至上堆叠设置的第一导电层和第二导电层，所述第一导电层耦合至所述有源区用于构成位线接触塞，并且所述位线接触塞的最大宽度尺寸大于所述第二导电层的最大宽度尺寸，并且所述位线接触塞中还形成有至少一个空隙。
7.如权利要求6所述的存储器，其特征在于，所述第一导电层在沿着第一方向延伸的侧壁中，具有相对于所述第二导电层凸出的弧形侧壁。
8.如权利要求7所述的存储器，其特征在于，所述第一导电层沿着第一方向延伸的两个相对的侧壁中均具有所述弧形侧壁，并且两个弧形侧壁正对设置，以及在所述第一导电层相互正对的两个弧形侧壁之间的区域中形成有所述空隙。
9.如权利要求6所述的存储器，其特征在于，所述第一导电层在垂直于所述第一方向上的截面为梯形截面，并且所述梯形截面的下底边的长度尺寸大于所述第二导电层的宽度尺寸。
10.如权利要求6所述存储器，其特征在于，所述空隙形成在所述第一导电层高于衬底顶表面的部分中。
11.如权利要求6所述存储器，其特征在于，所述第一导电层包括第一部分和第二部分，所述第一部分位于所述第二部分上，并且所述第二部分的侧壁相对于所述第一部分的侧壁凸出设置，以及所述第二部分中形成有所述空隙。
12.一种半导体器件的形成方法，其特征在于，包括：
提供一衬底，所述衬底中界定有多个有源区；
形成至少一栅极沟槽在所述衬底中，所述栅极沟槽至少部分位于所述有源区中；
依次填充掩埋栅电极和绝缘材料层在所述栅极沟槽中；以及，
形成位线接触塞在所述衬底上，所述位线接触塞还局部形成在所述绝缘材料层上并耦合到所述有源区，并且所述位线接触塞中形成有空隙。
13.如权利要求12所述的半导体器件的形成方法，其特征在于，所述位线接触塞的形成方法包括：
形成一牺牲层在所述衬底上，所述牺牲层中形成有至少一位线沟槽，所述位线沟槽沿着第一方向延伸；以及，
填充第一导电层在所述位线沟槽中，所述第一导电层用于构成所述位线接触塞，并且所述第一导电层中还形成有至少一个空隙。
14.如权利要求13所述的半导体器件的形成方法，其特征在于，形成具有位线沟槽的所述牺牲层的方法包括：
依次形成第二牺牲材料层和第一牺牲材料层在所述衬底上；
图形化所述第一牺牲材料层，以形成第一凹槽在所述第一牺牲材料层中，所述第一凹槽沿着第一方向延伸；以及，
通过所述第一牺牲材料层中的第一凹槽刻蚀所述第二牺牲材料层，以形成第二凹槽在所述第二牺牲材料层中，并且所述第二凹槽的侧壁相对于所述第一凹槽的侧壁凹陷，以使所述第二凹槽的最大开口尺寸大于所述第一凹槽的最大开口尺寸。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，所述第二凹槽凹陷的侧壁为弧形侧壁。
16.如权利要求14所述的半导体器件的形成方法，其特征在于，所述第一导电层的形成方法包括：
沉积第一导电材料在所述衬底上，以填充所述第二凹槽和所述第一凹槽，以及形成在所述第二凹槽中的第一导电材料中形成有所述空隙。
17.如权利要求13所述的半导体器件的形成方法，其特征在于，所述位线沟槽还从高于所述绝缘材料层的顶表面延伸至所述绝缘材料层的预定深度位置，所述预定深度位置高于所述掩埋栅电极的顶表面。
18.如权利要求17所述的半导体器件的形成方法，其特征在于，所述位线沟槽中从所述绝缘材料层的顶表面延伸至所述预定深度位置的部分构成第三凹槽，所述第三凹槽的截面为梯形截面，并且所述第三凹槽的梯形截面的下底边的长度大于上底边的长度。
19.如权利要求12所述的半导体器件的形成方法，其特征在于，在形成所述位线接触塞之后，还包括：
形成第二导电层在所述位线接触塞上，以及所述第二导电层的最大宽度尺寸小于所述第一导电层的最大宽度尺寸。
20.如权利要求19所述的半导体器件的形成方法，其特征在于，所述第二导电层的形成方法包括：
执行沉积工艺，以形成第二导电材料层在所述衬底上，所述第二导电材料层覆盖所述位线接触塞；
执行图形化工艺，以图形化所述第二导电材料层形成第二导电层，所述第二导电层形成在所述第一导电层上，并沿着所述第一方向延伸。
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