KR100822079B1 - 단일 면 매립 스트랩 - Google Patents

단일 면 매립 스트랩 Download PDF

Info

Publication number
KR100822079B1
KR100822079B1 KR1020027017467A KR20027017467A KR100822079B1 KR 100822079 B1 KR100822079 B1 KR 100822079B1 KR 1020027017467 A KR1020027017467 A KR 1020027017467A KR 20027017467 A KR20027017467 A KR 20027017467A KR 100822079 B1 KR100822079 B1 KR 100822079B1
Authority
KR
South Korea
Prior art keywords
trench
silicon
deposited
polysilicon
etching
Prior art date
Application number
KR1020027017467A
Other languages
English (en)
Other versions
KR20030069800A (ko
Inventor
디바카루니라마찬드라
맨델만잭
베르그너볼프강
브라너게어리비
그뤼닝울리케
쿠델카스티븐
미카엘리스알렉산더
네스빗래리
라덴즈칼제이
슈뢰저틸
튜스허뮤트호스트
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
인피니언 테크놀로지스 노쓰 아메리카 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션, 인피니언 테크놀로지스 노쓰 아메리카 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20030069800A publication Critical patent/KR20030069800A/ko
Application granted granted Critical
Publication of KR100822079B1 publication Critical patent/KR100822079B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

깊은 트렌치의 다른 표면에서는 절연 칼러를 남겨 두면서, 절연 칼러를 저장 커패시터 위의 위치에서 깊은 트렌치의 제 1 내부 표면으로부터 제거하는 방법이 제공된다. 장벽 물질을 저장 커패시터의 노드 도전체 위에 증착한다. 실리콘의 층을 장벽 물질 위에 증착한다. 깊은 트렌치 내 증착된 실리콘의 층 안으로 도펀트(dopant) 이온을 비스듬하게 주입(implant)함으로써, 증착된 실리콘이 깊은 트렌치의 한쪽 면에서 주입되지 않게 한다. 주입되지 않은 실리콘을 에칭한다. 이전에 주입되지 않은 실리콘으로 덮여 있던 위치에서 절연 칼러를 제거하고, 주입된 실리콘에 의해 덮여 있는 위치에서 절연 칼러를 남겨 둔다.

Description

단일 면 매립 스트랩{SINGLE SIDED BURIED STRAP}
본 발명은 반도체 디바이스 및 그것을 만드는 공정의 특정 관점에 관한 것이다. 더 상세하게, 본 발명은 단일 면 매립 스트랩 및 단일 면 매립 스트랩을 만드는 방법에 관한 것이다.
크로스포인트(crosspoint) DRAM 메모리 어레이에서, 비트라인 및 워드라인은 어레이와 교차하고, 저장 커패시터는 비트라인이 워드라인과 교차하는 모든 곳에서 액세스 가능하다. 도 1은 그러한 어레이의 예를 도시하는데, 여기서 워드라인은 하나의 축을 따라 반도체 표면과 교차하고, 비트라인은 수직 축을 따라 표면과 교차하며, 저장 커패시터는 도 1에서 어두운 영역으로 표현된 깊은 트렌치(DT) 각각의 바닥 내에 형성되어 있다. 액세스 트랜지스터가 저장 커패시터 위의 깊은 트렌치의 하나의 측벽을 따라 수직으로 형성되어, 게이트 도전체가 그 측벽을 따라 위치한다. 수직 MOSFET 트랜지스터의 요소는 트렌치 가장자리의 단일 크리스탈 실리콘 내의 드레인 영역 - 이것은 "매립 스트랩 외방확산(outdiffusion)"에 대응한다 -, 트렌치의 하나의 측벽을 따라 있는 게이트 도전체, 그리고 비트라인 콘택트(CB) 영역 아래의 표면 평면 내에 있는 트랜지스터의 소스를 포함한다.
이러한 크로스포인트 설계에서, 통상적으로 저장 커패시터 각각은 깊은 트렌치의 하나의 면으로부터만 액세스 가능해야 하는데, 그렇지 않을 경우 하나의 워드라인, 하나의 비트라인, 하나의 메모리 비트 룰(rule)이 위반된다. 따라서, 깊은 트렌치가 모든 다른 측벽을 따라 절연되어 있는 동안, 저장 커패시터 및 수직 측벽 사이에 깊은 트렌치의 단 하나의 측벽을 따라서만 연결부(interconnection)가 형성된다. 도 1에 도시된 구조에서, 두 개의 깊은 트렌치 측벽이 얕은 트렌치 절연(shallow trench isolation: STI) 영역에 의해 절연된다. 액티브 영역에 대응하는 두 개의 깊은 트렌치 측벽에 있어서, 매립 스트랩은 그들 중 하나를 따라 형성되고, 다른 하나의 측벽은 절연된다.
메모리의 액티브 영역은 반도체 표면을 따라 있는 줄무늬(stripe)에 의해 정해지므로(도 1에서 줄무늬는 비트라인(BL) 패턴에 대응한다), 액티브 영역 패턴에 대응하는 다른 측벽을 절연시키면서 하나의 깊은 트렌치 측벽을 따라 매립 스트랩 연결부 및 수직 트랜지스터를 형성하는 방법이 필요하다.
본 발명은 자기 정렬된 단일 면 매립 스트랩을 수직 트렌치 DRAM 내에 형성하는 다수의 방법을 제공한다.
본 발명은 깊은 트렌치의 다른 표면에서는 절연 칼러를 남겨 두면서, 절연 칼러를 저장 커패시터 위의 위치에서 깊은 트렌치의 제 1 내부 표면으로부터 제거 하는 방법을 제공한다. 장벽 물질을 저장 커패시터의 노드 도전체 위에 증착한다. 실리콘의 층을 장벽 물질 위에 증착한다. 깊은 트렌치 내 증착된 실리콘의 층 안으로 도펀트(dopant) 이온을 비스듬하게 주입(implant)함으로써, 증착된 실리콘이 깊은 트렌치의 한쪽 면에서 주입되지 않게 한다. 주입되지 않은 실리콘을 에칭한다. 이전에 주입되지 않은 실리콘으로 덮여 있던 위치에서 절연 칼러를 제거하고, 주입된 실리콘에 의해 덮여 있는 위치에서 절연 칼러를 남겨 둔다.
본 발명은 또한 깊은 트렌치의 다른 표면에서는 절연 칼러를 남겨 두면서, 절연 칼러를 저장 커패시터 위의 위치에서 깊은 트렌치의 제 1 내부 표면으로부터 제거하는 방법을 포함한다. 깊은 트렌치 충진물이 스트랩의 최하부까지 리세싱된다. 포토레지스트(photoresist) 마스크가 깊은 트렌치 내 라이너의 부분 위에 증착된다. 포토레지스트 마스크를 사용하여 라이너의 마스킹되지 않은 부분을 깊은 트렌치를 충진하는 폴리실리콘의 최상부까지 에칭한다. 포토레지스트 마스크를 벗겨낸다. 절연 칼러를 에칭하여, 절연 칼러가 라이너에 의해 덮인 위치에 남게 한다.
본 명세서에서는 단지 본 발명을 실시하는 최선의 실시예를 예시하기 위한 방법으로서 본 발명의 바람직한 실시예만 개시되고 설명되는 바, 본 발명의 다른 목적 및 유리점은 후술하는 상세한 설명으로부터 당업자에게 자명할 것이다. 본 발명은 다른 상이한 실시예를 가질 수 있으며, 본 발명의 다양한 세부 사항은 본 발명으로부터 벗어남이 없이 다양한 자명한 방식으로 변경 가능하다는 점이 인식될 것이다. 따라서, 도면 및 설명은 본질적으로 예시적인 것이며, 한정적이지 않은 것으로 해석되어야 한다.
본 발명의 전술한 목적 및 유리점은 첨부하는 도면을 참조하여 더 명확하게 이해될 수 있을 것이다.
도 1은 크로스포인트(crosspoint) DRAM 메모리 어레이의 평면도이다.
도 2 내지 도 7은 본 발명에 따른 공정의 일 실시예에 따른 다양한 단계에서 본 발명에 따른 구조의 실시예를 나타낸 단면도이다.
도 8 내지 도 13은 본 발명에 따른 공정의 다른 실시예에 따른 다양한 단계에서 본 발명에 따른 구조의 실시예를 나타낸 단면도이다.
도 14 내지 도 25는 본 발명에 따른 공정의 또 다른 실시예에 따른 다양한 단계에서 본 발명에 따른 구조의 실시예를 나타낸 단면도이다.
도 26 내지 도 28b는 본 발명에 따른 공정의 또 다른 실시예에 따른 다양한 단계에서 본 발명에 따른 구조의 실시예를 나타낸 단면도이다.
2F2 트렌치 오프닝 영역 내의 직사각형 레이아웃을 갖는 6F2VTC DRAM에서, 수직 트랜지스터는 통상적으로 트렌치의 하나의 면 위에 형성된다. 종래의 MINT-형 레이아웃은 매립 스트랩 스케일링(scaling)의 제약과 리소그라피(lithography)의 제약으로 인해 유리하지 못하다. 다른 쪽 면은 MINT 레이아웃 내 6F2 유형에서 IT 형성에 의해 잘려 나갈 수 없다. 전술한 이유로 부가적인 마스크의 응용이 어려우므로, 매립 스트랩을 자기 정렬 방식으로 형성하는 것이 바람직하하다.
본 발명에 따른 방법은 의사(spurious) 스트랩 형성을 없앨 수 있는데, 그것은 서브(sub)-8F2 셀에 대하여 깊은 얕은 트렌치 절연을 드라이빙(driving)한다. 또한, 본 발명에 따른 구조는 모든 방향에서 깊은 얕은 트렌치 절연(STI)의 필요성을 없앨 수 있다. 본 발명에 따른 방법 및 구조는 또한 "리소그래피 친화적" 셀을 제공한다. 이에 따라, 본 발명은 트렌치 셀에 대하여 "리소그래피 친화적" 액티브 영역을 정한다. 본 발명은 또한 매립 비트라인이 층적된 수직 DRAM 셀에서 얕은 트렌치 절연을 가능하게 한다.
트렌치 또는 매립 비트라인이 층적된 DRAM을 포함하는 일부 서브 8F2 DRAM 셀은 수직 전송 디바이스를 위해 단일 면 접합의 사용을 필요로 한다. 본 발명은 종래의 트렌치 공정에서, 수직 전송 디바이스를 수용하는 트렌치의 하나 또는 다수의 면 위에 칼러를 위치시키는 방법을 제공한다.
또한 본 발명의 유리점 중 하나는, 마스크의 사용 없이 단일 면 매립 스트랩을 형성하고 칼러 에칭 전에 단일 면 스트랩을 형성하는 공정 순서를 제공하는 방법이다. 게다가, 본 발명은 비스듬한 주입(implant)을 사용하여 칼러의 한쪽 면을 선택적으로 제거함으로써 고밀도 DRAM 자기 제조(self-fabrication)를 가능하게 한다. 본 발명은, 필요에 따라 P, As, N, O 및 Ar과 같은 임플랜트 물질의 이용, 그 리고 선택도(selectivity)를 향상시키기 위한 산화의 이용을 포함할 수 있다.
도 2 내지 도 7은 표준적인 수직 트랜지스터(VTC) 공정을 기초로 하는 자기 정렬된 단일 면 매립 스트랩 형성을 위한 본 발명에 따른 공정의 일 실시예의 다양한 단계에서 본 발명에 따른 구조를 도시한다. 구조의 대칭성은 비스듬한 주입 공정으로 깨어진다. 구조는 비등방성 에칭에 의해 전이되므로, 비스듬한 주입에 관한 종횡비가 반드시 높을 필요는 없다.
도 2는 본 발명에 따른 공정의 일 실시예의 시작 단계에서 본 발명에 따른 구조를 도시하는데, 여기서 본 발명의 공정은 표준 공정으로부터 벗어나기 시작할 수 있다. 도 2에 도시된 구조에서, 깊은 트렌치는 기판 내에 형성되어 있다. 칼러 영역(5)은 반도체 기판(1) 내에 형성된 깊은 트렌치(2) 내에 형성되어 있다. 실리콘 질화물 영역(6)은 기판(1)의 상위 표면 위에 형성되어 있다. 트렌치 폴리실리콘(3)의 깊은 리세스(recess) 다음에, 산화물 영역(7)은 트렌치의 최상부 부분 내의 칼러 영역(5) 사이의 공간에 증착되어 있다. 산화물 영역(7)의 상위 표면은 리세싱되어 있다.
폴리실리콘은 칼러 및 산화물 영역 위의 깊은 트렌치의 최상부 내에 증착되어 있다. 선택적으로, 폴리실리콘이 에칭되어 스페이서(spacer) 영역(9)을 형성할 수 있다. 여기서, 화살표(11)가 가리키는 각도로 주입이 수행될 수 있다.
비스듬한 주입을 수행한 후, 습식 에칭이 선택적으로 수행되어 주입되지 않은 폴리실리콘을 제거할 수 있다. 그러면 산화물 영역(7)이 반응성 이온 에칭(reactive ion etching: RIE)에 의해 에칭된다. 산화물의 반응성 이온 에칭은 질화물(6) 및 폴리실리콘(9)에 선택적이다. 이 RIE 단계의 오버에치(overetch)는 트렌치 측벽 상에 작은 크레비스(crevice) 또는 "디보트(divot)"를 형성한다. 결과적인 구조는 도 3에 도시되어 있다.
이 단계에서, 질화(nitridization)가 수행되어 매립 스트랩(BS) 질화물(8)을 형성할 수 있다. 그러면 매립 스트랩 폴리실리콘(10)이 리세스(recess) 내에 증착될 수 있다. 그러면 트렌치 최상부 산화물이 리세스 내에 증착될 수 있다. 그러면 폴리실리콘 스페이서(9)가 에칭될 수 있다.
그러면 희생(sacrificial) 산화물 영역이 만들어지고 게이트 산화물(12)이 성장할 수 있다. 그러면 게이트 폴리실리콘(14)이 트렌치 내에 증착될 수 있다. 도 4는 공정의 이 시점에서 구조를 도시한다.
도 5 내지 도 7은 도 2 내지 도 4에서 도시된 공정의 제 2 변형이다. 도 5는 깊은 트렌치가 반도체 기판 내에 형성되어 있는 구조를 도시한다. 스트랩 폴리실리콘(22)은 트렌치 최상부 산화물 전에 증착된다. 질화물 영역이 기판의 표면 위에 증착되어 있다. 트렌치 최상부 산화물 영역은 깊은 트렌치 내에 형성될 수 있다. 도핑되거나 도핑되지 않은 글라스(24)가 트렌치 내에 증착되고 리세싱되어 있다. 폴리실리콘은 트렌치 내에 증착되고 스페이서 영역은 에칭된다. 그리고 나서, 비스듬한 주입이 수행될 수 있다. 도 5는 결과적인 구조를 도시한다. 이에 따라, 도 5는 또한 칼러 영역(26), 트렌치 최상부 산화물(19), 질화물 라이너(20) 및 폴리실리콘 스페이서(9)를 도시한다.
여기서, 습식 에칭이 수행되어 주입되지 않은 폴리실리콘 및 질화물을 선택 적으로 제거한다. 그러면, 통상적으로 반응성 이온 에칭으로 구조 내의 산화물을 폴리실리콘 및 질화물에 선택적으로 에칭한다. RIE는 질화물 라이너(20) 상에서 멈춘다. 라이너는 다시 질화물 RIE로써 산화물 및 폴리실리콘에 선택적으로 에칭될 수 있다. RIE가 계속되어 다시 질화물 및 폴리실리콘에 선택적으로 산화물을 에칭할 수 있다. 이것은 트렌치 최상부 산화물(19)을 통하여 에칭한다.
다음에, 또한 통상적으로 반응성 이온 에칭을 이용하여 폴리실리콘이 에칭될 수 있다. 이것은 스트랩 폴리실리콘뿐만 아니라 스페이서(9)도 에칭한다. 산화물(30)이 공간을 충진하는 데 사용될 수 있다. 그러면 산화물 충진물이 도 6에 도시된 레벨까지 에칭될 수 있다.
그러면, 다른 습식 에칭이 도핑된 글라스 상에서 수행될 수 있다. 아래에 있는 질화물 라이너(20)가 제거될 수 있다. 다음에, 희생 산화물 영역, 게이트 산화물 영역(26)이 구조 위에서 성장할 수 있다. 그러면, 게이트 구조를 위한 폴리실리콘(28)이 증착될 수 있다. 그러면 폴리실리콘이 에칭되어 도 7에 도시된 구조를 만든다.
도 8 내지 도 11은 본 발명에 따른 공정의 다른 실시예에 따른 다양한 단계의 구조를 도시한 횡단면도이다.
이에 따라, 도 8은 표준 트렌치 형성 공정 후의 구조를 도시한다. 깊은 트렌치가 기판 내에 형성되어 있다. 칼러 영역(100)은 깊은 트렌치의 표면 위에 형성되어 있다. 트렌치는 폴리실리콘 충진물(102)로 충진되어 있다. 질화물 영역(104)은 깊은 트렌치 오프닝에 인접한 기판(98)의 상위 표면 위에 형성되어 있 다.
트렌치 폴리실리콘(102)은 매립 스트랩 형성에 필요한 깊이까지 리세싱될 수 있다. 유전체 라이너(106)는 깊은 트렌치/칼러의 표면 위에 형성될 수 있다. 유전체 라이너는 임의의 적당한 물질로 만들어질 수 있다. 예를 들어, 그러한 물질은 실리콘 질화물(SiN) 또는 테트라에틸오르소실리케이트 (tetraethylorthosilicate: TEOS) 전구체(precursor)로부터 증착된 산화물이다. 만일 라이너가 TEOS를 포함한다면 만일 트렌치 내에 추후 증착된 물질이 도핑된 글라스를 포함한다면 그것은 조밀화되어야 한다. 그러나, 라이너의 증착은 선택적인 것이다. 이것은 도 8에 의해 도시되며, TEOS/도핑된 글라스 영역(108)은 라이너(106) 위의 깊은 트렌치 내에 증착될 수 있다.
만일 라이너가 증착되지 않는다면, TEOS는 증착될 수 있고 구조의 상위 표면은 패드 질화물 영역(104)의 층까지 폴리싱될 수 있다. 라이너에 사용될 수 있는 물질의 다른 예는 실리콘 질화물이다. 트렌치를 충진하는 물질은, 라이너가 사용되든 아니든, 산화물일 수 있다. 산화물은 도핑된 글라스일 수 있다.
본 발명의 공정의 이 실시예의 다음 단계는 구조의 표면 위에 레지스트 마스크(110)를 정하는 것이다. 레지스트 마스크는 트렌치의 한쪽 면 위의 산화물을 에칭하는데 사용되어 도 9에 도시된 구조를 만들 수 있다. 도 9에 도시된 구조를 만들려면, 에칭은 실리콘 질화물에 선택적이어야 한다. 만일 구조가 실리콘 질화물을 포함한다면, 라이너도 또한 이 단계에서 에칭될 수 있다. 만일 칼러 내부에 있는 노드 질화물 또는 유전체 라이너가 도핑된 글라스의 증착 전에 제거된다면, 노 출된 칼러도 또한 이 단계에서 에칭될 수 있다. 그러면 레지스트 마스크가 제거될 수 있다. 도 9는 결과적인 구조를 도시한다.
이제 칼러의 노출된 부분이 에칭될 수 있다. 임의의 적당한 에칭이 이용될 수 있다. 이용될 수 있는 에칭의 한 예는 습식 HF 화학 작용이다. 다른 하나의 예는 등방성 플라즈마 에칭이다. 만일 트렌치가 도핑된 글라스로 충진되어 도 8에 도시된 영역(108)을 형성한다면, 습식 에칭은 도 11에 도시된 구조를 만들 뿐만 아니라 도핑된 글라스도 제거할 것이다. 그렇지 않다면, 구조는 도 10에 도시된 바와 같을 것이다.
이제 매립 스트랩이 매립 폴리 에칭 백(back) 공정에 의해 형성될 수 있고, 트렌치 최상부 유전체는 증착될 수 있다. 그러면 표준 공정이 수직 디바이스의 형성 및 포스트(post) 트렌치 공정을 위해 이용된다. 결과적인 구조는 도 12에 도시되어 있다. 이에 따라, 도 12는 패드 질화물 영역(104), 칼러 영역(100), 라이너 영역(106), 그리고 깊은 트렌치 내에 증착된 게이트 폴리실리콘(112)을 도시하며, 전송 게이트 산화물(114)이 칼러가 제거된 깊은 트렌치의 벽 위에 형성되어 있다. 트렌치 최상부 유전체(116)는 전술한 대로 증착된 매립 스트랩 폴리실리콘(118) 내에 증착된다.
그러면 수직 트랜지스터가 칼러가 제거된 깊은 트렌치의 한 쪽 면 위에 형성될 수 있다.
도 8 내지 도 12에 도시된 본 발명의 공정의 다른 실시예에서, 기판이 처리되어 도 10 또는 도 11에 도시된 구조를 만든다. 그러면, 매립 스트랩을 형성하기 보다는, 얇은 유전체가 폴리실리콘의 증착 전에 증착됨으로써 도 13에 도시된 구조를 만들 수 있다. 절연 트렌치 형성을 포함하는 부가적인 공정이 수행되고, 트렌치 최상부 유전체 및 수직 디바이스의 형성 전에 형성된 매립 스트랩에서 폴리실리콘의 중심축(mandrel)이 제거될 수 있다.
본 발명에 따른 공정의 이 특정한 실시예의 제 2 형의 유리점 중 하나는, 매립 스트랩 외방확산(outdiffusion)의 저하이다. 또한, 이 제 2 실시예는 수직적 및 평면적 산화를 결합할 수 있다. 더우기, 이 실시예는 트렌치 게이트 폴리실리콘이 후속하는 게이트 배선 폴리실리콘으로부터 절연될 위험 없이, 트렌치에 접촉하는 배선 도전체를 허용한다.
도 14 내지 도 25는 본 발명에 따른 구조의 다른 실시예에 대한 단면도이다. 도 14에 도시된 바와 같이, 깊은 트렌치는 이미 기판 내에 형성되어 있다. 트렌치는 폴리실리콘으로 충진되고 리세싱된다.
이 리세스의 형성 이후, 얇은 블로킹(blocking) 층(32)이 형성될 수 있다. 임의의 적당한 물질이 블로킹 층에서 사용될 수 있다. 블로킹 층의 하나의 예는 질화물이다. 예컨대, 실리콘 질화물(SiN)이 사용될 수 있다. 블로킹 층은 통상적으로 약 50 Å의 두께를 갖는다.
블로킹 층이 증착된 후, 무정형 실리콘의 층(34)이 전체 구조 위에 증착될 수 있다. 무정형 실리콘 층(34)은 임의의 두께로 형성될 수 있다. 하나의 예에 따르면, 무정형 실리콘 층은 약 100 Å의 두께를 갖는다.
무정형 실리콘 층(34)이 증착된 후, 비스듬한 주입(36)이 도 15에 도시된 바와 같이 수행될 수 있다. 주입된 물질은 붕소일 수 있다. 주입은 기판의 평면에 수직인 직선에 대하여 약 7 도 내지 15 도의 각도로 기울어질 수 있다.
비스듬한 주입이 수행된 후, 도핑되지 않은 무정형 실리콘(40)이 붕소로 도핑된 실리콘(38)에 대해 선택적으로 에칭될 수 있다. 도핑되지 않은 무정형 실리콘(40)의 에칭은 칼러(42)뿐만 아니라 블로킹 층(32)의 부분도 노출시킨다. 그러면 블로킹 층(32) 및 칼러(42)의 노출된 부분이 에칭되어 도 16b에 도시된 구조를 만든다. 칼러는 통상적으로 반응성 이온 에칭으로 에칭된다.
도 16a는 위에서 본 깊은 트렌치를 도시하는데, 칼러 및 도핑된 무정형 실리콘은 깊은 트렌치의 부분 위에만 배치된다는 것을 보여준다.
다음에, 얇은 실리콘 질화물 층(124)이 증착될 수 있다. 실리콘 질화물 층(124)은 약 20 Å 내지 약 50 Å의 두께를 가질 수 있다. 그러면 실리콘 질화물 RIE가 수행되어 칼러(42)의 측면 아래로 에칭되는 것을 방지한다. 이 질화물은 도 17b에 층(124)으로 도시되어 있다.
그러면 질화물(124)에 의해 보호되지 못한 폴리실리콘이 에칭될 수 있다.
다음에, 칼러(42)의 일부분(45)이 에칭되어, 깊은 트렌치 내의 리세싱된 폴리실리콘(48)의 상위 표면 아래로 확장되어 있는 칼러 디보트(46)를 만들 수 있다. 칼러 디보트(46) 에칭은 습식 에칭일 수 있다.
도 17b은 결과적인 구조를 도시한다. 도 17a는 위에서 본 깊은 트렌치를 도시하는데, 증착된 실리콘 질화물 층(124)을 보여준다.
본 공정의 이 단계에서, 실리콘 질화물 에칭이 수행되어 실리콘 질화물(124) 및 노드 질화물(300)을 제거할 수 있다. 그러면, 폴리실리콘(48)이 증착되어 도 18b에 도시된 이 구조를 만들 수 있다. 폴리실리콘(48)은 매립 스트랩(50)을 형성하고, 따라서 매립 스트랩(BS) 폴리로 지칭된다.
도 18a는 위에서 본 깊은 트렌치를 도시하는데, 증착된 폴리실리콘 층을 보여준다.
그러면 매립 스트랩 폴리실리콘(48)이 에칭되어 도 19b에 도시된 구조를 만들 수 있다. 도 19b에서 볼 수 있는 바와 같이, 폴리실리콘은 이전에 만들어진 칼러드 디보트(collared divot)(46) 내에 남아 있다. 도 19a는 여기까지의 공정에 의해 형성된 깊은 트렌치를 도시한다.
그러면 희생 산화물 층이 깊은 트렌치 벽 위에 제공된다. 희생 산화물은 측벽의 물질을 산화시킴으로써 만들어질 수 있다. 대안적으로, 산화물이 증착될 수 있다. 그러면 패드 질화물 영역이 벗겨지고, 도 20의 화살표가 가리키는 대로 어레이 주입(n+)이 수행된다. 도 20은 결과적인 구조를 도시한다.
그러면, 트렌치 최상부 산화물(52)이 전체 구조 위에 증착될 수 있다. 트렌치 최상부 산화물(52)이 깊은 트렌치의 하나의 측벽으로부터 에칭될 수 있다. 그러면 게이트 산화(54)가 수행되어 도 21에 도시된 결과적인 구조를 만든다.
본 공정의 이 시점에서, 게이트 폴리실리콘(126)이 증착될 수 있다. 게이트 폴리실리콘(126)은 트렌치 최상부 산화물의 레벨까지 평탄화될 수 있다. 그러면 실리콘 질화물(128)이 증착될 수 있다. 그러면, 리소그라피, 에칭, 충진 및 평탄화 단계가 수행되어 액티브 영역을 정한다. 도 22b는 결과적인 구조를 도시한다. 도 22a는 위에서 본 도 22b의 구조의 부분을 도시한다.
그러면 패드 질화물이 벗겨진다. 그러면 비결정적(non-critical) 마스크가 정해져, 지지 구조 내의 트렌치 최상부 산화물에 대한 에칭을 수행할 수 있다. 지지 구조 희생 산화물이 만들어지고 주입이 수행될 수 있다. 지지 게이트 산화물 및 폴리실리콘이 증착될 수 있다. 도 23은 어레이 내의 결과적인 구조를 도시한다.
비결정적 마스크가 어레이(도시되지 않음) 내의 폴리실리콘 에칭을 위해 만들어질 수 있다. 어레이 내 지지 게이트 산화물 에칭이 수행될 수 있다(도시되지 않음). 텅스텐(W) 또는 텅스텐 실리사이드(WSix) 스택(130)이 증착될 수 있다. 그러면 게이트 도전체(GC) 패드 질화물(132)이 증착될 수 있다. 도 24는 결과적인 구조를 도시한다.
마지막으로, GC 스택 에칭이 수행될 수 있다. 그러면 구조는 표준 공정에 따라 처리된다. 그 결과는 도 25에 도시되어 있다.
높은 종횡비의 깊은 트렌치는 전술한 비스듬한 주입의 수행을 어렵게 할 수 있다. 본 발명의 추가적인 실시예에 따라, 깊은 트렌치의 종횡비는 깊은 트렌치를 TEOS의 층으로 미리 충진함으로써 감소시킬 수 있다. 그러면, 도 26 내지 도 28b에 도시된 공정 단계가 수행될 수 있다.
도 26 내지 도 28b은 본 발명의 공정의 다른 실시예의 다양한 단계에서 구조의 실시예를 도시하는 단면도이다. 도 26에 도시된 공정 시점에서, 부가적인 깊은 리세스가 형상되어 있는데, 그것은 커패시터 트렌치 내의 폴리실리콘을 최후 레벨까지 리세싱한다. TEOS가 깊은 트렌치 내에 증착되어 있다.
TEOS는 전술한, 그리고 도 14에 도시된 바와 같이 증착된 질화물의 얇은 블로킹 층 위에 증착될 수 있다. 그러나, 도 14에 도시된 공정 단계와는 달리, 무정형 실리콘의 얇은 층은, TEOS가 증착되어 있는 질화물 위보다는, 트렌치 내 TEOS 위에 증착된다. 도 26은 이 시점에서 구조를 도시한다.
다음에, 도 27에 나타난 바와 같이, 비스듬한 주입이 수행되어 트렌치의 오직 한쪽 면 위에만 이온 물질을 주입한다. 필요에 따라 임의의 이온 물질이 사용될 수 있다. 하나의 예로서, p+ 형 이온이 이용된다. p+ 형 이온의 한 예는 붕소 이온이다. 비스듬한 주입은 도 14 내지 25를 참조하여 더 자세히 설명되어 있다.
비스듬한 주입를 수행한 후, 그 주입에 의해 도핑되지 않은 채로 남겨진 실리콘은 도핑된 실리콘에 대해 선택적으로 에칭될 수 있다. 이것은 트렌치의 오직 한 면을 따라 갭(gap)을 형성한다. 이 실시예에 따르면, 비스듬한 주입이 수행된 후, TEOS가 에칭될 수 있다. 이 에칭은 트렌치 폴리실리콘 위의 질화물 장벽 층의 레벨까지 수행될 수 있다. 도 28b는 이 시점에서의 구조를 조시한다. 도 28a는 전술한 구조를 도시한다.
본 발명의 전술한 설명은 본 발명을 예시하고 설명한다. 또한, 본 명세서는 본 발명의 바람직한 실시예만 보이고 설명하지만, 앞서서 언급한 대로, 본 발명은 다양한 다른 조합, 변형 및 환경에서 사용될 수 있고, 전술한 발명 사상의 범위, 전술한 내용과 균등한 범위 또는 관련 분야의 기술 또는 지식 내에서 수정 및 변경이 가해질 수 있음이 이해되어야 한다. 전술한 실시예는 본 발명을 실시하는 알려 져 있는 최선의 실시예를 설명하고, 당업자로 하여금 전술한 또는 다른 실시예에서 본 발명의 특정한 응용 또는 사용에 필요한 다양한 변경을 가하여 본 발명을 사용할 수 있게 하기 위한 것이다. 따라서, 본 명세서는 전술한 형태의 발명에만 한정하기 위한 의도를 갖고 있지 않다. 또한, 첨부하는 청구항은 대안적인 실시예를 포함하는 것으로 해석되어야 한다.
삭제

Claims (13)

  1. 깊은 트렌치 내에 매립 스트랩(a buried strap)을 형성하는 방법으로서,
    (a) 저장 커패시터의 리세싱된 실리콘(48)의 노드 도전체 위의 깊은 트렌치 내 및 상기 깊은 트렌치의 측벽상의 절연 칼러(isolation collar, 42)상에 장벽 층(32)을 증착하는 단계와,
    (b) 상기 장벽 층(32) 위에 실리콘 층(34)을 증착하는 단계와,
    (c) 상기 깊은 트렌지 내의 상기 증착된 실리콘층으로 도펀트 이온(36)을 비스듬히 주입하여 상기 증착된 실리콘(34)이 상기 깊은 트렌치의 한 측면을 따라 도핑되지 않게 하는 단계와,
    (d) 도핑되지 않은 실리콘(40)을 에칭하여 상기 장벽 층(32)의 일부 및 상기 절연 칼러(42)의 제 1 부분이 노출되게 하는 단계와,
    (e) 상기 장벽 층(32)의 일부 및 상기 절연 칼러(42)의 제 1 부분을 에칭하는 단계와,
    (f) 상기 깊은 트렌치 내에 제 2 장벽 층(124)을 증착하는 단계와,
    (g) 반응성 이온 에칭에 의해 상기 제 2 장벽 층(124)을 에칭하는 단계와,
    (h) 상기 절연 칼러(42)의 제 2 부분(45)을 에칭하여 상기 리세싱된 실리콘(48)의 상위 표면 아래로 확장되는 칼러 디보트(a collar divot, 46)를 생성하는 단계와,
    (i) 상기 제 2 장벽 층(124)을 제거하는 단계와,
    (j) 폴리실리콘(52)을 증착하여 매립 스트랩(50)을 형성하는 단계를 포함하는
    방법.
  2. 제 1 항에 있어서,
    상기 장벽 층(32) 및 상기 제 2 장벽 층(124)은 실리콘 질화물로 형성되는
    방법.
  3. 제 1 항에 있어서,
    상기 폴리실리콘(52)을 상기 칼러 디보트(46) 내에 남기면서, 상기 매립 스트랩(50)을 형성하기 위해 증착된 상기 폴리실리콘(52)을 에칭하는 단계를 더 포함하는
    방법.
  4. 제 3 항에 있어서,
    트렌치 최상부 산화물을 증착하고, 상기 트렌치 최상부 산화물을 상기 트렌치의 상기 한쪽 측벽으로부터 에칭하는 단계를 더 포함하는
    방법.
  5. 제 4 항에 있어서,
    게이트 산화물(54)을 형성하고, 게이트 물질(126)을 증착하는 단계를 더 포함하는
    방법.
  6. 제 5 항에 있어서,
    상기 게이트 물질(126)은 폴리실리콘인
    방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 실리콘 층(34)은 비결정성 실리콘을 포함하는
    방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
KR1020027017467A 2000-06-23 2001-06-25 단일 면 매립 스트랩 KR100822079B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/603,442 US6573137B1 (en) 2000-06-23 2000-06-23 Single sided buried strap
US09/603,442 2000-06-23
PCT/US2001/020206 WO2002001607A2 (en) 2000-06-23 2001-06-25 Method of producing trench capacitor buried strap

Publications (2)

Publication Number Publication Date
KR20030069800A KR20030069800A (ko) 2003-08-27
KR100822079B1 true KR100822079B1 (ko) 2008-04-15

Family

ID=24415457

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027017467A KR100822079B1 (ko) 2000-06-23 2001-06-25 단일 면 매립 스트랩

Country Status (5)

Country Link
US (2) US6573137B1 (ko)
EP (1) EP1292983B1 (ko)
KR (1) KR100822079B1 (ko)
TW (2) TW495906B (ko)
WO (1) WO2002001607A2 (ko)

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6426253B1 (en) * 2000-05-23 2002-07-30 Infineon Technologies A G Method of forming a vertically oriented device in an integrated circuit
US6794242B1 (en) * 2000-09-29 2004-09-21 Infineon Technologies Ag Extendible process for improved top oxide layer for DRAM array and the gate interconnects while providing self-aligned gate contacts
DE10131709B4 (de) * 2001-06-29 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung einseitiger Buried-Straps
US6566706B1 (en) * 2001-10-31 2003-05-20 Silicon Storage Technology, Inc. Semiconductor array of floating gate memory cells and strap regions
US6586300B1 (en) * 2002-04-18 2003-07-01 Infineon Technologies Ag Spacer assisted trench top isolation for vertical DRAM's
US20040110429A1 (en) * 2002-07-26 2004-06-10 Eberhard Wizgall Integrated intake manifold and heat exchanger
DE10242054B3 (de) * 2002-09-11 2004-04-15 Infineon Technologies Ag Teststruktur
US6759702B2 (en) 2002-09-30 2004-07-06 International Business Machines Corporation Memory cell with vertical transistor and trench capacitor with reduced burried strap
US6979851B2 (en) * 2002-10-04 2005-12-27 International Business Machines Corporation Structure and method of vertical transistor DRAM cell having a low leakage buried strap
US6734482B1 (en) * 2002-11-15 2004-05-11 Micron Technology, Inc. Trench buried bit line memory devices
TWI223408B (en) * 2003-05-09 2004-11-01 Nanya Technology Corp Trench type capacitor formation method
US6750116B1 (en) * 2003-07-14 2004-06-15 Nanya Technology Corp. Method for fabricating asymmetric inner structure in contacts or trenches
DE10333777B4 (de) * 2003-07-24 2007-01-25 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
US20050088895A1 (en) * 2003-07-25 2005-04-28 Infineon Technologies Ag DRAM cell array having vertical memory cells and methods for fabricating a DRAM cell array and a DRAM
DE102004026000A1 (de) * 2003-07-25 2005-02-24 Infineon Technologies Ag DRAM-Zellenfeld und Halbleiterspeichereinrichtung mit vertikalen Speicherzellen und Verfahren zur Herstellung eines DRAM-Zellenfeldes und eines DRAMs
TWI227933B (en) * 2003-12-05 2005-02-11 Nanya Technology Corp Method for forming a self-aligned buried strap of a vertical memory cell
TWI225689B (en) * 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
TWI235426B (en) * 2004-01-28 2005-07-01 Nanya Technology Corp Method for manufacturing single-sided buried strap
US7034352B2 (en) * 2004-02-11 2006-04-25 Infineon Technologies Ag DRAM with very shallow trench isolation
US6998677B1 (en) 2004-03-08 2006-02-14 Advanced Micro Devices, Inc. Semiconductor component and method of manufacture
DE102004031694A1 (de) * 2004-06-30 2006-01-19 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle
JP2007134470A (ja) * 2005-11-10 2007-05-31 Toshiba Corp 半導体装置及びその製造方法
US7898014B2 (en) * 2006-03-30 2011-03-01 International Business Machines Corporation Semiconductor device structures with self-aligned doped regions and methods for forming such semiconductor device structures
US20080048186A1 (en) * 2006-03-30 2008-02-28 International Business Machines Corporation Design Structures Incorporating Semiconductor Device Structures with Self-Aligned Doped Regions
TWI300975B (en) * 2006-06-08 2008-09-11 Nanya Technology Corp Method for fabricating recessed-gate mos transistor device
US20070284612A1 (en) * 2006-06-09 2007-12-13 International Business Machines Corporation Semiconductor devices with one-sided buried straps
US7618867B2 (en) * 2006-07-26 2009-11-17 Infineon Technologies Ag Method of forming a doped portion of a semiconductor and method of forming a transistor
TW200816388A (en) * 2006-09-20 2008-04-01 Nanya Technology Corp A manufacturing method of a memory device
US7691734B2 (en) * 2007-03-01 2010-04-06 International Business Machines Corporation Deep trench based far subcollector reachthrough
US7439149B1 (en) 2007-09-26 2008-10-21 International Business Machines Corporation Structure and method for forming SOI trench memory with single-sided strap
CN101409210B (zh) * 2007-10-09 2010-06-02 南亚科技股份有限公司 半导体元件及其制作方法
US8008160B2 (en) 2008-01-21 2011-08-30 International Business Machines Corporation Method and structure for forming trench DRAM with asymmetric strap
US7838928B2 (en) * 2008-06-06 2010-11-23 Qimonda Ag Word line to bit line spacing method and apparatus
US9016236B2 (en) 2008-08-04 2015-04-28 International Business Machines Corporation Method and apparatus for angular high density plasma chemical vapor deposition
US8227310B2 (en) 2008-08-06 2012-07-24 International Business Machines Corporation Integrated circuits comprising an active transistor electrically connected to a trench capacitor by an overlying contact and methods of making
US20100090348A1 (en) * 2008-10-10 2010-04-15 Inho Park Single-Sided Trench Contact Window
KR101096184B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
JP2011205030A (ja) * 2010-03-26 2011-10-13 Elpida Memory Inc 半導体装置および半導体装置の製造方法
KR101133692B1 (ko) * 2010-07-07 2012-04-19 에스케이하이닉스 주식회사 이온주입을 이용한 마스킹막 형성 방법 및 그를 이용한 반도체장치 제조 방법
KR101202690B1 (ko) * 2010-12-09 2012-11-19 에스케이하이닉스 주식회사 반도체장치의 측벽콘택 형성 방법
KR101213931B1 (ko) * 2010-12-14 2012-12-18 에스케이하이닉스 주식회사 수직형 반도체 소자 및 그 제조 방법
US8786014B2 (en) 2011-01-18 2014-07-22 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
KR20120097663A (ko) * 2011-02-25 2012-09-05 에스케이하이닉스 주식회사 반도체 장치의 매립 비트라인 제조 방법
JP2012248665A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体デバイスの製造方法
US10043810B1 (en) 2017-08-18 2018-08-07 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
KR20200143109A (ko) * 2019-06-14 2020-12-23 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
US20210384197A1 (en) * 2019-06-14 2021-12-09 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
KR20210007737A (ko) * 2019-07-12 2021-01-20 에스케이하이닉스 주식회사 수직형 메모리 장치
CN111403393B (zh) * 2020-03-24 2023-09-19 上海华力集成电路制造有限公司 一种提高体约束鳍型结构闪存单元耦合率的器件结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519236A (en) 1993-06-28 1996-05-21 Kabushiki Kaisha Toshiba Semiconductor memory device having surrounding gate transistor
US5717628A (en) 1996-03-04 1998-02-10 Siemens Aktiengesellschaft Nitride cap formation in a DRAM trench capacitor
KR19990077698A (ko) * 1998-03-09 1999-10-25 피터 토마스 자기 정렬 매립형 극판
US5989972A (en) 1995-07-24 1999-11-23 Siemens Aktiengesellschaft Capacitor in a semiconductor configuration and process for its production
KR20020000523A (ko) * 2000-06-23 2002-01-05 포만 제프리 엘 감소된 ｄｔ 엣지 바이어스용의 칼라 공정
KR20030020290A (ko) * 2000-06-02 2003-03-08 인터내셔널 비지네스 머신즈 코포레이션 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0824166B2 (ja) * 1986-11-26 1996-03-06 松下電子工業株式会社 半導体装置の製造方法
US4830978A (en) 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
US4945069A (en) * 1988-12-16 1990-07-31 Texas Instruments, Incorporated Organic space holder for trench processing
JPH0384924A (ja) * 1989-08-29 1991-04-10 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5389559A (en) * 1993-12-02 1995-02-14 International Business Machines Corporation Method of forming integrated interconnect for very high density DRAMs
US5627092A (en) * 1994-09-26 1997-05-06 Siemens Aktiengesellschaft Deep trench dram process on SOI for low leakage DRAM cell
US6207494B1 (en) * 1994-12-29 2001-03-27 Infineon Technologies Corporation Isolation collar nitride liner for DRAM process improvement
US5610441A (en) * 1995-05-19 1997-03-11 International Business Machines Corporation Angle defined trench conductor for a semiconductor device
US5656535A (en) * 1996-03-04 1997-08-12 Siemens Aktiengesellschaft Storage node process for deep trench-based DRAM
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US5909310A (en) * 1997-12-08 1999-06-01 U.S.A Kaifa Technology, Inc. Optical circulator
US6080618A (en) * 1998-03-31 2000-06-27 Siemens Aktiengesellschaft Controllability of a buried device layer
US6110792A (en) * 1998-08-19 2000-08-29 International Business Machines Corporation Method for making DRAM capacitor strap
US6242310B1 (en) * 1999-02-22 2001-06-05 International Business Machines Corporation Method of forming buried-strap with reduced outdiffusion including removing a sacrificial insulator leaving a gap and supporting spacer
US6184107B1 (en) * 1999-03-17 2001-02-06 International Business Machines Corp. Capacitor trench-top dielectric for self-aligned device isolation
DE19923262C1 (de) * 1999-05-20 2000-06-21 Siemens Ag Verfahren zur Erzeugung einer Speicherzellenanordnung
US6066527A (en) * 1999-07-26 2000-05-23 Infineon Technologies North America Corp. Buried strap poly etch back (BSPE) process
DE19941401C1 (de) * 1999-08-31 2001-03-08 Infineon Technologies Ag Verfahren zur Herstellung einer DRAM-Zellenanordnung
US6335247B1 (en) * 2000-06-19 2002-01-01 Infineon Technologies Ag Integrated circuit vertical trench device and method of forming thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5519236A (en) 1993-06-28 1996-05-21 Kabushiki Kaisha Toshiba Semiconductor memory device having surrounding gate transistor
US5989972A (en) 1995-07-24 1999-11-23 Siemens Aktiengesellschaft Capacitor in a semiconductor configuration and process for its production
US5717628A (en) 1996-03-04 1998-02-10 Siemens Aktiengesellschaft Nitride cap formation in a DRAM trench capacitor
KR19990077698A (ko) * 1998-03-09 1999-10-25 피터 토마스 자기 정렬 매립형 극판
KR20030020290A (ko) * 2000-06-02 2003-03-08 인터내셔널 비지네스 머신즈 코포레이션 트렌치 커패시터의 트렌치 내에 절연 칼러를 형성하는방법, 트렌치의 상위 부분에 절연 칼러를 포함하는커패시티브 저장 트렌치 디램 셀 및 커패시티브 저장트렌치 디램 셀의 저장 트렌치의 상위 부분에 절연 칼러를형성하는 방법
KR20020000523A (ko) * 2000-06-23 2002-01-05 포만 제프리 엘 감소된 ｄｔ 엣지 바이어스용의 칼라 공정

Also Published As

Publication number Publication date
WO2002001607A2 (en) 2002-01-03
TW495906B (en) 2002-07-21
EP1292983A2 (en) 2003-03-19
WO2002001607A3 (en) 2002-05-23
US6426526B1 (en) 2002-07-30
TW548801B (en) 2003-08-21
KR20030069800A (ko) 2003-08-27
EP1292983B1 (en) 2012-10-24
US6573137B1 (en) 2003-06-03

Similar Documents

Publication Publication Date Title
KR100822079B1 (ko) 단일 면 매립 스트랩
US6225158B1 (en) Trench storage dynamic random access memory cell with vertical transfer device
KR100495579B1 (ko) 메모리 어레이 형성 방법
US6348374B1 (en) Process for 4F2 STC cell having vertical MOSFET and buried-bitline conductor structure
US6806137B2 (en) Trench buried bit line memory devices and methods thereof
US6509599B1 (en) Trench capacitor with insulation collar and method for producing the trench capacitor
US20020085434A1 (en) Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
US6284593B1 (en) Method for shallow trench isolated, contacted well, vertical MOSFET DRAM
US7015092B2 (en) Methods for forming vertical gate transistors providing improved isolation and alignment of vertical gate contacts
US6281539B1 (en) Structure and process for 6F2 DT cell having vertical MOSFET and large storage capacitance
US7518175B2 (en) Semiconductor memory device and method for fabricating the same
KR20010050067A (ko) Ｄｒａｍ 디바이스 및 그의 제조 프로세스
EP1396010A2 (en) Embedded vertical dram cells and dual workfunction logic gates
US8952536B2 (en) Semiconductor device and method of fabrication
US6436836B2 (en) Method of fabricating a DRAM cell configuration
US6218265B1 (en) Process for fabricating a semiconductor non-volatile memory device with shallow trench isolation (STI)
US6271080B1 (en) Structure and method for planar MOSFET DRAM cell free of wordline gate conductor to storage trench overlay sensitivity
US6451648B1 (en) Process for buried-strap self-aligned to deep storage trench
US6380088B1 (en) Method to form a recessed source drain on a trench side wall with a replacement gate technique
KR20010029826A (ko) 집적 회로 칩 및 이의 제조 방법
US6380027B2 (en) Dual tox trench dram structures and process using V-groove
US7153781B2 (en) Method to etch poly Si gate stacks with raised STI structure
US7696075B2 (en) Method of fabricating semiconductor device having a recess channel structure therein
KR20040078413A (ko) 반도체소자의 콘택 형성방법
CN1230021A (zh) 存储单元阵列的制造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120402

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20130328

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee