KR101202690B1 - 반도체장치의 측벽콘택 형성 방법 - Google Patents

반도체장치의 측벽콘택 형성 방법 Download PDF

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Abstract

본 발명은 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽을 덮는 절연물질을 형성하는 단계; 상기 트렌치를 매립하며 상기 하드마스크막의 표면이 노출되도록 평탄화된 희생물질을 형성하는 단계; 상기 희생물질 상에 마스킹막을 형성하는 단계; 상기 마스킹막 상에 배리어막패턴을 형성하는 단계; 이온주입을 통해 상기 마스킹막에 손상영역을 형성하는 단계; 상기 마스킹막의 손상영역을 선택적으로 제거하는 단계; 잔류하는 상기 마스킹막을 배리어로 상기 희생물질의 일부를 식각하여 상기 트렌치의 어느 하나의 측벽에 형성된 절연물질 일부를 노출시키는 단계; 및 상기 노출된 절연물질을 제거하여 측벽콘택을 형성하는 단계를 포함하며, 상술한 본 발명은 배리어막패턴의 측벽프로파일을 이용한 이온주입을 적용하여 마스킹막을 형성하므로써 측벽콘택의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.

Description

반도체장치의 측벽콘택 형성 방법{METHOF FOR FORMING SIDE CONTACT IN SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 반도체장치의 측벽콘택 형성 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)은 바디(Body)와 바디 상에 형성된 필라(Pillar)로 이루어진 활성영역(Active region), 매립비트라인(Buried Bitline; BBL) 및 수직게이트(Vertical gate; VG)를 포함하는 3차원 구조(3D structure)이다.
이웃하는 활성영역은 트렌치(Trench)에 의해 분리되며, 트렌치 내부에 매립비트라인(BBL)이 형성된다. 매립비트라인(BBL)은 바디의 어느 하나의 측벽과 전기적으로 연결된다.
매립비트라인 상부에 형성되는 수직게이트(VG)는 필라(Pillar)의 측벽에 형성되고, 필라의 내부에는 소스(Source)와 드레인(Drain)이 형성된다. 수직게이트(VG)에 의해 소스와 드레인 사이에 수직방향의 채널(Channel)이 형성된다.
하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 OSC(One-Side-Contact) 공정이 필요하다. OSC 공정은 SSC(Single-Side-contact) 공정이라고도 한다. 이하, OSC 공정을 측벽콘택공정이라 약칭하기로 한다. 측벽콘택 공정은 이웃하는 활성영역 중 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 비트라인콘택(BitLine Contact; BLC)을 형성하는 공정이다.
측벽콘택 공정은 활성영역의 어느 하나의 측벽(a sidewall) 일부를 선택적으로 노출시켜야 한다. 고집적 디자인룰을 적용하는 최근의 메모리장치에서는 활성영역의 종횡비가 매우 크기 때문에 측벽콘택 공정이 매우 복잡하다.
최근에 측벽콘택 공정의 방법으로 라이너폴리실리콘막 증착 및 틸트이온주입기술이 제안된 바 있다.
트렌치 사이에 희생막을 갭필한 후 희생막을 일정 깊이 리세스시킨다. 이후, 전면에 라이너폴리실리콘막을 증착한 후 틸트이온주입을 진행한다. 이에 따라, 라이너폴리실리콘막에는 리세스된 희생막의 단차에 의해 이온주입영역과 비이온주입영역으로 구분된다. 비이온주입영역을 선택적으로 제거한 후 이온주입영역을 마스크막으로 하여 측벽콘택 공정을 진행한다.
그러나, 리세스된 희생막의 단차로 인해 틸트이온주입 공정이 균일하게 진행되지 않고, 이에 따라 활성영역의 어느 하나의 측벽을 원하는 깊이 및 위치에 노출시키기 어렵다.
본 발명은 측벽콘택의 위치 및 높이를 균일하게 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽을 덮는 절연물질을 형성하는 단계; 상기 트렌치를 매립하며 상기 하드마스크막의 표면이 노출되도록 평탄화된 희생물질을 형성하는 단계; 상기 희생물질 상에 손상영역을 갖는 마스킹막을 형성하는 단계; 상기 마스킹막의 손상영역을 선택적으로 제거하는 단계; 잔류하는 상기 마스킹막을 배리어로 상기 희생물질의 일부를 식각하여 상기 트렌치의 어느 하나의 측벽에 형성된 절연물질 일부를 노출시키는 단계; 및 상기 노출된 절연물질을 제거하여 측벽콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 손상영역을 갖는 마스킹막을 형성하는 단계는, 상기 희생물질 상에 마스킹막을 형성하는 단계; 상기 마스킹막 상에 배리어막패턴을 형성하는 단계; 및 상기 배리어막패턴을 이온주입배리어로 하여 상기 마스킹막에 이온주입을 진행하여 상기 손상영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 하드마스크막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 측벽을 덮는 절연물질을 형성하는 단계; 상기 트렌치를 매립하며 상기 하드마스크막의 표면이 노출되도록 평탄화된 희생물질을 형성하는 단계; 상기 희생물질 상에 보호막과 마스킹막을 차례로 형성하는 단계; 상기 마스킹막에 제1손상영역을 형성하는 단계; 상기 제1손상영역을 선택적으로 제거하는 단계; 상기 보호막에 제2손상영역을 형성하는 단계; 상기 보호막을 선택적으로 제거하여 상기 제2손상영역을 잔류시키는 단계; 상기 제2손상영역을 배리어로 상기 희생물질의 일부를 식각하여 상기 트렌치의 어느 하나의 측벽에 형성된 절연물질 일부를 노출시키는 단계; 및 상기 노출된 절연물질을 제거하여 측벽콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 마스킹막은 실리콘질화막을 포함하고, 상기 보호막은 폴리실리콘막을 포함하는 것을 특징으로 한다. 상기 제1,2손상영역은 보론을 이온주입하여 형성하는 것을 특징으로 한다.
상술한 본 발명은 배리어막패턴의 측벽프로파일을 이용한 이온주입을 적용하여 마스킹막을 형성하므로써 측벽콘택의 깊이 및 위치를 균일하게 형성할 수 있는 효과가 있다.
도 1a 내지 도 1k는 본 발명의 제1실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 도면이다.
도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1k는 본 발명의 제1실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(21) 상에 하드마스크막(24)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 하드마스크막(24)은 질화막을 포함한다. 또한, 하드마스크막(24)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(24)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(24)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막(24) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(24)은 미도시된 감광막패턴을 이용하여 형성된다.
이어서, 하드마스크막(24)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(24)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 바디(22)를 형성한다. 바디(22)는 트렌치(23)에 의해 서로 분리된다. 바디(22)는 트랜지스터가 형성되는 활성영역을 포함한다. 바디(22)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(23)에 의해 복수의 바디(22)가 기판(21) 상에 형성된다. 바디(22)는 라인형 필라를 포함하며, 라인형의 활성필라를 포함한다. 활성필라는 필라형 활성영역을 일컫는다.
절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(25) 상에 바디(22) 사이의 트렌치(23)를 갭필하는 제1희생막(26)을 형성한다. 제1희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 1b에 도시된 바와 같이, 하드마스크막(24)의 표면이 드러날때까지 제1희생막(26)을 평탄화한다. 제1희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정에 의해 리세스된 제1희생막패턴(26A)이 형성된다. 화학적기계적연마 공정시 하드마스크막(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막(24)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 형성된다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming, 27)한다. 이때, 습식식각 시간을 조절하므로써 바디(22)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 1c에 도시된 바와 같이, 제1라이너막패턴(25A)의 슬링밍 영역에 제2라이너막패턴(28)을 형성한다. 제2라이너막패턴(28)은 제1희생막패턴(26A)을 포함한 전면에 질화막을 형성한 후 에치백 공정을 실시하여 형성한다. 제2라이너막패턴(28)은 스페이서 형태이다.
계속해서, 제2라이너막패턴(28)을 식각장벽으로 하여 제1희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면(도면부호 '29' 참조)이 노출된다. 제1희생막패턴(26A)은 도면부호 '26B'가 된다. 제1희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 1d에 도시된 바와 같이, 제1희생막패턴(26B)을 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(30)를 형성한다. 희생스페이서(30)는 바디(22)의 양쪽 측벽에서 제2라이너막패턴(28) 및 제1라이너막패턴(25A)을 덮는다. 희생스페이서(30)는 티타늄질화막(TiN)을 포함한다.
희생스페이서(30)가 형성된 바디(22) 사이를 갭필하는 제2희생막(31)을 형성한다. 제2희생막(31)은 산화막을 포함한다. 제2희생막(31)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
이어서, 하드마스크막(24)의 표면이 노출될때까지 제2희생막(31)을 평탄화한다. 제2희생막(31)의 평탄화는 CMP 공정을 이용한다.
상술한 바에 따르면, 트렌치(23) 표면에 절연물질이 형성된다. 절연물질은 제1라이너막패턴(25A), 제2라이너막패턴(28)을 포함한다. 그리고, 절연물질이 형성된 트렌치(23) 내부에 희생물질이 갭필되고, 희생물질의 표면은 하드마스크막(24)의 표면이 노출되도록 평탄화된다. 희생물질은 제1희생막패턴(26B), 제2희생막(31) 및 희생스페이서(30)를 포함한다.
도 1e에 도시된 바와 같이, 평탄화된 제2희생막(31)을 포함한 전면에 마스킹막(Masking layer, 32)을 형성한다. 마스킹막(32)은 질화막으로 형성한다. 마스킹막(32)은 실리콘질화막(Si3N4)을 포함한다.
마스킹막(32) 상에 배리어막패턴(33)을 형성한다. 배리어막패턴(33)은 측벽프로파일이 네가티브슬로프(Negative slope, 34)를 갖도록 한다. 바람직하게, 배리어막패턴(33)은 감광막패턴을 포함한다. 감광막패턴 형성시 노광 및 현상을 진행하는데, 네가티브감광막을 이용하는 경우 현상시에 노광 부분이 제거되지 않는다. 노광시 깊이가 깊어질수록 노광량이 작아진다. 이에 따라 네가티브감광막의 상부는 노광량이 많아 하부에 비해 적게 제거되어 네가티브슬로프(34)가 형성된다.
도 1f에 도시된 바와 같이, 배리어막패턴(33)을 이온주입배리어로 하여 1차 이온주입공정(35)을 진행한다. 이때, 1차 이온주입공정(35)은 수직방향으로 진행한다. 이에 따라, 마스킹막(32)에 제1손상영역(First Damaged region, 36)이 형성된다.
1차 이온주입공정(35)은 BF2를 도펀트소스로 이용한다. 이에 따라, 제1손상영역(36)은 보론이 도핑된다. 마스킹막(32)이 실리콘질화막을 포함하는 경우, 제1손상영역(36)은 실리콘보론질화막(SiBN)이 된다.
도 1g에 도시된 바와 같이, 배리어막패턴(33)을 이온주입배리어로 하여 2차 이온주입공정(37)을 진행한다. 이때, 2차 이온주입공정(37)은 배리어막패턴(33)의 네가티브슬로프(34)를 따라 각도를 조절하여 진행한다. 즉, 네가티브슬로프(34)가 갖는 각도에 맞추어 틸트각을 설정한다. 예컨대, 네가티브슬로프(34)가 갖는 각도가 30°인 경우, 틸트각을 30°으로 하여 2차 이온주입 공정(37)을 진행한다. 이에 따라, 마스킹막(32)에 제2손상영역(Second damaged region, 38)이 형성된다. 2차 이온주입공정(37)시 1차 이온주입공정(35)과 중복되는 손상영역이 발생할 수 있다. 제2손상영역(38)의 일단부는 적어도 희생스페이서(30)의 상부를 덮는다. 이로써, 희생스페이서(30) 중 어느 하나는 제2손상영역(38)에 의해 커버링되고, 나머지 다른 하나는 비도핑된 마스킹막(32)에 의해 커버링된다.
2차 이온주입공정(37)은 BF2를 도펀트소스로 이용한다. 이에 따라, 제2손상영역(38)은 보론이 도핑된다. 마스킹막(32)이 실리콘질화막을 포함하는 경우, 제2손상영역(38)은 실리콘보론질화막(SiBN)이 된다.
상술한 바와 같이, 1차 이온주입공정(35) 및 2차 이온주입공정(37)에 의해 마스킹막(32)은 손상영역과 비손상영역으로 구분된다. 손상영역은 제1손상영역(36)과 제2손상영역(38)을 포함한다. 손상영역 중 제2손상영역(38)의 일단부는 희생스페이서(30)의 상부를 커버링하고, 타단부는 제2희생막(31)의 일부 표면을 커버링한다.
도 1h에 도시된 바와 같이, 배리어막패턴(33)을 제거한다. 배리어막패턴(33)이 감광막패턴인 경우, 산소 플라즈마를 이용하여 스트립한다.
제1,2손상영역(36, 38)을 선택적으로 제거한다. 제1,2손상영역(36, 38)은 마스크막(32) 중에서 이온주입에 의해 도핑되어 손상된 부분으로서, 도핑 유무에 따라 식각률 차이가 있다. 예컨대, 마스킹막(32)이 실리콘질화막인 경우, 제1,2손상영역(36, 38)은 실리콘보론질화막이다. 일반적으로, 실리콘보론질화막은 실리콘질화막에 비해 식각속도가 빠르다. 따라서, BOE(Buffered Oxide Etchant, NH4F와 HF 혼합) 케미컬을 이용하면 실리콘보론질화막을 선택적으로 제거할 수 있다. 비도핑된 마스킹막(32)은 BOE 케미컬에 대해 선택비를 가져 제거되지 않는다. BOE 케미컬은 산화막 식각 용액이지만, 실리콘보론질화막도 식각하는 용액이다. 바람직하게는, 이온주입공정시 손상영역(Damaged region)이 발생하게 되고, 손상영역은 불산(HF) 또는 BOE 케미컬에서 식각이 용이하게 진행된다. 따라서, BOE 케미컬에 의해 실리콘보론질화막이 쉽게 식각된다. BOE 케미컬에서 보론의 이온주입공정이 진행된 실리콘질화막은 언도우프드 실리콘질화막 대비 425배 정도 식각률이 빠르다. 이온주입공정의 횟수에 따라 식각률은 더욱 증가한다.
상술한 바와 같이, 제1,2손상영역(36,38)을 제거하면, 마스킹막(32)에 오픈영역(39)이 형성된다. 오픈영역(39)에 의해 어느 하나의 희생스페이서(30)가 노출된다. 아울러, 오픈영역(39)에 의해 제2희생막(31)의 상부 표면 일부가 노출된다.
도 1i에 도시된 바와 같이, 오픈영역(39)에 의해 노출된 희생스페이서(30)를 제거한다. 희생스페이서(30)가 티타늄질화막을 포함하는 경우, SPM 세정을 이용한다. 희생스페이서(30)를 제거하므로써 제1라이너막패턴(25A)의 일부(도면부호 '40' 참조)가 노출된다. 남아있는 다른 하나의 희생스페이서는 도면부호 '30A'라 한다.
도 1j에 도시된 바와 같이, 마스킹막(32)을 제거한다. 마스킹막(32)은 인산용액을 이용하여 제거한다.
이어서, 노출된 제1라이너막패턴(25A)을 선택적으로 제거하여 측벽콘택(41)을 형성한다. 제1라이너막패턴(25A)이 산화막이므로, BOE 케미컬을 이용한다. 측벽콘택(41)을 형성하기 위해 BOE 케미컬을 이용하면, 산화막인 제2희생막도 동시에 제거된다.
측벽콘택(41)은 바디(22), 즉 트렌치(23)의 어느 하나의 측벽 일부를 노출시키는 형태이다. 측벽콘택(41)을 형성할 때, 제1희생막패턴(26B), 희생스페이서(30A) 및 제2라이너막패턴(28)이 식각배리어 역할을 한다.
도 1k에 도시된 바와 같이, 제1희생막패턴(26B)과 희생스페이서(30A)를 제거한다. 제1희생막패턴(26B)은 폴리실리콘막이므로, 질산(HNO3)과 불산(HF)의 혼합케미컬을 이용하여 제거한다. 희생스페이서(30A)는 티타늄질화막이므로 SPM(Surfuric acid peroxide mixture) 용액을 이용하여 제거한다.
측벽콘택(41)에 의해 노출된 바디(22)의 어느 하나의 측벽에 접합영역(42)을 형성한다. 접합영역(42)은 이온주입방식, 플라즈마도핑방식을 이용하여 형성할 수 있다. 또한, 접합영역(42)은 도우프드 폴리실리콘과 같은 도우프드막을 갭필한 후 열처리를 실시하여 형성할 수도 있다. 도우프드막에 도핑된 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 따라서, 접합영역(42)은 N형 접합(N type junction)이 된다.
접합영역(42)에 연결되며 트렌치(23)를 부분 매립하는 매립비트라인(43)을 형성한다. 매립비트라인(43)은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함한다. 예컨대, 매립비트라인(43)은 티타늄막과 티타늄질화막을 얇게 형성한 후, 텅스텐막을 갭필하여 형성한다. 이후, 평탄화 및 에치백을 진행하여 트렌치(23)를 부분 매립하는 높이가 되도록 한다. 티타늄막과 티타늄질화막은 배리어금속(Barrer metal)이다. 필요한 경우, 배리어금속을 형성한 이후에 접합영역(42)의 표면에 실리사이드(Slicide)를 형성할 수도 있다. 실리사이드는 접합영역(42)과 매립비트라인(43)간의 오믹콘택(Ohmic contact)으로서, 콘택저항을 낮추게 된다.
도 2a 내지 도 2f는 본 발명의 제2실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 도면이다.
먼저, 도 2a에 도시된 바와 같이, 도 1a 내지 도 1d에 따른 방법을 이용하여 희생스페이서(30) 및 평탄화된 제2희생막(31)을 형성한다.
이어서, 평탄화된 제2희생막(31)을 포함한 전면에 마스킹막(32)을 형성한다. 마스킹막(32)은 질화막으로 형성한다. 마스킹막(32)은 실리콘질화막을 포함한다.
마스킹막(32) 상에 배리어막패턴(44)을 형성한다. 배리어막패턴(44)은 측벽프로파일이 수직프로파일(Vertical profile)를 갖는다. 바람직하게, 배리어막패턴(44)은 감광막패턴을 포함한다. 배리어막패턴(44)은 파지티브 감광막을 포함한다.
도 2b에 도시된 바와 같이, 배리어막패턴(44)을 이온주입배리어로 하여 틸트이온주입공정(45)을 진행한다. 이때, 틸트이온주입공정(45)은 일정 각도의 틸트각을 갖고 진행한다. 이에 따라, 마스킹막(32)에 손상영역(46)이 형성된다.
틸트이온주입공정(45)은 BF2를 도펀트소스로 이용한다. 이에 따라, 손상영역(46)은 보론이 도핑된다. 마스킹막(32)이 실리콘질화막을 포함하는 경우, 손상영역(46)은 실리콘보론질화막(SiBN)이 된다. 틸트이온주입공정(45)은 수회 진행할 수 있다.
손상영역(46)의 일단부는 적어도 희생스페이서(30)의 상부를 덮는다. 이로써, 희생스페이서(30) 중 어느 하나는 손상영역(46)에 의해 커버링되고, 나머지 다른 하나는 비도핑된 마스킹막(32)에 의해 커버링된다.
도 2c에 도시된 바와 같이, 배리어막패턴(44)을 제거한다. 배리어막패턴(44)이 감광막패턴인 경우, 산소플라즈마를 이용하여 스트립한다.
손상영역(46)을 선택적으로 제거한다. 손상영역(46)은 마스킹막(32) 중에서 이온주입에 의해 손상된 부분으로서, 도핑 유무에 따라 식각률 차이가 있다. 예컨대, 마스킹막(32)이 실리콘질화막인 경우, 손상영역(46)은 실리콘보론질화막이다. 일반적으로, 실리콘보론질화막은 실리콘질화막에 비해 식각속도가 빠르다. 따라서, BOE 케미컬을 이용하면 실리콘보론질화막을 선택적으로 제거할 수 있다. 비도핑된 마스킹막(32)은 BOE 케미컬에 대해 선택비를 가져 제거되지 않는다. BOE 케미컬은 산화막 식각 용액이지만, 실리콘보론질화막도 식각하는 용액이다. 바람직하게는, 이온주입공정시 손상층(Damaged layer)이 발생하게 되고, 손상층은 불산 또는 BOE 케미컬에서 식각이 용이하게 진행된다. 따라서, BOE 케미컬에 의해 실리콘보론질화막이 쉽게 식각된다. BOE 케미컬에서 보론의 틸트이온주입공정(45)이 진행된 실리콘질화막은 언도우프드 실리콘질화막 대비 425배 정도 식각률이 빠르다. 이온주입공정의 횟수에 따라 식각률은 더욱 증가한다. 일예로 틸트이온주입공정(45)을 2회 진행하면 틸트이온주입공정이 지행된 실리콘질화막은 언도우프드 실리콘질화막 대비 631배 정도 식각률이 빠르다.
상술한 바와 같이, 손상영역(46)을 제거하면, 마스킹막(32)에 오픈영역(47)이 형성된다. 오픈영역(47)에 의해 어느 하나의 희생스페이서(30)가 노출된다. 아울러, 오픈영역(47)에 의해 제2희생막(31)의 상부 표면 일부가 노출된다.
도 2d에 도시된 바와 같이, 오픈영역(47)에 의해 노출된 희생스페이서(30)를 제거한다. 희생스페이서(30)가 티타늄질화막을 포함하는 경우, SPM 세정을 이용한다. 희생스페이서(30)를 제거하므로써 제1라이너막패턴(25A)의 일부(도면부호 '48' 참조)가 노출된다. 남아있는 다른 하나의 희생스페이서는 도면부호 '30A'라 한다.
도 2e에 도시된 바와 같이, 마스킹막(32)을 제거한다. 마스킹막(32)은 인산용액을 이용하여 제거한다.
이어서, 노출된 제1라이너막패턴(25A)을 선택적으로 제거하여 측벽콘택(49)을 형성한다. 제1라이너막패턴(25A)이 산화막이므로, BOE 케미컬을 이용한다. 측벽콘택(49)을 형성하기 위해 BOE 케미컬을 이용하면, 산화막인 제2희생막(31)도 동시에 제거된다.
측벽콘택(49)은 바디(22)의 어느 하나의 측벽 일부를 노출시키는 형태이다. 측벽콘택(49)을 형성할 때, 제1희생막패턴(26B), 희생스페이서(30A) 및 제2라이너막패턴(28)이 식각배리어 역할을 한다.
도 2f에 도시된 바와 같이, 제1희생막패턴(26B)과 희생스페이서(30A)를 제거한다. 제1희생막패턴(26B)은 폴리실리콘막이므로, 질산과 불산의 혼합케미컬을 이용하여 제거한다. 희생스페이서(30A)는 SPM 용액을 이용하여 제거한다.
측벽콘택(49)에 의해 노출된 바디(22)의 어느 하나의 측벽에 접합영역(50)을 형성한다. 접합영역(50)은 이온주입방식, 플라즈마도핑방식을 이용하여 형성할 수 있다. 또한, 접합영역(50)은 도우프드 폴리실리콘과 같은 도우프드막을 갭필한 후 열처리를 실시하여 형성할 수도 있다. 도우프드막에 도핑된 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 따라서, 접합영역(50)은 N형 접합(N type junction)이 된다.
접합영역(50)에 연결되며 트렌치(23)를 부분 매립하는 매립비트라인(51)을 형성한다. 매립비트라인(51)은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함한다. 예컨대, 매립비트라인(51)은 티타늄막과 티타늄질화막을 얇게 형성한 후, 텅스텐막을 갭필하여 형성한다. 이후, 평탄화 및 에치백을 진행하여 트렌치(23)를 부분 매립하는 높이가 되도록 한다. 티타늄막과 티타늄질화막은 배리어금속(Barrer metal)이다. 필요한 경우, 배리어금속을 형성한 이후에 접합영역(50)의 표면에 실리사이드(Slicide)를 형성할 수도 있다. 실리사이드는 접합영역(50)과 매립비트라인(51)간의 오믹콘택(Ohmic contact)으로서, 콘택저항을 낮추게 된다.
도 3a 내지 도 3h는 본 발명의 제3실시예에 따른 반도체장치의 측벽콘택 형성 방법을 도시한 도면이다.
먼저, 도 3a에 도시된 바와 같이, 도 1a 내지 도 1d에 따른 방법을 이용하여 희생스페이서(30) 및 평탄화된 제2희생막(31)을 형성한다.
이어서, 평탄화된 제2희생막(31)을 포함한 전면에 보호막(52)을 형성한다. 보호막(52)은 폴리실리콘막으로 형성한다. 보호막(52)은 언도우프드 폴리실리콘막을 포함한다. 보호막(52)은 후속 손상영역 제거시에 산화막 재질인 제2희생막(31)이 제거되는 것을 방지한다.
보호막(52) 상에 마스킹막(32)을 형성한다. 마스킹막(32)은 실리콘질화막을 포함한다.
마스킹막(32) 상에 배리어막패턴(53)을 형성한다. 배리어막패턴(53)은 측벽프로파일이 수직프로파일(Vertical profile)를 갖는다. 바람직하게, 배리어막패턴(53)은 감광막패턴을 포함한다. 배리어막패턴(53)은 파지티브 감광막을 포함한다.
도 3b에 도시된 바와 같이, 배리어막패턴(53)을 이온주입배리어로 하여 틸트이온주입공정(54)을 진행한다. 이때, 틸트이온주입공정(54)은 일정 각도의 틸트각을 갖고 진행한다. 이에 따라, 마스킹막(32)에 제1손상영역(55)이 형성된다.
틸트이온주입공정(54)은 BF2를 도펀트소스로 이용한다. 이에 따라, 제1손상영역(55)은 보론이 도핑된다. 마스킹막(32)이 실리콘질화막을 포함하는 경우, 제1손상영역(55)은 실리콘보론질화막(SiBN)이 된다. 틸트이온주입공정(45)은 수회 진행할 수 있다.
제1손상영역(55)의 일단부는 보호막(52) 상에서 적어도 희생스페이서(30)의 상부를 덮는다. 이로써, 희생스페이서(30) 중 어느 하나는 제1손상영역(55)에 의해 커버링되고, 나머지 다른 하나는 비도핑된 마스킹막(32)에 의해 커버링된다.
도 3c에 도시된 바와 같이, 배리어막패턴(53)을 제거한다. 배리어막패턴(53)이 감광막패턴인 경우, 산소플라즈마를 이용하여 스트립한다.
제1손상영역(55)을 선택적으로 제거한다. 제1손상영역(55)은 마스킹막(32) 중에서 이온주입에 의해 도핑된 부분으로서, 도핑 유무에 따라 식각률 차이가 있다. 예컨대, 마스킹막(32)이 실리콘질화막인 경우, 제1손상영역(55)은 실리콘보론질화막이다. 일반적으로, 실리콘보론질화막은 실리콘질화막에 비해 식각속도가 빠르다. 따라서, BOE 케미컬을 이용하면 실리콘보론질화막을 선택적으로 제거할 수 있다. 비도핑된 마스킹막(32)은 BOE 케미컬에 대해 선택비를 가져 제거되지 않는다. BOE 케미컬은 산화막 식각 용액이지만, 실리콘보론질화막도 식각하는 용액이다. 바람직하게는, 이온주입공정시 손상층(Damaged layer)이 발생하게 되고, 손상층은 불산 또는 BOE 케미컬에서 식각이 용이하게 진행된다. 따라서, BOE 케미컬에 의해 실리콘보론질화막이 쉽게 식각된다. BOE 케미컬에서 보론의 틸트이온주입공정(54)이 진행된 실리콘질화막은 언도우프드 실리콘질화막 대비 425배 정도 식각률이 빠르다. 이온주입공정의 횟수에 따라 식각률은 더욱 증가한다. 일예로 틸트이온주입공정(54)을 2회 진행하면 틸트이온주입공정이 지행된 실리콘질화막은 언도우프드 실리콘질화막 대비 631배 정도 식각률이 빠르다.
상술한 바와 같이, 제1손상영역(55)을 제거하면, 마스킹막(32)에 오픈영역(56)이 형성된다. 오픈영역(56)에 의해 보호막(52)의 상부 표면 일부가 노출된다.
도 3d에 도시된 바와 같이, 남아있는 마스킹막(32)을 이온주입배리어로 하여 이온주입공정(57)을 진행한다. 이때, 이온주입공정(57)은 수직방향으로 진행된다. 이에 따라, 보호막(52)에 제2손상영역(58)이 형성된다.
이온주입공정(57)은 BF2를 도펀트소스로 이용한다. 이에 따라, 제2손상영역(58)은 보론이 도핑된다. 보호막(52)이 폴리실리콘막을 포함하는 경우, 제2손상영역(58)은 보론이 도핑된 폴리실리콘막이 된다. 이온주입공정(57)은 수회 진행할 수 있다.
제2손상영역(58)의 일단부는 적어도 희생스페이서(30)의 상부를 덮는다. 이로써, 희생스페이서(30) 중 어느 하나는 제2손상영역(58)에 의해 커버링되고, 나머지 다른 하나는 비도핑된 보호막(52)에 의해 커버링된다.
도 3e에 도시된 바와 같이, 마스킹막(32)을 제거한다. 이온주입공정시 마스킹막(32)이 손상되므로 BOE 케미컬을 이용하여 제거한다.
이어서, 제2손상영역(58)을 제외한 나머지 보호막(52)을 선택적으로 제거한다. 예컨대, 보호막(52)이 폴리실리콘막인 경우, 제2손상영역(58)은 보론이 도핑된 폴리실리콘막이다. 일반적으로, 언도우프드 실리콘막은 도우프드실리콘막에 비해 식각속도가 빠르다. 따라서, 질산과 불산이 혼합된 용액을 이용하면, 언도우프드 폴리실리콘막을 선택적으로 제거할 수 있다.
상술한 바와 같이, 보호막(52)의 언도우프드 영역을 제거하면, 제2손상영역(58)만 잔류한다. 제2손상영역(58)에 의해 어느 하나의 희생스페이서(30)가 노출된다.
도 3f에 도시된 바와 같이, 제2손상영역(58)에 의해 노출된 희생스페이서(30)를 제거한다. 희생스페이서(30)가 티타늄질화막을 포함하는 경우, SPM 세정을 이용한다. 희생스페이서(30)를 제거하므로써 제1라이너막패턴(25A)의 일부(도면부호 '59' 참조)가 노출된다. 남아있는 다른 하나의 희생스페이서는 도면부호 '30A'라 한다.
도 3g에 도시된 바와 같이, 제2손상영역(58)을 제거한다. 제2손상영역(58)은 습식식각 또는 건식식각으로 제거할 수 있다.
이어서, 노출된 제1라이너막패턴(25A)을 선택적으로 제거하여 측벽콘택(60)을 형성한다. 제1라이너막패턴(25A)이 산화막이므로, BOE 케미컬을 이용한다. 측벽콘택(60)을 형성하기 위해 BOE 케미컬을 이용하면, 산화막인 제2희생막(31)도 동시에 제거된다.
측벽콘택(60)은 바디(22)의 어느 하나의 측벽 일부를 노출시키는 형태이다. 측벽콘택(60)을 형성할 때, 제1희생막패턴(26B), 희생스페이서(30A) 및 제2라이너막패턴(28)이 식각배리어 역할을 한다.
도 3h에 도시된 바와 같이, 제1희생막패턴(26B)와 희생스페이서(30A)를 제거한다. 제1희생막패턴(26B)은 폴리실리콘막이므로, 질산과 불산의 혼합케미컬을 이용하여 제거한다. 희생스페이서(30A)는 SPM 용액을 이용하여 제거한다.
측벽콘택(60)에 의해 노출된 바디(22)의 어느 하나의 측벽에 접합영역(61)을 형성한다. 접합영역(61)은 이온주입방식, 플라즈마도핑방식을 이용하여 형성할 수 있다. 또한, 접합영역(61)은 도우프드 폴리실리콘과 같은 도우프드막을 갭필한 후 열처리를 실시하여 형성할 수도 있다. 도우프드막에 도핑된 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 따라서, 접합영역(61)은 N형 접합(N type junction)이 된다.
접합영역(61)에 연결되며 트렌치(23)를 부분 매립하는 매립비트라인(62)을 형성한다. 매립비트라인(62)은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함한다. 예컨대, 매립비트라인(62)은 티타늄막과 티타늄질화막을 얇게 형성한 후, 텅스텐막을 갭필하여 형성한다. 이후, 평탄화 및 에치백을 진행하여 트렌치(23)를 부분 매립하는 높이가 되도록 한다. 티타늄막과 티타늄질화막은 배리어금속(Barrer metal)이다. 필요한 경우, 배리어금속을 형성한 이후에 접합영역(61)의 표면에 실리사이드(Slicide)를 형성할 수도 있다. 실리사이드는 접합영역(61)과 매립비트라인(62)간의 오믹콘택(Ohmic contact)으로서, 콘택저항을 낮추게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 22 : 바디
23 : 트렌치 24 : 하드마스크막
25A : 제1라이너막패턴 26B : 제1희생막패턴
28 : 제2라이너막패턴 30, 30A : 희생스페이서
31 : 제2희생막 32 : 마스킹막
33 : 배리어막패턴 36, 38 : 제1,2손상영역
41 : 측벽콘택

Claims (22)

  1. 하드마스크막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계
    상기 트렌치의 측벽을 덮는 절연물질을 형성하는 단계;
    상기 트렌치를 매립하며 상기 하드마스크막의 표면이 노출되도록 평탄화된 희생물질을 형성하는 단계;
    상기 희생물질 상에 손상영역을 갖는 마스킹막을 형성하는 단계;
    상기 마스킹막의 손상영역을 선택적으로 제거하는 단계;
    잔류하는 상기 마스킹막을 배리어로 상기 트렌치의 어느 하나의 측벽 하부에 형성된 절연물질이 노출되도록 상기 희생물질을 식각하는 단계; 및
    상기 노출된 절연물질을 제거하여 측벽콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 손상영역을 갖는 마스킹막을 형성하는 단계는,
    상기 희생물질 상에 마스킹막을 형성하는 단계;
    상기 마스킹막 상에 배리어막패턴을 형성하는 단계; 및
    상기 배리어막패턴을 이온주입배리어로 하여 상기 마스킹막에 이온주입을 진행하여 상기 손상영역을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 배리어막패턴은 감광막패턴을 포함하는 반도체장치 제조 방법.
  4. 제2항에 있어서,
    상기 배리어막패턴은 측벽프로파일이 네가티브슬로프를 갖는 감광막패턴을 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 이온주입을 진행하는 단계는,
    수직방향의 이온주입과 상기 배리어막패턴의 네가티브슬로프에 따른 틸트각을 이용한 이온주입을 순차적으로 진행하는 반도체장치 제조 방법.
  6. 제4항에 있어서,
    상기 감광막패턴은 네가티브감광막을 포함하는 반도체장치 제조 방법.
  7. 제2항에 있어서,
    상기 배리어막패턴은 측벽프로파일이 수직을 갖는 감광막패턴을 포함하는 반도체장치 제조 방법.
  8. 제7항에 있어서,
    상기 이온주입을 진행하는 단계는,
    틸트이온주입을 진행하는 반도체장치 제조 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 마스킹막은 실리콘질화막을 포함하는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 손상영역은 보론이 이온주입된 실리콘보론질화막을 포함하는 반도체장치 제조 방법.

  11. 제1항에 있어서,
    상기 희생물질을 형성하는 단계는,
    상기 절연물질의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 트렌치를 갭필하는 희생막을 형성하는 단계; 및
    상기 하드마스크막이 노출되도록 상기 희생막을 평탄화하는 단계를 포함하고,
    상기 트렌치의 어느 하나의 측벽에 형성된 절연물질 일부를 노출시키는 단계에서 어느 하나의 상기 희생스페이서가 제거되는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 희생스페이서는 티타늄질화막을 포함하고, 상기 희생막은 산화막을 포함하는 반도체장치 제조 방법.
  13. 하드마스크막을 식각장벽으로 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 측벽을 덮는 절연물질을 형성하는 단계;
    상기 트렌치를 매립하며 상기 하드마스크막의 표면이 노출되도록 평탄화된 희생물질을 형성하는 단계;
    상기 희생물질 상에 보호막과 마스킹막을 차례로 형성하는 단계;
    상기 마스킹막에 제1손상영역을 형성하는 단계;
    상기 제1손상영역을 선택적으로 제거하는 단계;
    상기 보호막에 제2손상영역을 형성하는 단계;
    상기 보호막을 선택적으로 제거하여 상기 제2손상영역을 잔류시키는 단계;
    상기 제2손상영역을 배리어로 상기 트렌치의 어느 하나의 측벽 하부에 형성된 절연물질이 노출되도록 상기 희생물질을 식각하는 단계; 및
    상기 노출된 절연물질을 제거하여 측벽콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 제1손상영역을 형성하는 단계는,
    상기 마스킹막 상에 배리어막패턴을 형성하는 단계; 및
    상기 배리어막패턴을 이온주입배리어로 하여 상기 마스킹막에 제1이온주입을 진행하여 상기 제1손상영역을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.

  15. 제14항에 있어서,
    상기 배리어막패턴은 감광막패턴을 포함하는 반도체장치 제조 방법.
  16. 제14항에 있어서,
    상기 배리어막패턴은 측벽프로파일이 수직을 갖는 감광막패턴을 포함하는 반도체장치 제조 방법.
  17. 제16항에 있어서,
    상기 제1이온주입을 진행하는 단계는,
    틸트이온주입을 진행하는 반도체장치 제조 방법.
  18. 제13항에 있어서,
    상기 보호막에 제2손상영역을 형성하는 단계는,
    수직방향의 이온주입을 포함하는 반도체장치 제조 방법.

  19. 제13항 내지 제18항 중 어느 한 항에 있어서,
    상기 마스킹막은 실리콘질화막을 포함하고, 상기 보호막은 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  20. 제19항에 있어서,
    상기 제1,2손상영역은 보론을 이온주입하여 형성하는 반도체장치 제조 방법.
  21. 제13항에 있어서,
    상기 희생물질을 형성하는 단계는,
    상기 절연물질의 측벽에 희생스페이서를 형성하는 단계;
    상기 희생스페이서 상에 상기 트렌치를 갭필하는 희생막을 형성하는 단계; 및
    상기 하드마스크막이 노출되도록 상기 희생막을 평탄화하는 단계를 포함하고,
    상기 트렌치의 어느 하나의 측벽에 형성된 절연물질 일부를 노출시키는 단계에서 어느 하나의 상기 희생스페이서가 제거되는 반도체장치 제조 방법.
  22. 제21항에 있어서,
    상기 희생스페이서는 티타늄질화막을 포함하고, 상기 희생막은 산화막을 포함하는 반도체장치 제조 방법.
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