JP2011103436A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】埋め込みビットラインコンタクトホール内にディフュージョンバリアーを形成して素子の特性を改善する。
【解決手段】半導体基板１００をエッチングして複数個のピラーパターンを形成する段階と、前記ピラーパターンの表面に絶縁層を蒸着する段階と、前記ピラーパターンの一側の前記絶縁層の一部を除去して前記ピラーパターンが露出されるコンタクトホールを形成する段階と、前記コンタクトホール内にバリアー膜１７０ａを形成する段階と、前記コンタクトホールと接する前記ピラーパターン内に接合１８０を形成する段階と、前記ピラーパターンの間の底部に前記コンタクトホールと接続して形成された埋め込みビットラインとを含む。
【選択図】図１ｉ

Description

本発明は半導体素子及びその製造方法に関し、特に垂直チャンネルトランジスタ(vertical channel transistor)を備えた半導体素子の製造方法に関する。
半導体素子の集積度が増加するに従い、トランジスタのチャンネル長が次第に減少している。しかし、このようなトランジスタのチャンネル長の減少はDIBL(Drain Induced Barrier Lowering)現象、ホットキャリア効果(hot carrier effect)及びパンチスルー(punch through)のようなショートチャンネル効果(short channel effect)を齎す問題点がある。このような問題点を解決するため、接合領域の深さを減少させる方法、又はトランジスタのチャンネル領域にリセスを形成して相対的にチャンネル長を増加させる方法など多様な方法が提案されている。
しかし、半導体メモリ素子、特にディラム(DRAM)の集積密度がギガビット(giga bit)に迫るに従い、より小さいサイズのトランジスタの製造が求められる。即ち、ギガビット帯のディラム素子のトランジスタは8F2 (F: minimum feature size) 以下の素子面積を求めており、ひいては4F2程度の素子面積を求めている。従って、ゲート電極が半導体基板上に形成され、ゲート電極の両側に接合領域が形成される現在のプランナー(plannar)トランジスタ構造では、チャンネル長をスケーリング(scaling)するとしても、求められる素子面積を満足させるのが難しい。このような問題を解決するため、垂直チャンネルトランジスタ構造が提案された。
図示してはいないが、垂直チャンネルトランジスタの製造方法を簡単に説明する。先ず、フォト(Photo)工程を介して半導体基板のセル領域を所定深さほどエッチングして上部ピラー(Top pillar)を形成した後、上部ピラーの側壁を囲むスペーサを形成する。次に、そのスペーサをエッチングマスクに用いて露出した半導体基板をさらにエッチングしてトレンチを形成した後、そのトレンチに対して等方性湿式エッチング工程を行うことにより、上部ピラーと一体でなり垂直方向へ延長される下部ピラー(Neck pillar)を形成する。このとき、下部ピラーは上部ピラーより狭い幅を有するように形成される。次に、下部ピラーの外周側壁にゲート絶縁膜及びゲート導電膜でなるサラウンディングゲートを形成した後、サラウンディングゲートに隣接した半導体基板にイオン注入を行ってビットライン不純物領域を形成する。次いで、不純物領域が分離される深さまで半導体基板をエッチングし、不純物領域が分離された埋め込みビットラインを形成する。このとき、埋め込みビットライン間の短絡を防止するためには、半導体基板を相当深くエッチングしなければならない。以後、公知された後続工程などを順次行い、従来の技術に係る垂直形トランジスタを有する半導体素子を完成する。
ところが、半導体基板をエッチングして埋め込みビットラインを分離する方法は、半導体素子の集積度が増加して埋め込みビットラインの線幅が小さくなるほど、当該工程を進めるために必要な寸法(dimension)を確保するのに困難さがある。
さらに、埋め込みビットラインの形成時、シリコン基板に直接高濃度のイオン注入工程を行うことになれば、不純物の拡散によりボディーフローティング現象が誘発されてトランジスタの性能が低下する。そうだとしてもイオン注入工程時にドーピング濃度を減少させれば、埋め込みビットラインの抵抗が増加する問題点がある。
このような問題点を解決するため、ピラーの一側面にのみビットラインコンタクトを作る方法が提案された。しかし、ピラー下部に接合を形成する過程で、熱処理工程により接合の面積が増加されDIBL(Drain Induced Barrier Lowering)劣化、及びセル間の漏洩電流が増加する問題がある。
本発明は、埋め込みビットラインコンタクトホール内にディフュージョンバリアー(Diffusion Barrier)を形成して素子の特性を改善しようとする。
本発明は、前記のような従来の問題点を解決するためのもので、特に、安定したコンタクトを形成し、埋め込みビットラインの抵抗を減少させる効果を提供し、埋め込みビットラインコンタクトホール内にディフュージョンバリアー(Diffusion Barrier)を形成することにより、浅い接合(Shallow junction)を形成する半導体素子及びその製造方法を提供することを目的とする。
本発明に係る半導体素子の製造方法は、半導体基板をエッチングして複数個のピラーパターンを形成する段階と、ピラーパターン表面に絶縁層を蒸着する段階と、ピラーパターンの一側の前記絶縁層の一部を除去して前記ピラーパターンが露出されるコンタクトホールを形成する段階と、コンタクトホール内にバリアー膜を形成する段階と、コンタクトホールと接する前記ピラーパターン内に接合を形成する段階とを含むことを特徴とする。
さらに、絶縁層は窒化膜で形成し、バリアー膜はTiSi2膜で形成する。バリアー膜を形成する段階は、コンタクトホールが形成された前記絶縁層表面にTi膜を形成する段階と、コンタクトホールにより露出した前記ピラーパターンと接触したTi膜がTiSi2膜に変換される段階とを含み、Ti膜を形成する段階はTiCl4を用いたPECVD (Plasma Etched Chemical Vapor Deposition) 工程で進める。このとき、PE-CVD 工程は650 〜850℃で進められるのが好ましい。
なお、Ti膜の表面にTiN膜をさらに蒸着する段階をさらに含むことができる。接合を形成する段階は、ピラーパターン上部にポリシリコン層を形成する段階と、アニーリング工程を進めてポリシリコン層内のドーパントをピラーパターン内側へ拡散させる段階とを含み、ポリシリコン層は燐(Phosphorous)イオンがドーピングされた、ドープドポリシリコン(Doped-Polysilicon)であり、アニーリング工程はファーネス又はRTA工程で進める。
なお、コンタクトホールと接する前記ピラーパターン内に接合を形成する段階の後、ピラーパターン全体の上部にビットライン物質層を形成する段階と、エッチバック工程を進めて前記ピラーパターンの底部に埋め込みビットラインを形成する段階とをさらに含み、ビットライン物質層はタングステン、TiN及びこれらの組み合せのうち選択されたいずれか一つの物質で形成することを特徴とする。
一方、本発明に係る半導体素子は、多数のピラーパターンと、ピラーパターンの一側に形成されたコンタクトホールと、コンタクトホールに埋め込まれたバリアー膜と、コンタクトホールと接するピラーパターン内に形成された接合とを含むことを特徴とする。
さらに、コンタクトホールはピラーパターンの表面に形成された絶縁層によりピラーパターンが露出した形態であり、バリアー膜はTiSi2を含む物質であり、ピラーパターンの表面にTi膜及びTiN膜をさらに含む。なお、ピラーパターンの間の底部にコンタクトホールと接続して形成された埋め込みビットラインをさらに含み、埋め込みビットラインはタングステン、TiN及びこれらの組み合せのうち選択されたいずれか一つの物質で形成する。
本発明は、次のような効果を有する。
第一、コンタクトホール内にTiSi2を形成するに従い抵抗が減少し、TiSi2がディフュージョンバリアーとして作用し浅い接合(Shallow junction)を形成することができる。
第二、ピラーパターンの間に埋め込まれたドープドポリシリコン層を除去する過程で、TiN膜がコンタクトを保護して安定したコンタクトを形成することができる。
第三、タングステン又はTiNを利用し、埋め込みビットラインを形成して抵抗が減少する長所がある。
本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。 本発明に係る半導体素子の製造方法を示した斜視図である。
以下、図を参照しながら、本発明に係る半導体素子及びその製造方法の一実施例に対して詳しく説明する。
図1aないし図1fは、本発明に係る半導体素子の製造方法を示した斜視図である。図1aを参照すれば、半導体基板100の上部にハードマスク層(図示省略)を形成する。ここで、ハードマスク層(図示省略)は非晶質炭素層(armorphous-carbon)、シリコン酸化窒化膜(SiON)、非晶質シリコン層(a-Si) 及びこれらの組み合せのうち選択されたいずれか一つを利用して形成する。
次に、ハードマスク層(図示省略)をパターニングして埋め込みビットライン領域を画成するハードマスクパターン110を形成する。その次に、ハードマスクパターン110をマスクとして半導体基板100をエッチングし、複数個のピラー100aを形成する。このとき、ピラー100aは、半導体基板100の一部がエッチングされ垂直方向に形成されたものである。
その次に、酸化工程を進めてピラー100a及び半導体基板100の表面に酸化膜115を形成する。このとき、前記酸化工程はシリコン層と反応するので、ハードマスクパターン110の表面は酸化しない。次に、ハードマスクパターン110及びピラー100aを含む半導体基板100の表面に窒化膜120を蒸着する。
図1bを参照すれば、窒化膜120が形成されたハードマスクパターン110及びピラー100aを含む全体上部に第1ポリシリコン層125を形成する。このとき、第1 ポリシリコン層125はアンドープドポリシリコン(undoped poly silicon)を用い、ハードマスクパターン110が露出されない高さまで形成するのが好ましい。
次に、ハードマスクパターン110の上側の窒化膜120が露出されるまでCMP工程を進める。その次に、エッチバック工程で第1ポリシリコン層125をさらにエッチングする。このとき、第1ポリシリコン層125の上部にハードマスクパターン110の一部が突出した形態となる。その次に、ハードマスクパターン110の表面の窒化膜120 、及び第1 ポリシリコン層125の上部にライナー酸化膜(図示省略) 及びライナー窒化膜(図示省略)を蒸着した後、エッチバック工程を進めてハードマスクパターン110側壁の窒化膜120の表面に第1スペーサ130を形成する。
図1cを参照すれば、ハードマスクパターン110の上側の窒化膜120及び第1スペーサ130の上部にビットラインコンタクト領域をオープンさせる感光膜パターン145を形成する。ここで、ビットラインコンタクトはピラー100aの一側面に形成される。従って、感光膜パターン145は、ハードマスクパターン110の一側面の第1スペーサ130はオープンさせ、ハードマスクパターン110の他側面の第1スペーサ130はオープンされないようにする。次に、感光膜パターン145をマスクとして第1スペーサ130及び第1 ポリシリコン層125をエッチングする。このとき、第1ポリシリコン層125は、コンタクトホールを形成しようとする領域が露出されるまでエッチングするのが好ましい。
図1dを参照すれば、感光膜パターン145及び第1スペーサ130を除去する。このとき、第1スペーサ130の除去工程時、ピラー100a 及びハードマスクパターン110の一側面の窒化膜120も同時に除去される。次に、ピラー100aの他側面に残された第1ポリシリコン層125を除去する。その結果、第1ポリシリコン層125の上側へ突出しているピラー100aの一側面には酸化膜115だけ残ることになり、ピラー100aの他側面には酸化膜115及び窒化膜120の積層が残ることになる。その次に、ピラー100aの間の底部に第2ポリシリコン層150を埋め込む。このとき、第2ポリシリコン層150は、コンタクトホールを形成しようとする領域が露出される高さまで形成するのが好ましい。
図1eを参照すれば、第2ポリシリコン層150の上部に第3ポリシリコン層153を蒸着する。その次に、第3ポリシリコン層153、ピラー100a及びハードマスクパターン110を含む全体上部にライナー窒化膜(図示省略)を形成する。なお、エッチバック工程でピラー100a及びハードマスクパターン110の側壁に第2スペーサ155を形成する。
図1fを参照すれば、第3ポリシリコン層153及び第2ポリシリコン層150を除去する。このとき、第3ポリシリコン層153が除去された部分は、第2スペーサ155と窒化膜120により空間が形成される。この空間はピラー110aの一側面にのみ存在し、この空間に酸化膜115が露出されている。次に、クリーニング工程で前記露出された酸化膜115を除去し、ピラー100a側壁に露出されるコンタクトホール160を形成する。
図1gを参照すれば、コンタクトホール160を含むピラー100a及びハードマスクパターン110の表面にTi膜170を蒸着する。このとき、Ti膜170はTiCl4を用いたPE-CVD方法で進める。さらに、Ti膜170の厚さは20〜30Åに形成する。このとき、前記PE-CVD方法は650〜850℃の高温で進められるため、コンタクトホール160により露出されたピラー100aと反応してTiSi2膜170aに変形される。即ち、コンタクトホール160にはTiSi2膜170aが埋め込まれる。このとき、コンタクトホール160以外の部分は、Ti膜170がそのまま形成されている。なお、Ti膜170の表面にTiN膜175を蒸着する。ここで、TiN膜175の厚さは30〜40Åであるのが好ましい。
図1hを参照すれば、ピラー100a及びハードマスクパターン110を含む全体上部に第4ポリシリコン層185を形成する。このとき、第4ポリシリコン層185は、燐(Phosphorous)イオンがドーピングされたドープドポリシリコンであるのが好ましい。次に、アニーリング工程で第4ポリシリコン層185内のドーパントをピラー100aの内部へ拡散させて接合(junction)180を形成する。前記アニーリング工程はファーネス又はRTA(Rapid Thermal Annealing)方式で進め、接合180はコンタクトホール160と接するピラー100aの内側に形成されるのが好ましい。このように、コンタクトホール160にTiSi2膜170aが埋め込まれるに従い抵抗が減少し、TiSi2膜170aディフュージョンバリアーに用いられ、浅い接合を形成することができるようになる。
図1iを参照すれば、第4ポリシリコン層185を除去する。ここで、第4ポリシリコン層185を除去する工程は、乾式エッチング又は湿式エッチングで進める。さらに好ましくは、乾式エッチングを進めた後、湿式エッチングをさらに進めて第4ポリシリコン層185が完全に除去されるようにする。このとき、ピラー100a及びハードマスクパターン110の表面にTiN膜175が蒸着されているため、乾式エッチングや湿式エッチングの進行時、コンタクトホール160を埋め込んでいる TiSi2膜170aを保護することができる。従って、安定したコンタクトを形成することができる。次に、ピラー100a及びハードマスクパターン110を含む全体上部にビットライン物質層を形成する。ここで、 前記ビットライン物質層タングステン又はTiN膜で形成する。その次に、コンタクトホール160の上側まで前記ビットライン物質層をエッチングし、TiSi2膜170aと接続する埋め込みビットライン190を形成する。このとき、タングステン又はTiN膜で埋め込みビットライン190を形成することにより、抵抗が減少する効果を得ることができる。
一方、図1iを参照して埋め込みビットラインが形成された半導体素子を説明する。先ず、半導体基板100に多数のピラーパターン100aが備えられ、ピラーパターン100aの上側にはハードマスクパターン110が含まれている。なお、ピラーパターン100a及びハードマスクパターン110の表面に窒化膜120が蒸着されており、ピラーパターン100aの一側には窒化膜120が除去され、ピラーパターン100aが露出したコンタクトホールが形成されている。このとき、前記コンタクトホールはTiSi2膜170aで埋め込まれている。さらに、前記コンタクトホールと接するピラーパターン100aの内側には接合180が形成されている。
なお、前記コンタクトホールを含むピラーパターン100a及びハードマスクパターン110の全体表面にはTi膜170及びTiN膜175が蒸着されており、ピラーパターン100aの間の底部には前記コンタクトホールと接続する埋め込みビットライン190が形成されている。ここで、埋め込みビットライン190はタングステン又はTiN膜で形成する。
上述で説明したところのように、本発明に係る半導体素子及びその製造方法は、次のような効果を得ることができる。第一、コンタクトホール内にTiSi2を形成するに伴い抵抗が減少し、TiSi2がディフュージョンバリアーとして作用して浅い接合(Shallow junction)を形成することができる。第二、ピラーパターンの間に埋め込まれたドープドポリシリコン層を除去する過程で、TiN膜がコンタクトを保護して安定したコンタクトを形成することができる。第三、タングステン又はTiNを利用し、埋め込みビットラインを形成して抵抗が減少する長所がある。

Claims (19)

  1. 半導体基板をエッチングして複数個のピラーパターンを形成する段階;
    前記ピラーパターンの表面に絶縁層を蒸着する段階;
    前記ピラーパターンの一側の前記絶縁層の一部を除去し、前記ピラーパターンが露出されるコンタクトホールを形成する段階;
    前記コンタクトホール内にバリアー膜を形成する段階; 及び
    前記コンタクトホールと接する前記ピラーパターン内に接合を形成する段階
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記絶縁層は、窒化膜で形成することを特徴とする請求項1記載の半導体素子の製造方法。
  3. 前記バリアー膜は、TiSi2膜で形成することを特徴とする請求項1記載の半導体素子の製造方法。
  4. 前記バリアー膜を形成する段階は、
    前記コンタクトホールが形成された前記絶縁層の表面にTi膜を形成する段階;
    前記コンタクトホールにより露出された前記ピラーパターンと接触した前記Ti膜が、TiSi2膜に変換される段階
    を含むことを特徴とする請求項3記載の半導体素子の製造方法。
  5. 前記Ti膜を形成する段階は、TiCl4を用いたPECVD工程で進めることを特徴とする請求項4記載の半導体素子の製造方法。
  6. 前記PE-CVD工程は、650〜850℃で進められることを特徴とする請求項5記載の半導体素子の製造方法。
  7. 前記Ti膜の表面にTiN膜をさらに蒸着する段階をさらに含むことを特徴とする請求項4記載の半導体素子の製造方法。
  8. 前記接合を形成する段階は、
    前記ピラーパターンの上部にポリシリコン層を形成する段階;
    アニーリング工程を進めて前記ポリシリコン層内のドーパントを、前記ピラーパターンの内側へ拡散させる段階
    を含むことを特徴とする請求項1記載の半導体素子の製造方法。
  9. 前記ポリシリコン層は、ドープドポリシリコンであることを特徴とする請求項8記載の半導体素子の製造方法。
  10. 前記ドープドポリシリコンは、燐(Phosphorous)イオンをドーピングして形成することを特徴とする請求項9記載の半導体素子の製造方法。
  11. 前記アニーリング工程は、ファーネス又はRTA工程で進めることを特徴とする請求項8記載の半導体素子の製造方法。
  12. 前記コンタクトホールと接する前記ピラーパターン内に接合を形成する段階の後、
    前記ピラーパターンの全体上部にビットライン物質層を形成する段階; 及び
    エッチバック工程を進めて前記ピラーパターンの底部に埋め込みビットラインを形成する段階
    をさらに含むことを特徴とする請求項1記載の半導体素子の製造方法。
  13. 前記ビットライン物質層は、タングステン、TiN及びこれらの組み合せのうち選択されたいずれか一つの物質で形成することを特徴とする請求項12記載の半導体素子の製造方法。
  14. 多数のピラーパターン;
    前記ピラーパターンの一側に形成されたコンタクトホール;
    前記コンタクトホールに埋め込まれたバリアー膜;及び
    前記コンタクトホールと接する前記ピラーパターン内に形成された接合
    を含むことを特徴とする半導体素子。
  15. 前記コンタクトホールは、前記ピラーパターンの表面に形成された絶縁層により前記ピラーパターンが露出された形態であることを特徴とする請求項14記載の半導体素子。
  16. 前記バリアー膜は、TiSi2を含む物質であることを特徴とする請求項14記載の半導体素子。
  17. 前記ピラーパターンの表面にTi膜及びTiN膜をさらに含むことを特徴とする請求項14記載の半導体素子。
  18. 前記ピラーパターンの間の底部に、前記コンタクトホールと接続して形成された埋め込みビットラインをさらに含むことを特徴とする請求項14記載の半導体素子。
  19. 前記埋め込みビットラインはタングステン、TiN及びこれらの組み合せのうち選択されたいずれか一つの物質を含むことを特徴とする請求項18記載の半導体素子。
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