KR101043364B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비트라인 콘택 형성을 위한 식각 시 하부에 식각 방지막을 만들어 균일한 깊이로 식각될 수 있도록 하고, 과식각을 충분히 하여 콘택 내의 폴리 레지듀를 제거함으로써 균일한 저항을 얻을 수 있는 콘택을 형성하여 소자의 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 트랜지스터의 채널 길이가 점차 감소하고 있다. 그러나, 이러한 트랜지스터의 채널 길이 감소는 DIBL(Drain Induced Barrier Lowering) 현상, 핫 캐리어 효과(hot carrier effect) 및 펀치 쓰루(punch through)와 같은 단채널 효과(short channel effect)를 초래하는 문제점이 있다. 이러한 문제점을 해결하기 위하여 접합 영역의 깊이를 감소시키는 방법 또는 트랜지스터의 채널 영역에 리세스를 형성하여 상대적으로 채널 길이를 증가시키는 방법 등 다양한 방법이 제안되고 있다.
그러나, 반도체 메모리 소자, 특히, 디램(DRAM)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라 보다 더 작은 사이즈의 트랜지스터 제조가 요구된다. 즉, 기가 비트대의 디램 소자의 트랜지스터는 8F2(F: minimum feature size) 이하의 소자 면적을 요구하고 있으며, 나아가 4F2 정도의 소자 면적을 요구하고 있다. 따라서, 게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 현재의 플래너(plannar) 트랜지스터 구조로는 채널 길이를 스케일링(scaling)한다고 하여도 요구되는 소자 면적을 만족시키기 어렵다.
이러한 문제를 해결하기 위하여 수직 채널 트랜지스터 구조가 제안되었다.
도시하진 않았으나, 수직 채널 트랜지스터의 제조 방법을 간략하게 설명하면 다음과 같다.
먼저, 포토(Photo) 공정을 통해 반도체 기판의 셀 영역을 소정 깊이만큼 식각하여 상부 필라(Top pillar)를 형성한 후 상부 필라의 측벽을 둘러싸는 스페이서를 형성한다. 다음에, 그 스페이서를 식각 마스크로 사용하여 노출된 반도체 기판을 좀더 식각하여 트렌치를 형성한 후 그 트렌치에 대해 등방성 습식 식각 공정을 수행함으로써 상부 필라와 일체로 이루어지며 수직 방향으로 연장되는 하부 필라(Neck pillar)를 형성한다. 이때, 하부 필라는 상부 필라 보다 좁은 폭을 갖도록 형성된다.
다음에 하부 필라의 외주 측벽에 게이트 절연막 및 게이트 도전막으로 이루어진 써라운딩 게이트를 형성한 후 써라운딩 게이트에 인접한 반도체 기판에 이온주입을 수행하여 비트라인 불순물영역을 형성한다. 이어서, 불순물영역이 분리되는 깊이까지 반도체 기판을 식각하여 불순물영역이 분리된 매립 비트라인을 형성한다. 이때, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 트랜지스터를 갖는 반도체 소자를 완성한다.
그런데, 반도체 기판을 식각하여 매립 비트라인을 분리하는 방법은 반도체 소자의 집적도가 증가하여 매립 비트라인의 선폭이 작아질 수록 해당 공정을 진행하는데 필요한 치수(dimension)를 확보하는데 어려움이 있다.
또한, 매립 비트라인 형성 시 실리콘 기판에 직접 고농도의 이온주입 공정을 수행하게 되면 불순물의 확산으로 인해 바디 플로팅 현상이 유발되어 트랜지스터의 성능이 저하된다. 그렇다고 이온주입 공정시 도핑 농도를 감소시키면 매립 비트라인의 저항이 증가되는 문제점이 있다.
이와 같은 문제점을 해결하기 위해 필라의 일측면에만 비트라인 콘택을 만드는 방법이 제안되었다. 그러나, 이러한 비트라인 콘택을 만들기 위한 식각 공정 시 하부에 식각 방지막이 없기 때문에 콘택 영역간에 균일한 높이를 맞추기가 어렵다. 또한, 식각 공정 시 폴리실리콘층의 레지듀가 발생하게 되는데, 이를 제거하기 위해서는 충분한 과식각이 필요하다. 그러나, 과식각을 수행하게 되면 하부가 로스되는 문제점이 있다.
본 발명은 매립 비트라인 형성 시 발생하는 폴리머 제거와 비트라인 콘택 사이즈의 균일화 특성을 향상시켜 소자의 특성을 개선하고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은
반도체 기판을 식각하여 복수 개의 필라를 형성하는 단계와, 상기 필라 표면에 보호막을 증착하는 단계와, 상기 필라 사이의 저부에 제 1 폴리실리콘층 및 식각 방지막을 형성하는 단계와, 상기 식각 방지막 상부에 제 2 폴리실리콘층을 형성하되, 상기 제 2 폴리실리콘층은 상기 필라 상측보다 낮게 형성하는 단계와, 상기 제 2 폴리실리콘층 및 상기 필라 일측면과 인접한 상기 보호막을 식각하여 상기 식각 방지막 및 상기 필라 일측면을 노출시키는 단계와, 상기 식각 방지막을 제거하여 상기 제 1 폴리실리콘층을 노출시키는 단계와, 상기 제 1 폴리실리콘층 상부에 제 3 폴리실리콘층을 형성하되, 상기 제 3 폴리실리콘층은 상기 필라 상측보다 낮게 형성하는 단계와, 상기 제 3 폴리실리콘층 상측으로 돌출된 상기 필라 측벽에 스페이서를 형성하는 단계와, 상기 제 3 폴리실리콘층을 제거하여 상기 필라 일측면을 노출시키는 비트라인 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 필라는 2500 ~ 2700Å의 높이로 형성하고, 상기 필라는 하드마스크 패턴을 포함한다.
그리고, 상기 보호막은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나로 형성하며, 상기 산화막은 70 ~ 80Å의 두께로 형성하고, 상기 질화막은 50 ~ 60Å의 두께로 형성한다.
또한, 상기 제 1 폴리실리콘층은 언도프드 폴리실리콘이며, 상기 제 1 폴리실리콘층을 형성하는 단계는 상기 필라를 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층을 식각하여 상기 필라를 노출시키는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 폴리실리콘층을 식각하는 단계는 건식식각이며, 상기 폴리실리콘층은 상기 필라 상측으로부터 1900 ~ 2000Å의 깊이만큼 식각한다.
그리고, 상기 식각 방지막은 산화막이고, 상기 식각 방지막은 O2 플라즈마 처리하여 형성하며, 상기 O2 플라즈마 처리는 HDP 장비에서 O2,He 및 이들의 조합 중 선택된 어느 하나를 이용하여 진행한다. 이때, 상기 식각 방지막은 20 ~ 30Å의 두께로 형성하는 것이 바람직하다.
그리고, 상기 제 2 폴리실리콘층 및 보호막을 식각하는 단계는 상기 제 2 폴리실리콘층에 의해 노출된 상기 필라 측벽에 스페이서를 형성하는 단계와, 상기 필라 일측면의 상기 제 2 폴리실리콘층 및 스페이서를 오픈시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 상기 제 2 폴리실리콘층, 스페이서 및 보호막을 식각하는 단계를 포함하며, 상기 스페이서는 질화막으로 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 필라의 일측면에 비트라인 콘택 을 형성하는 과정에서 식각 방지막을 이용함으로써 콘택의 사이즈를 균일하게 형성할 수 있다. 이로 인해, Rc가 안정되며, DIBL(Drain Induced Barrier Lowering) 특성을 향상시켜 안전정된 Vt를 얻을 수 있다.
또한, 식각 방지막을 이용하여 충분한 과식각을 진행할 수 있으며, 이로 인해 폴리 레지듀를 완전히 제거할 수 있는 효과가 있다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1k은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 하드 마스크층(110) 및 반사방지막(120)을 형성한다. 여기서, 하드 마스크층(110)은 비정질 탄소층(a-carbon), 실리콘 산화질화막(SiON), 비정질 실리콘층(a-Si) 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성한다.
다음에, 반사방지막(120) 상부에 매립 비트라인(buried bit line) 영역을 정의하는 제 1 감광막 패턴(130)을 형성한다. 이때, 제 1 감광막 패턴(130)은 라인(line) 형태로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제 1 감광막 패턴(130)을 마스크로 반사방지막(120) 및 하드마스크층(110)을 식각한다. 그리고, 제 1 감광막 패턴(130) 및 식각된 반사방지막(120)을 제거하여 매립 비트라인 영역을 정의하는 하드마스크 패턴(110a)을 형 성한다.
그 다음, 하드마스크 패턴(110a)을 마스크로 반도체 기판(100)을 식각하여 복수 개의 필라(100a)를 형성한다. 이때, 필라(100a)는 반도체 기판(100)의 일부가 식각되어 수직방향으로 형성된 것이며, 필라(100a)는 2500 ~ 2700Å의 높이로 형성한다.
도 1c를 참조하면, 하드마스크 패턴(110a) 및 필라(100a)를 포함하는 전체 표면에 보호막을 증착한다. 이때, 보호막은 산화막, 질화막 및 이들의 조합 중 어느 하나를 사용하여 형성하는 것이 바람직하며, 더 바람직하게는 산화막(135) 및 질화막(140)의 적층으로 형성한다. 이때, 산화막(135)은 70 ~ 80Å의 두께로 형성하고, 질화막(140)은 50 ~ 60Å의 두께로 형성한다.
도 1d를 참조하면, 산화막(135) 및 질화막(140)이 형성된 하드마스크 패턴(110a) 및 필라(100a)를 포함하는 전체 상부에 제 1 폴리실리콘층(145)을 형성한다. 이때, 제 1 폴리실리콘층(145)은 언도프드 폴리실리콘(undoped poly silicon)을 사용한다.
다음에, 하드마스크 패턴(110a)의 상측의 질화막(140)이 노출될때까지 CMP 공정을 진행한다.
그 다음, 산화막(135) 및 질화막(140)이 형성된 하드마스크 패턴(110a)을 마스크로 제 1 폴리실리콘층(145)을 더 식각한다. 이때, 필라(100a)가 제 1 폴리실리콘층(145) 상측으로 돌출되도록 한다. 즉, 제 1 폴리실리콘층(145)은 완전히 식각되지 않고 필라(100a) 들 사이의 반도체 기판(100) 상부에 일부 남겨지도록 하는 것이 바람직하다. 여기서, 제 1 폴리실리콘층(145)의 식각은 건식 식각(dry etch)으로 진행하며, 필라(100a) 상측으로부터 1900 ~ 2000Å의 깊이만큼 식각하는 것이 바람직하다.
도 1e를 참조하면, O2 플라즈마 처리(plasma treatment)하여 제 1 폴리실리콘층(145) 표면에 식각 방지막(150)을 형성한다. 여기서, 식각 방지막(150)은 제 1 폴리실리콘층(145) 표면이 산화되어 형성된 SiO2막이며, 이는 20 ~ 30Å의 두께로 형성된다. 상기 02 플라즈마 처리는 HDP 장비를 사용하며, O2, He 및 이들의 조합 중 선택된 어느 하나를 소스 가스로 사용한다.
도 1f 및 도 1g를 참조하면, 필라(100a) 및 식각 방지막(150)을 포함하는 전체 상부에 제 2 폴리실리콘층(155)을 형성한다. 다음에, 제 2 폴리실리콘층(155)을 평탄화 식각하여 하드마스크 패턴(110a) 상측의 질화막(140)을 노출시킨다.
그 다음, 에치-백 공정으로 제 2 폴리실리콘층(155)을 더 식각한다. 이때, 식각 선택비 차이에 의해 하드마스크 패턴(110a)은 식각되지 않으므로 제 2 폴리실리콘층(155) 상부로 하드마스크 패턴(110a)의 일부가 돌출된 형태가 된다. 그리고, 돌출된 하드마스크 패턴(110a) 표면은 질화막(140)으로 덮여있다.
그 다음으로, 하드마스크 패턴(110a) 표면의 질화막(140) 및 제 2 폴리실리콘층(155) 표면에 라이너 산화막(미도시)을 형성한다.
다음에, 라이너 산화막(미도시) 표면에 라이너 질화막(미도시)을 증착한 후 에치-백 공정을 진행하여 하드마스크 패턴(110a) 측벽의 질화막(140) 상부에 제 1 스페이서(165)를 형성한다.
도 1h를 참조하면, 하드마스크 패턴(110a) 및 제 1 스페이서(165) 상부에 비트라인 콘택 영역을 오픈시키는 제 2 감광막 패턴(170)을 형성한다. 여기서, 비트라인 콘택은 필라(100a)의 일측면에 형성된다. 따라서, 하드마스크 패턴(110a) 일측면의 제 1 스페이서(165)는 오픈시키고, 하드마스크 패턴(110a) 타측면의 제 1 스페이서(165)는 오픈되지 않도록 한다.
다음에, 제 2 감광막 패턴(170)를 마스크로 제 1 스페이서 (165) 및 제 2 폴리실리콘층(155)을 식각한다. 이때, 제 2 폴리실리콘층(155) 식각 시 하부에 형성된 식각 방지막(150)에 의해 식각이 정지된다. 따라서, 비트라인 콘택을 형성하기 위해 식각되는 제 2 폴리실리콘층(155)의 식각 깊이가 모두 동일해 진다. 즉, 비트라인 콘택의 사이즈 및 높이를 균일하게 형성할 수 있다.
또한, 상기 식각 과정에서 식각 가스에 의해 탄소 계열의 폴리머(Polymer)가 발생하게 되는데 이를 제거하기 위해서는 과 식각을 진행하여야 한다. 기존에는 폴리머를 제거하기 위해 과 식각을 하게 되면 남겨져야 하는 폴리실리콘층까지 식각되어 버리는 문제가 있었다. 그러나, 식각 방지막(150)을 형성하면 과 식각을 진행하더라도 식각 방지막(150)에 의해 하부의 로스를 방지하면서 폴리머를 제거할 수 있다.
도 1i를 참조하면, 제 2 감광막 패턴(170) 및 제 1 스페이서(165)를 제거한다. 이때, 질화막인 제 1 스페이서(165) 제거 공정 시 필라(100a) 및 하드마스크 패턴(110a) 일측면의 질화막(140)도 동시에 제거된다.
그 다음, 필라(100a) 타측면에 남겨진 제 2 폴리실리콘층(155)을 제거한다. 그리고, 식각 방지막(150)을 제거한다. 그 결과, 제 1 폴리실리콘층(145) 상측으로 돌출되어 있는 필라(100a)의 일측면에는 산화막(135)만 남게 되고, 필라(100a)의 타측면에는 산화막(135) 및 질화막(140)의 적층이 남게 된다.
도 1j를 참조하면, 제 1 폴리실리콘층(145) 상부에 제 3 폴리실리콘층(175)을 증착한다.
그 다음, 제 3 폴리실리콘층(175), 필라(100a) 및 하드마스크 패턴(110a)을 포함한 전체 상부에 라이너 질화막(미도시)을 형성한다. 그리고, 에치-백 공정으로 상기 필라(100a) 및 하드마스크 패턴(110a) 측벽에 제 2 스페이서(180)를 형성한다.
도 1k를 참조하면, 제 3 폴리실리콘층(175) 및 제 1 폴리실리콘층(145)을 제거한다. 이때, 제 3 폴리실리콘층(175)이 제거된 부분은 제 2 스페이서(180)와 질화막(140)에 의해 공간이 형성된다. 이 공간은 필라(110a)의 일측면에만 존재하며,이 공간으로 산화막(135)이 노출되어 있다.
다음에, 클리닝 공정으로 상기 노출된 산화막(135)을 제거하여, 필라(100a)의 측벽이 노출되도록 한다. 여기서, 노출된 필라(100a)는 비트라인 콘택(190)으로 사용된다.
상술한 바와 같이 필라의 일측면에 비트라인 콘택을 형성하는 과정에서 식각 방지막을 이용함으로써 콘택의 사이즈를 균일하게 형성할 수 있다. 이로 인해, Rc가 안정되며, DIBL(Drain Induced Barrier Lowering) 특성을 향상시켜 안전정된 Vt를 얻을 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1k은 본 발명에 따른 반도체 소자의 제조 방법을 도시한 사시도.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 110 : 하드마스크층
120 : 반사방지막 130 : 제 1 감광막 패턴
135 : 산화막 140 : 질화막
145 : 제 1 폴리실리콘층 150 : 식각 방지막
155 : 제 2 폴리실리콘층 165 : 제 1 스페이서
170 : 제 2 감광막 패턴 175 : 제 3 폴리실리콘층
180 : 제 2 스페이서

Claims (16)

  1. 반도체 기판을 식각하여 복수 개의 필라를 형성하는 단계;
    상기 필라 표면에 보호막을 증착하는 단계;
    상기 필라 사이의 저부에 제 1 폴리실리콘층 및 식각 방지막을 형성하는 단계;
    상기 식각 방지막 상부에 제 2 폴리실리콘층을 형성하되, 상기 제 2 폴리실리콘층은 상기 필라 상측보다 낮게 형성하는 단계;
    상기 제 2 폴리실리콘층 및 상기 필라 일측면과 인접한 상기 보호막을 식각하여 상기 식각 방지막 및 상기 필라 일측면을 노출시키는 단계;
    상기 식각 방지막을 제거하여 상기 제 1 폴리실리콘층을 노출시키는 단계;
    상기 제 1 폴리실리콘층 상부에 제 3 폴리실리콘층을 형성하되, 상기 제 3 폴리실리콘층은 상기 필라 상측보다 낮게 형성하는 단계;
    상기 제 3 폴리실리콘층 상측으로 돌출된 상기 필라 측벽에 스페이서를 형성하는 단계; 및
    상기 제 3 폴리실리콘층 및 상기 제 1 폴리실리콘층을 제거하여 상기 필라 일측면을 노출시키는 비트라인 콘택홀을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 필라는 하드마스크 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 보호막은 산화막, 질화막 및 이들의 조합 중 선택된 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 산화막은 70 ~ 80Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 질화막은 50 ~ 60Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제 1 폴리실리콘층을 형성하는 단계는
    상기 필라를 포함하는 전체 상부에 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층을 식각하여 상기 필라를 노출시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 폴리실리콘층을 식각하는 단계는 건식식각인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 폴리실리콘층은 상기 필라 상측으로부터 1900 ~ 2000Å의 깊이만큼 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 식각 방지막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 식각 방지막은 O2 플라즈마 처리하여 형성한 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 O2 플라즈마 처리는 HDP 장비에서 O2, He 및 이들의 조합 중 선택된 어느 하나를 이용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제 2 폴리실리콘층 및 보호막을 식각하는 단계는
    상기 제 2 폴리실리콘층에 의해 노출된 상기 필라 측벽에 스페이서를 형성하는 단계;
    상기 필라 일측면의 상기 제 2 폴리실리콘층 및 스페이서를 오픈시키는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 마스크로 상기 제 2 폴리실리콘층, 스페이서 및 보호막을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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