KR20220032271A - 반도체 장치 - Google Patents

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KR20220032271A
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임동균
김영신
박기진
송호주
양동관
윤상호
이규현
이지은
한승욱
홍윤기
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Abstract

반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들, 및 상기 게이트 구조물의 상기 제1 및 제2 측벽들에 인접한 상기 기판 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함할 수 있으며, 상기 게이트 구조물의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 소스/드레인 층을 포함하는 트랜지스터에 관한 것이다.
DRAM 장치의 주변 회로 영역에 트랜지스터들을 형성할 때, 게이트 구조물들을 형성하고, 상기 게이트 구조물들에 인접한 기판 상부에 소스/드레인 층들을 형성한다. 상기 소스/드레인 층들은 상기 기판 상에 이온 주입 마스크로서 포토레지스트 패턴을 형성하고, 이온 주입 공정을 수행함으로써 형성될 수 있다. 상기 포토레지스트 패턴은 상기 기판 상에 상기 게이트 구조물들을 커버하는 포토레지스트 막을 형성하고, 이에 대해 노광 및 현상 공정을 수행하여 상기 게이트 구조물들 사이를 노출시키는 개구를 갖도록 형성될 수 있다. 그런데, 최근 상기 게이트 구조물들 사이의 거리가 작아짐에 따라서, 상기 포토레지스트 패턴에 형성되는 상기 개구의 크기도 작아져야 하는데, 종래 크립톤 불화물(KrF) 레이저 장비를 사용하여 노광 공정을 수행하는 경우 해상도의 한계 때문에 이를 구현하기 어렵다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 기판 상에 형성된 게이트 구조물, 상기 게이트 구조물의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들, 및 상기 게이트 구조물의 상기 제1 및 제2 측벽들에 인접한 상기 기판 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함할 수 있으며, 상기 게이트 구조물의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 기판 상에 서로 이격된 제1 내지 제3 게이트 구조물들, 상기 각 제1 내지 제3 게이트 구조물들의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들, 및 상기 제1 및 제2 게이트 구조물들 사이, 상기 제2 및 제3 게이트 구조물들 사이, 상기 제1 게이트 구조물의 일 측, 및 상기 제3 게이트 구조물의 일 측에 인접한 상기 기판 상부에 각각 형성된 제1 내지 제4 소스/드레인 층들을 포함할 수 있으며, 상기 제1 및 제2 게이트 구조물들은 제1 이격 거리만큼 서로 이격되고, 상기 제2 및 제3 게이트 구조물들은 상기 제1 이격 거리보다 큰 제2 이격 거리만큼 서로 이격될 수 있으며, 상기 제1 게이트 구조물에 대향하는 상기 제2 게이트 구조물의 상기 제1 측벽에 형성된 상기 제1 스페이서 구조물의 최상면의 높이는 상기 제2 게이트 구조물의 상기 제2 측벽에 형성된 상기 제2 스페이서 구조물의 최상면의 높이보다 낮을 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판의 상기 셀 영역 및 상기 주변 회로 영역 상에 각각 형성된 제1 및 제2 액티브 패턴들, 상기 제1 액티브 패턴의 상부에 매립된 제1 게이트 구조물, 상기 제1 액티브 패턴의 중앙부 상면에 접촉하는 비트 라인 구조물, 상기 제1 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물, 상기 콘택 플러그 구조물 상에 형성된 커패시터, 상기 제2 액티브 패턴 상에 형성된 제2 게이트 구조물, 상기 제2 게이트 구조물의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들, 및 상기 제2 게이트 구조물의 상기 제1 및 제2 측벽들에 인접한 상기 제2 액티브 패턴의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함할 수 있으며, 상기 제2 게이트 구조물의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.
예시적인 실시예들에 따른 반도체 장치 제조 방법에서, 작은 이격 거리로 서로 이격된 게이트 구조물들 사이의 기판 상부에 이온 주입 공정을 통해 소스/드레인 층을 형성할 때, 이온 주입 마스크로서 포토레지스트 패턴을 단독으로 사용하지 않고, 그 하부에 평탄한 상면을 갖는 마스크 막을 추가적으로 형성할 수 있다. 이에 따라 향상된 해상도를 갖는 ArF 레이저 장비를 사용하여 포토레지스트 막을 패터닝함으로써 포토레지스트 패턴을 형성할 때, 상기 게이트 구조물들에 의한 난반사가 방지되어 상기 포토레지스트 패턴이 원하는 크기의 개구를 갖도록 형성될 수 있으며, 이를 식각 마스크로 사용하여 상기 마스크 막을 패터닝함으로써 이온 주입 마스크를 형성하고, 이를 사용하여 상기 소스/드레인 층을 잘 형성할 수 있다.
또한, 상기 게이트 구조물들 사이의 상기 기판 상면에는 식각 저지막이 추가적으로 형성될 수 있으며, 이는 상기 마스크 막을 식각하여 상기 마스크를 형성할 때에도 제거되지 않고 잔류할 수 있으므로, 상기 이온 주입 공정을 수행할 때 상기 기판 상부를 보호하여 그 손상을 방지할 수 있다.
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 9는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 게이트 구조물(160)을 형성할 수 있으며, 게이트 구조물(160)의 측벽에 게이트 스페이서(170)를 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
게이트 구조물(160)은 기판(100) 상에 순차적으로 적층된 게이트 절연 패턴(110), 제1 도전 패턴(120), 확산 배리어(130), 제2 도전 패턴(140), 및 게이트 마스크(150)를 포함할 수 있다.
게이트 절연 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 도전 패턴(120)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 확산 배리어(130)는 예를 들어 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있고, 제2 도전 패턴(140)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있으며, 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 게이트 스페이서(170)는 게이트 구조물(160)이 형성된 기판(100) 상에 게이트 스페이서 막을 형성한 후, 이를 이방성 식각함으로써 형성할 수 있다. 게이트 스페이서(170)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(160)은 기판(100) 상에서 서로 이격되도록 복수 개로 형성될 수 있으며, 이들 중 일부는 상대적으로 작은 이격 거리만큼 서로 이격될 수 있고, 이들 중 일부는 상대적으로 큰 이격 거리만큼 서로 이격될 수 있다. 도면 상에는 예시적으로 4개의 게이트 구조물들(160)이 도시되어 있으며, 이하에서는 설명의 편의 상, 게이트 구조물(160) 및 이의 각 양 측벽들에 형성된 게이트 스페이서(170)를 함께 포함하는 구조물들 중에서 가운데에 형성된 2개의 구조물들을 각각 제1 구조물들로 지칭하고, 양 가장자리에 형성된 2개의 구조물들을 각각 제2 및 제3 구조물들로 지칭하기로 한다.
상기 제1 구조물들 사이에는 제1 개구(162)가 형성될 수 있으며, 상기 제1 구조물과 상기 제2 구조물 사이 혹은 상기 제1 구조물과 상기 제3 구조물 사이에는 제2 개구(164)가 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 개구(162)의 폭 즉, 상기 제1 구조물들 사이의 제1 이격 거리(D1)는 제2 개구(164)의 폭, 즉 상기 제1 구조물과 상기 제2 구조물 사이 혹은 상기 제1 구조물과 상기 제3 구조물 사이의 제2 이격 거리(D2)보다 작을 수 있다.
도 2를 참조하면, 기판(100) 상에 상기 제1 내지 제3 구조물들을 커버하는 식각 저지막(180)을 형성한 후, 식각 저지막(180) 상에 제1 마스크 막(190), 제2 마스크 막(200) 및 제1 포토레지스트 패턴(210)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 식각 저지막(180)은 제1 마스크 막(190)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물, 혹은 예를 들어 티타늄 산화물(TiO2)과 같은 금속 산화물을 포함할 수 있다. 식각 저지막(180)은 예를 들어, 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 마스크 막(190)은 애싱(ashing) 및/또는 스트립 공정에 의해 용이하게 제거될 수 있는 물질, 예를 들어 스핀-온-하드마스크(Spin On Hardmask: SOH) 혹은 비정질 탄소막(Amorphous Carbon Layer: ACL)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 마스크 막(190)은 제1 마스크 막(190)에 대해 높은 식각 선택비를 갖는 물질, 예를 들어 플라스마 증대 실리콘 산질화물(Plasma Enhanced Silicon OxyNitride: PE-SiON)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(210)은 제2 마스크 막(200) 상에 제1 포토레지스트 막을 형성한 후, 예를 들어 아르곤 불화물(Argon Fluoride: ArF) 레이저 장비를 사용하여 노광 공정을 수행하고 이후 현상 공정을 수행함으로써 상기 제1 포토레지스트 패턴을 패터닝하여 형성할 수 있다. 이때, 제1 포토레지스트 패턴(210)은 기판(100) 상면에 수직한 수직 방향으로 제1 개구(162)에 오버랩되는 제3 개구(215)를 포함하도록 형성될 수 있으며, 제3 개구(215)는 상기 수직 방향을 따라 제1 개구(162)에 인접한 상기 각 제1 구조물들 부분에도 오버랩될 수 있다.
제1 포토레지스트 패턴(210)이 아르곤 불화물(ArF) 레이저 장비를 사용하는 노광 공정을 통해 형성됨에 따라서, 이보다 낮은 해상도를 갖는 예를 들어, 크립톤 불화물(KrF) 레이저 장비를 사용하는 노광 공정을 통해 형성되는 것에 비해서, 제3 개구(215)가 보다 작은 크기로 형성될 수 있다. 또한, 제1 포토레지스트 패턴(210)의 아래에는 제1 및 제2 마스크 막들(190, 200)이 형성되어 있으므로, 상기 노광 공정 시 하부의 상기 제1 구조물들에 의한 난반사에 의한 영향을 받지 않을 수 있다.
도 3을 참조하면, 제1 포토레지스트 패턴(210)을 식각 마스크로 사용하여 제2 마스크 막(200)을 식각함으로써 제2 마스크(205)를 형성할 수 있으며, 이를 사용하여 제1 마스크 막(190)을 식각함으로써 제1 마스크(195)를 형성할 수 있다.
상기 식각 공정을 수행함에 따라서, 제1 마스크(195)를 관통하는 제4 개구(197)가 형성될 수 있으며, 상기 제1 구조물들 사이에는 제4 개구(197)에 연통하는 제1 개구(162)가 다시 형성될 수 있다. 다만, 상기 식각 공정에서 제1 개구(162)에 인접한 상기 각 제1 구조물들 상부의 측벽 및 상면에 형성된 식각 저지막(180) 부분은 제거될 수 있으나, 상기 각 제1 구조물들 하부의 측벽 및 기판(100) 상면에 형성된 식각 저지막(180) 부분은 제거되지 않고 잔류할 수 있다. 또한, 상기 식각 공정에서 상기 각 제1 구조물들에 포함된 게이트 스페이서(170)의 상부 및 게이트 마스크(150)의 상부도 부분적으로 제거될 수 있다.
이에 따라, 상기 각 제1 구조물들에 포함된 게이트 마스크(150)의 경우, 제1 개구(162)에 인접한 부분과 이로부터 먼 부분은 서로 다른 형상을 가질 수 있다. 즉, 제1 개구(162)로부터 먼 게이트 마스크(150) 부분은 일정한 두께를 가짐에 따라 일정한 높이에 형성된 편평한 상면을 가질 수 있으나, 제1 개구(162)에 인접한 게이트 마스크(150) 부분은 제1 개구(162)로 다가갈수록 그 두께가 점차 감소할 수 있으며, 이에 따라 그 상면의 높이가 점차 감소할 수 있다.
한편, 상기 각 제1 구조물들에서 제1 개구(162)에 인접한 게이트 스페이서(170) 부분은 제1 스페이서(172)로, 제1 개구(162)로부터 먼 게이트 스페이서(170) 부분은 제2 스페이서(174)로 지칭하기로 하며, 제1 스페이서(172)의 최상면은 제2 스페이서(174)의 최상면보다 낮을 수 있다.
상기 식각 공정을 수행하는 동안에 제1 포토레지스트 패턴(210)은 대부분 제거될 수 있으나, 부분적으로 잔류하는 경우 이를 제거하기 위한 세정 공정을 추가적으로 수행할 수도 있다.
이후, 제1 이온 주입 공정을 수행하여, 상기 제1 구조물들 사이의 기판(100) 상부에 제1 불순물 영역(220)을 형성할 수 있으며, 또한 제2 이온 주입 공정을 수행하여, 기판(100)의 제1 불순물 영역(220)보다 아래 부분에 제2 불순물 영역(225)을 형성할 수 있다. 상기 각 제1 및 제2 이온 주입 공정들은 상기 제1 구조물들과 함께 제1 및 제2 마스크들(195, 205)을 이온 주입 마스크로 사용하여 수행될 수 있다.
일 실시예에 있어서, 상기 제1 이온 주입 공정을 통해 제1 농도의 n형 불순물을 기판(100) 상부에 도핑함으로써 제1 불순물 영역(220)을 형성할 수 있으며, 상기 제2 이온 주입 공정을 통해 이와 반대의 도전형, 즉 p형 불순물을 기판(100) 상부에 도핑함으로써 제2 불순물 영역(225)을 형성할 수 있다. 다른 실시예에 있어서, 상기 제1 이온 주입 공정을 통해 제1 농도의 p형 불순물을 도핑함으로써 제1 불순물 영역(220)을 형성할 수 있으며, 상기 제2 이온 주입 공정을 통해 n형 불순물을 도핑함으로써 제2 불순물 영역(225)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 제2 불순물 영역(225)은 제1 불순물 영역(220)의 아래의 양 측들에 각각 형성될 수 있다.
상기 각 제1 및 제2 이온 주입 공정들을 수행할 때, 기판(100) 상면에는 식각 저지막(180)이 잔류하므로, 기판(100)의 손상이 방지될 수 있다.
도 4를 참조하면, 제1 및 제4 개구들(162, 197)을 채우는 제1 마스크 막(190)을 제2 마스크(205) 상에 추가적으로 형성한 후, 에치 백 공정을 통해 그 상부를 부분적으로 제거할 수 있다.
이에 따라, 제1 및 제4 개구들(162, 197)은 제1 마스크 막(190)으로 다시 채워질 수 있으며, 그 상면에는 제2 마스크(205)가 노출될 수 있다. 이때, 제2 마스크(205)에 의해 커버되지 않는 제1 마스크 막(190)의 상부에는 리세스(199)가 형성될 수 있다.
상기 에치 백 공정은 예를 들어, 건식 식각 공정을 통해 수행될 수 있다.
도 5를 참조하면, 제2 마스크(205)를 제거한 후, 제1 마스크 막(190)을 제거할 수 있으며, 이에 따라 기판(100) 상에 상기 제1 내지 제3 구조물들 및 식각 저지막(180)이 노출될 수 있다.
제2 마스크(205)는 건식 식각 공정 혹은 습식 식각 공정을 통해 제거될 수 있으며, 제1 마스크 막(190)은 애싱 공정 및/또는 스트립 공정을 통해 제거될 수 있다.
도 6을 참조하면, 제2 개구(164)를 노출시키는 제2 포토레지스트 패턴(230)을 기판(100), 상기 제1 내지 제3 구조물들, 및 식각 저지막(180) 상에 형성할 수 있다.
제2 포토레지스트 패턴(230)은 제2 포토레지스트 막을 형성한 후, 예를 들어 아르곤 불화물(ArF) 레이저 장비를 사용하여 노광 공정을 수행하고 이후 현상 공정을 수행함으로써 상기 제2 포토레지스트 막을 패터닝하여 형성할 수 있다. 이때, 제2 개구(164)는 제1 개구(162)에 비해 상대적으로 큰 폭을 가지므로, 상기 노광 공정에서 하부의 상기 제1 및 제2 구조물들 혹은 상기 제1 및 제3 구조물들에 의한 난반사의 영향이 작을 수 있다. 이에 따라, 상대적으로 작은 폭을 갖는 제1 개구(162)를 노출시키기 위해 형성하는 제1 포토레지스트 패턴(210)과는 달리, 기판(100)과 제2 포토레지스트 패턴(230) 사이에는 별도의 제1 및 제2 마스크 막들(190, 200)을 형성하지 않을 수 있으며, 이온 주입 마스크로서 제2 포토레지스트 패턴(230)이 단독으로 사용될 수 있다.
이와는 달리, 상기 노광 공정은 예를 들어, 크립톤 불화물(KrF) 레이저 장비를 사용하여 수행될 수도 있다.
이후, 제3 이온 주입 공정을 수행하여, 상기 제1 및 제2 구조물들 사이 혹은 상기 제1 및 제3 구조물들 사이의 기판(100) 상부에 제3 불순물 영역(240)을 형성할 수 있으며, 또한 제4 이온 주입 공정을 수행하여, 기판(100)의 제3 불순물 영역(240)보다 아래 부분에 제4 불순물 영역(245)을 형성할 수 있다. 이때, 상기 각 제3 및 제4 이온 주입 공정들은 상기 제1 내지 제3 구조물들과 함께 제2 포토레지스트 패턴(230)을 이온 주입 마스크로 사용하여 수행될 수 있다. 예시적인 실시예들에 있어서, 제4 불순물 영역(245)은 제3 불순물 영역(240)의 아래의 양 측들에 각각 형성될 수 있다.
일 실시예에 있어서, 상기 제3 이온 주입 공정을 통해 제2 농도의 n형 불순물을 도핑함으로써 제3 불순물 영역(240)을 형성할 수 있으며, 상기 제4 이온 주입 공정을 통해 p형 불순물을 도핑함으로써 제4 불순물 영역(245)을 형성할 수 있다. 다른 실시예에 있어서, 상기 제3 이온 주입 공정을 통해 제2 농도의 p형 불순물을 도핑함으로써 제3 불순물 영역(240)을 형성할 수 있으며, 상기 제4 이온 주입 공정을 통해 n형 불순물을 도핑함으로써 제4 불순물 영역(245)을 형성할 수도 있다.
도 7을 참조하면, 제2 포토레지스트 패턴(230)을 제거한 후, 제1 및 제2 스페이서 구조물들(272, 274)을 형성할 수 있다.
제2 포토레지스트 패턴(230)은 예를 들어, 애싱 및/또는 스트립 공정을 통해 제거될 수 있다.
제1 및 제2 스페이서 구조물들(272, 274)은 상기 제1 내지 제3 구조물들 및 식각 저지막(180)이 형성된 기판(100) 상에 스페이서 막을 형성하고 이를 이방성 식각함으로써 형성될 수 있다. 상기 이방성 식각 공정 시, 상기 각 제1 내지 제3 구조물들 상면, 식각 저지막(180) 상면, 및 기판(100) 상면에 형성된 상기 스페이서 막 부분뿐만 아니라, 상기 각 제1 내지 제3 구조물들 상면 및 기판(100) 상면에 형성된 식각 저지막(180) 부분도 함께 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 식각 저지막(180)이 실리콘 산화물을 포함하는 경우, 이와 병합될 수도 있다.
이에 따라, 제1 개구(162)에 인접한 상기 각 제1 구조물들의 측벽에는 제1 식각 저지 패턴(182) 및 제3 스페이서(262)가 형성될 수 있고, 제1 개구(162)로부터 먼 상기 각 제1 구조물들의 측벽 즉, 제2 개구(164)에 인접한 상기 각 제1 구조물들의 측벽에는 제2 식각 저지 패턴(184) 및 제4 스페이서(264)가 형성될 수 있다.
이때, 상기 각 제1 구조물들에 포함된 게이트 구조물(160)의 제1 개구(162)에 인접한 측벽에는 기판(100) 상면에 평행한 수평 방향으로 제1 스페이서(172), 제1 식각 저지 패턴(182) 및 제3 스페이서(262)가 순차적으로 적층될 수 있으며, 이를 제1 스페이서 구조물(272)로 지칭하기로 한다. 또한, 상기 각 제1 구조물들에 포함된 게이트 구조물(160)의 제2 개구(164)에 인접한 측벽에는 상기 수평 방향으로 제2 스페이서(174), 제2 식각 저지 패턴(184) 및 제4 스페이서(264)가 순차적으로 적층될 수 있으며, 이를 제2 스페이서 구조물(274)로 지칭하기로 한다.
전술한 바와 같이, 제1 스페이서(172)의 최상면은 제2 스페이서(174)의 최상면보다 낮으며, 마찬가지로 제1 식각 저지 패턴(182) 및 제3 스페이서(262)의 최상면들도 각각 제2 식각 저지 패턴(184) 및 제4 스페이서(264)의 최상면들보다 낮을 수 있다. 이때, 각 제1 및 제2 식각 저지 패턴들(182, 184)은 일 방향으로의 단면이 "L"자 형상을 가질 수 있다.
한편, 상기 각 제2 및 제3 구조물들에 포함된 게이트 구조물(160)의 제2 개구(164)에 인접한 측벽에도 상기 수평 방향으로 순차적으로 적층된 제2 스페이서(174), 제2 식각 저지 패턴(184) 및 제4 스페이서(264)를 포함하는 제2 스페이서 구조물(274)이 형성될 수 있다. 또한, 도시하지는 않았으나 상기 각 제2 및 제3 구조물들에 포함된 게이트 구조물(160)의 반대편 측벽 즉, 제2 개구(164)로부터 먼 측벽에도 제2 스페이서 구조물(274)이 형성될 수 있다.
도 8을 참조하면, 제5 이온 주입 공정을 수행하여, 상기 제1 구조물들 사이의 기판(100) 상부에 제5 불순물 영역(280)을 형성할 수 있으며, 상기 제1 및 제2 구조물들 사이 혹은 상기 제1 및 제3 구조물들 사이의 기판(100) 상부에 제6 불순물 영역(290)을 형성할 수 있다.
상기 제5 이온 주입 공정을 수행할 때, 상기 제1 내지 제3 구조물들을 부분적으로 커버하면서 제1 및 제2 개구들(162, 164)을 노출시키는 제3 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 마스크로 사용할 수 있다. 이때, 상기 제3 포토레지스트 패턴을 형성하기 위한 노광 공정은 예를 들어, 아르곤 불화물(ArF) 레이저 장비를 사용하여 수행될 수 있다.
전술한 바와 같이 제2 개구(164)는 상대적으로 큰 폭을 가지므로, 예를 들어 아르곤 불화물(ArF) 레이저 장비를 사용하더라도 제2 개구(164) 주변의 상기 제1 및 제2 구조물들 혹은 상기 제1 및 제3 구조물들에 의한 난반사의 영향이 작을 수 있다. 또한, 제1 개구(162)가 상대적으로 작은 폭을 갖더라도, 제1 개구(162) 내에는 제1 스페이서 구조물(272)이 형성되며, 상대적으로 좁은 폭의 하부에 비해 그 상부는 상대적으로 넓은 폭을 갖고 또한 제1 스페이서 구조물(272)의 상면이 완만한 각도를 형성하므로, 난반사의 영향이 작을 수 있다. 이에 따라, 상기 제5 이온 주입 공정에서 사용되는 이온 주입 마스크로서 상기 제3 포토레지스트 패턴만이 단독으로 사용될 수 있다.
한편, 제5 및 제6 불순물 영역들(280, 290)은 상기 제5 이온 주입 공정을 통해 동시에 형성될 수도 있고, 혹은 제5 및 제6 이온 주입 공정들을 통해 각각 형성될 수도 있다. 만약 제5 및 제6 불순물 영역들(280, 290)이 상기 제5 및 제6 이온 주입 공정들을 통해 각각 형성되는 경우에는, 제6 불순물 영역(290)을 형성하기 위한 상기 제6 이온 주입 공정 시 이온 주입 마스크로 사용되는 제4 포토레지스트 패턴(도시되지 않음)을 형성하기 위한 노광 공정은 예를 들어, 아르곤 불화물(ArF) 레이저 장비 혹은 크립톤 불화물(KrF) 장비를 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 제5 불순물 영역(280)은 제1 불순물 영역(220) 내에 형성될 수 있으며, 이와 동일한 도전형의 불순물을 도핑하여 형성될 수 있다. 이때, 제5 불순물 영역(280)의 제3 농도는 제1 불순물 영역(220)의 제1 농도보다 높을 수 있다. 또한, 제6 불순물 영역(290)은 제3 불순물 영역(240) 내에 형성될 수 있으며, 이와 동일한 도전형의 불순물을 도핑하여 형성될 수 있다. 이때, 제6 불순물 영역(290)의 제4 농도는 제3 불순물 영역(240)의 제2 농도보다 높을 수 있다.
이에 따라, 제1 및 제5 불순물 영역들(220, 280) 및 제3 및 제6 불순물 영역들(240, 290)은 각각 엘디디(Lightly Doped Drain: LDD) 구조를 갖는 소스/드레인 층들을 각각 형성할 수 있으며, 각 제2 및 제4 불순물 영역들(225, 245)은 헤일로(Halo) 영역일 수 있다. 이하에서는, 제1 개구(162) 하부에 형성된 상기 소스/드레인 층을 제1 소스/드레인 층으로, 제2 개구(164) 하부에 형성된 상기 소스/드레인 층을 제2 소스/드레인 층으로 지칭하기로 한다.
도 9를 참조하면, 게이트 구조물들(160) 및 제1 및 제2 스페이서 구조물들(272, 274)이 형성된 기판(100) 상에 보호막(300)을 컨포멀하게 형성하고, 보호막(300) 상에 제1 층간 절연막(310)을 형성할 수 있다.
보호막(300)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 층간 절연막(310)은 예를 들어, 테오스(TetraEthyl OrthoSilicate: TEOS)와 같은 실리콘 산화물을 포함할 수 있다.
일 실시예에 있어서, 제1 층간 절연막(310)의 상부에 대한 평탄화 공정을 수행하여 그 상면의 높이가 보호막(300)의 최상면의 높이와 동일하게 될 수 있다.
이후, 제1 층간 절연막(310) 상에 제2 층간 절연막(320)을 형성하고, 제1 및 제2 층간 절연막들(310, 320), 및 보호막(300)을 관통하여 상기 제1 및 제2 소스/드레인 층들에 각각 접촉하는 제1 및 제2 콘택 플러그들(335, 345), 및 제2 층간 절연막(320), 보호막(300) 및 게이트 마스크(150)를 관통하여 제2 도전 패턴(140)에 접촉하는 제3 콘택 플러그(355)를 형성함으로써 상기 반도체 장치의 제조를 완성할 수 있다.
이때, 제1 콘택 플러그(335)는 제1 금속 패턴(330) 및 그 저면 및 하부를 커버하는 제1 배리어 패턴(332)을 포함할 수 있고, 제2 콘택 플러그(345)는 제2 금속 패턴(340) 및 그 저면 및 하부를 커버하는 제2 배리어 패턴(342)을 포함할 수 있으며, 제3 콘택 플러그(355)는 제3 금속 패턴(350) 및 그 저면 및 하부를 커버하는 제3 배리어 패턴(352)을 포함할 수 있다.
각 제1 내지 제3 금속 패턴들(330, 340, 350)은 예를 들어, 텅스텐, 구리, 알루미늄, 티타늄, 탄탈륨, 코발트, 몰리브덴 등을 포함할 수 있고, 각 제1 내지 제3 배리어 패턴들(332, 342, 352)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물을 포함할 수 있다.
전술한 바와 같이, 상대적으로 작은 제1 이격 거리(D1)만큼 서로 이격된 상기 제1 구조물들 사이의 기판(100) 상면에 상기 제1 및 제2 이온 주입 공정들을 통해 제1 및 제2 불순물 영역들(220, 225)을 각각 형성하기 위해서, 예를 들어 크립톤 불화물(KrF) 레이저 장비를 사용하는 노광 공정 및 현상 공정을 통해 상기 제1 포토레지스트 막을 패터닝함으로써, 이온 주입 마스크로서 제1 포토레지스트 패턴(210)을 형성하는 방법이 고려될 수 있다. 하지만, 크립톤 불화물(KrF) 레이저 장비의 해상도 한계 때문에 제1 포토레지스트 패턴(210)에 형성되는 제3 개구(215)가 충분히 작은 크기로 형성될 수 없으며, 이에 따라 보다 향상된 해상도를 갖는 아르곤 불화물(ArF) 레이저 장비를 사용할 수 있다.
하지만, 상기 아르곤 불화물(ArF) 레이저 장비를 사용하여 상기 제1 포토레지스트 막에 대해 노광 공정을 수행하여 제1 포토레지스트 패턴(210)을 형성하는 경우, 하부에 형성된 구조물들에 의한 난반사가 발생할 수 있다. 즉, 제1 포토레지스트 막 하부에 상기 제1 구조물들이 작은 제1 이격 거리(D1)로 서로 이격되므로, 이들에 의한 난반사 때문에 원하는 크기의 제3 개구(215)를 갖는 제1 포토레지스트 패턴(210)을 형성하기가 어렵다.
이에 본 발명의 개념에서는, 상기 이온 주입 마스크로서 제1 포토레지스트 패턴(210)을 단독으로 사용하지 않고, 순차적으로 적층된 제1 및 제2 마스크들(195, 205)을 사용할 수 있다. 즉, 제1 및 제2 마스크 막들(190, 200) 상에 상기 제1 포토레지스트 막을 형성하고, 아르곤 불화물(ArF) 레이저 장비를 사용하는 노광 공정 및 현상 공정을 통해 작은 크기를 갖는 제3 개구(215)를 포함하는 제1 포토레지스트 패턴(210)을 형성할 수 있으며, 이때 제1 포토레지스트 패턴(210) 하부에는 작은 거리만큼 서로 이격된 상기 제1 구조물들이 바로 형성되지 않고 평탄한 상면을 갖는 제1 및 제2 마스크 막들(190, 200)이 형성되어 있으므로, 난반사의 우려 없이 원하는 크기의 제3 개구(215)를 포함하는 제1 포토레지스트 패턴(210)을 형성할 수 있다.
이후, 제1 포토레지스트 패턴(210)을 식각 마스크로 사용하여 하부의 제1 및 제2 마스크 막들(190, 200)을 패터닝함으로써 각각 제1 및 제2 마스크들(195, 205)을 형성할 수 있으며, 이들을 이온 주입 마스크로 사용하여 상기 제1 및 제2 이온 주입 공정들을 수행함으로써, 원하는 위치에 원하는 크기를 갖는 제1 및 제2 불순물 영역들(220, 225)을 용이하게 형성할 수 있다.
특히, 상기 제1 구조물들 사이의 기판(100) 상면에는 식각 저지막(180)이 추가적으로 형성되며, 이는 제1 및 제2 마스크 막들(190, 200)을 식각하여 제1 및 제2 마스크들(195, 205)을 각각 형성할 때에도 제거되지 않고 잔류할 수 있으므로, 상기 제1 및 제2 이온 주입 공정들을 수행할 때 기판(100) 상부를 보호하여 그 손상을 방지할 수 있다.
한편, 상기 제1 및 제2 구조물들 혹은 상기 제1 및 제3 구조물들은 상대적으로 큰 제2 이격 거리(D2)만큼 서로 이격되므로, 이들 사이의 기판(100) 상부에 상기 제3 및 제4 이온 주입 공정들을 통해 제3 및 제4 불순물 영역들(240, 245)을 각각 형성하기 위해서, 이온 주입 마스크로서 단순히 제2 포토레지스트 패턴(230)만을 사용할 수 있다. 즉, 상기 제2 포토레지스트 막을 노광 및 현상 공정을 통해 패터닝함으로써 제2 포토레지스트 패턴(230)을 형성할 때, 해상도가 낮은 크립톤 불화물(KrF) 레이저 장비를 사용해도 무방하며, 혹은 해상도가 높지만 난반사에 민감한 아르곤 불화물(ArF) 레이저 장비를 사용하는 경우라도, 하부의 제1 및 제2 구조물들 혹은 상기 제1 및 제3 구조물들은 상대적으로 큰 제2 이격 거리(D2)만큼 서로 이격되므로, 이들에 의한 난반사에 의한 영향이 작을 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있으며, 이는 도 9를 참조로 설명한다.
상기 반도체 장치는 기판(100) 상에 형성된 게이트 구조물(160), 게이트 구조물(160)의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들(272, 274), 및 게이트 구조물(160)의 상기 제1 및 제2 측벽들에 인접한 기판(100) 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함할 수 있으며, 게이트 구조물(160)의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소할 수 있고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(160)은 기판(100) 상에 순차적으로 적층된 게이트 절연 패턴(110), 제1 도전 패턴(120), 확산 배리어(130), 제2 도전 패턴(140), 및 게이트 마스크(150)를 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 마스크(150)의 상면이 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소할 수 있고, 상기 중앙부와 상기 제2 측벽 사이의 높이가 일정할 수 있으며, 제2 도전 패턴(140)의 상면은 상기 제1 및 제2 측벽들 사이에서 일정한 높이를 가질 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서 구조물(272)의 최상면의 높이는 제2 스페이서 구조물(274)의 최상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서 구조물(272)의 상면은 게이트 구조물(160)의 상기 제1 측벽으로부터 기판(100)의 상면에 평행한 수평 방향을 따라 멀어질수록 높이가 점차 감소할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서 구조물(272)은 게이트 구조물(160)의 상기 제1 측벽으로부터 상기 수평 방향으로 순차적으로 적층된 제1 스페이서(172), 제1 식각 저지 패턴(182) 및 제3 스페이서(262)를 포함할 수 있으며, 제2 스페이서 구조물(274)은 게이트 구조물(160)의 상기 제2 측벽으로부터 상기 수평 방향으로 순차적으로 적층된 제2 스페이서(174), 제2 식각 저지 패턴(184) 및 제4 스페이서(264)를 포함할 수 있다.
예시적인 실시예들에 있어서, 각 제1 및 제2 식각 저지 패턴들(182, 184)은 일 방향으로의 단면이 "L"자 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 소스/드레인 층은 상기 제1 농도로 도핑된 불순물을 포함하는 제1 불순물 영역(220) 및 상기 제1 농도보다 높은 제3 농도로 도핑된 불순물을 포함하며 제1 불순물 영역(220) 내에 형성된 제5 불순물 영역(280)을 포함할 수 있으며, 상기 제2 소스/드레인 층은 상기 제2 농도로 도핑된 불순물을 포함하는 제3 불순물 영역(240) 및 상기 제3 농도보다 높은 제4 농도로 도핑된 불순물을 포함하며 제3 불순물 영역(240) 내에 형성된 제6 불순물 영역(290)을 포함할 수 있다.
이하에서는, 도 9에 도시된 4개의 게이트 구조물들(160) 중에서 3개의 게이트 구조물들(160)을 각각 제1 내지 제3 게이트 구조물들(161, 163, 165)로 지칭하고 설명하기로 한다.
각 제1 내지 제3 게이트 구조물들(161, 163, 165)의 서로 대향하는 제1 및 제2 측벽들에는 제1 및 제2 스페이서 구조물들(272, 274)이 형성될 수 있다. 이때, 제1 및 제2 게이트 구조물들(161, 163)은 서로 대향하는 측벽들이 제1 측벽들이며, 이들의 반대편 측벽들이 각각 제2 측벽들이다. 또한, 제2 및 제3 게이트 구조물들(163, 165) 역시 서로 대향하는 측벽들이 제1 측벽들이며, 이들의 반대편 측벽들이 각각 제2 측벽들이다. 다만, 제3 게이트 구조물(165)의 경우, 상기 제1 측벽에 반드시 제1 스페이서 구조물(272)이 형성되는 것은 아니며, 경우에 따라 제2 스페이서 구조물(274)이 형성될 수도 있다.
한편, 제1 및 제2 게이트 구조물들(161, 163) 사이, 제2 및 제3 게이트 구조물들(163, 165) 사이, 제1 게이트 구조물(161)의 일 측, 및 제3 게이트 구조물(165)의 일 측에 인접한 기판(100) 상부에 각각 형성된 상기 소스/드레인 층들은 각각 제1 내지 제4 소스/드레인 층들로 지칭할 수 있다.
이때, 제1 및 제2 게이트 구조물들(161, 163)은 제3 이격 거리(D3)만큼 서로 이격될 수 있고, 제2 및 제3 게이트 구조물들(163, 165)은 제3 이격 거리(D3)보다 큰 제4 이격 거리(D4)만큼 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(161)에 대향하는 제2 게이트 구조물(163)의 상기 제1 측벽에 형성된 제1 스페이서 구조물(272)의 최상면의 높이는 제2 게이트 구조물(163)의 상기 제2 측벽에 형성된 제2 스페이서 구조물(274)의 최상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(163)의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소할 수 있으며, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(163)에 대향하는 제1 게이트 구조물(161)의 상기 제1 측벽에 형성된 제1 스페이서 구조물(272)의 최상면의 높이는 제1 게이트 구조물(161)의 상기 제2 측벽에 형성된 제2 스페이서 구조물(274)의 최상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 구조물(161)의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소할 수 있으며, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(163)에 대향하는 제1 게이트 구조물(161)의 상기 제1 측벽에 형성된 제1 스페이서 구조물(272)은 제2 게이트 구조물(163)의 상기 제1 측벽에 형성된 제1 스페이서 구조물(272)과 대칭적인 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 제2 게이트 구조물(163)에 대향하는 제3 게이트 구조물(165)의 상기 제2 측벽에 형성된 제2 스페이서 구조물(274)은 제2 게이트 구조물(163)의 상기 제2 측벽에 형성된 제2 스페이서 구조물(274)과 대칭적인 형상을 가질 수 있다.
도 10 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 10, 12, 14, 17, 21 및 26은 평면도들이고, 도 11, 13, 15-16, 18-20, 22-25 및 27은 대응하는 평면도들을 A-A'선, B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함한다.
이하의 발명의 상세한 설명에서는, 기판(400) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 기판(400) 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.
상기 반도체 장치 제조 방법은 도 1 내지 도 10을 참조로 설명한 반도체 장치 제조 방법을 디램(DRAM) 장치의 트랜지스터 제조 방법에 적용한 것으로서, 실질적으로 동일하거나 유사한 공정들을 포함하므로 이들에 대한 중복적인 설명은 생략한다.
도 10 및 11을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(400) 상에 각각 제1 및 제2 액티브 패턴들(405, 408)을 형성하고, 제1 및 제2 액티브 패턴들(405, 408)의 측벽을 커버하는 소자 분리 패턴(410)을 형성할 수 있다.
기판(400)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(400)의 제2 영역(II)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있다.
제1 및 제2 액티브 패턴들(405, 408)은 기판(400) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 제1 액티브 패턴(405)은 각각이 상기 제3 방향으로 연장되며 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 또한, 제2 액티브 패턴(408)은 상기 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 다만 도면 상에서는 하나의 제2 액티브 패턴(408)만이 예시적으로 도시되어 있다.
소자 분리 패턴(410)은 상기 제1 리세스를 채우는 소자 분리막을 기판(400) 상에 형성한 후, 제1 및 제2 액티브 패턴들(405, 408)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 기판(400)의 제1 영역(I)에 형성된 제1 액티브 패턴(405) 및 소자 분리 패턴(410)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제4 게이트 구조물(460)을 형성할 수 있다. 제4 게이트 구조물(460)은 상기 제2 리세스에 의해 노출된 제1 액티브 패턴(405)의 표면 상에 형성된 제1 게이트 절연막(430), 제1 게이트 절연막(430) 상에 형성되어 상기 제2 리세스의 하부를 채우는 게이트 전극(440), 및 게이트 전극(440) 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(450)를 포함할 수 있다. 이때, 제4 게이트 구조물(460)은 기판(400)의 제1 영역(I) 내에서 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
제1 게이트 절연막(430)은 상기 제2 리세스에 의해 노출된 제1 액티브 패턴(405)의 표면에 대한 열산화 공정을 통해 형성될 수 있으며, 이에 따라 예를 들어, 실리콘 산화물을 포함할 수 있다. 게이트 전극(440)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있으며, 제1 게이트 마스크(450)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 12 및 13을 참조하면, 도 1 내지 도 8을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 기판(400)의 제2 영역(II) 상에 제5 게이트 구조물(1160), 제1 및 제2 스페이서 구조물들(1272, 1274), 및 제1 내지 제6 불순물 영역들(1220, 1225, 1240, 1245, 1280, 1290)을 형성할 수 있으며, 또한 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 보호막(1300) 및 제1 층간 절연막(1310)을 형성할 수 있다.
도면 상에서는 예시적으로, 도 9에 도시된 4개의 게이트 구조물들(160) 중에서 가운데에 배치된 2개의 게이트 구조물들(160) 즉, 제1 및 제2 게이트 구조물들(161, 163)에 대응하는 제5 게이트 구조물들(1160)만을 도시하였으나, 본 발명의 개념은 이에 한정되지는 않는다.
각 제5 게이트 구조물들(1160)은 순차적으로 적층된 제2 게이트 절연 패턴(1110), 제1 도전 패턴(1120), 확산 배리어(1130), 제2 도전 패턴(1140), 및 제2 게이트 마스크(1150)를 포함할 수 있다. 제1 스페이서 구조물(1272)은 기판(400) 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 스페이서(1172), 제1 식각 저지 패턴(1182) 및 제3 스페이서(1262)를 포함할 수 있으며, 제2 스페이서 구조물(1274)은 상기 수평 방향으로 순차적으로 적층된 제2 스페이서(1174), 제2 식각 저지 패턴(1184) 및 제4 스페이서(1264)를 포함할 수 있다.
제1 및 제5 불순물 영역들(1220, 1280)은 제5 게이트 구조물들(1160) 사이의 기판(400) 상부에 형성되어 제1 소스/드레인 층을 형성할 수 있으며, 상기 제1 소스/드레인 층 아래에는 헤일로 영역인 제2 불순물 영역(1225)이 더 형성될 수 있다. 또한, 제3 및 제6 불순물 영역들(1240, 1290)은 각 제5 게이트 구조물들(1160)의 상기 제1 방향으로의 일 측의 기판(400) 상부에 형성되어 제2 소스/드레인 층을 형성할 수 있으며, 상기 제2 소스/드레인 층 아래에는 헤일로 영역인 제4 불순물 영역(1245)이 더 형성될 수 있다.
보호막(1300)은 제5 게이트 구조물들(1160), 및 제1 및 제2 스페이서 구조물들(1272, 1274)을 커버하면서 기판(400)의 제2 영역(II) 상에 형성될 수 있으며, 제1 층간 절연막(1310)은 보호막(1300) 상에 형성되어 편평한 상면을 가질 수 있다.
도 14 및 15를 참조하면, 기판(400)의 제1 영역(I) 상에 형성된 제1 액티브 패턴(405), 소자 분리 패턴(410) 및 제4 게이트 구조물(460)과, 기판(400)의 제2 영역(II) 상에 형성된 제1 층간 절연막(1310) 상에 절연막 구조물(500)을 형성하고, 절연막 구조물(500) 상에 제3 도전막(510) 및 제3 마스크(520)를 순차적으로 형성한 후, 제3 마스크(520)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제3 도전막(510) 및 절연막 구조물(500)을 식각함으로써 제1 액티브 패턴(405)을 노출시키는 제5 개구(530)를 형성할 수 있다.
이때, 제3 마스크(520)는 기판(400)의 제1 영역(I) 상에만 형성될 수 있으며, 이에 따라 기판(400)의 제2 영역(II) 상에 형성된 제3 도전막(510) 및 절연막 구조물(500)을 모두 제거될 수 있다.
상기 식각 공정 시, 제5 개구(530)에 의해 노출된 제1 액티브 패턴(405) 및 이에 인접하는 소자 분리 패턴(410)의 상부, 및 제1 게이트 마스크(450)의 상부도 함께 식각되어 이들 상면에 제3 리세스가 형성될 수 있다. 즉, 제5 개구(530)의 저면은 제3 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(500)은 순차적으로 적층된 제1 내지 제3 절연막들(470, 480, 490)을 포함할 수 있다. 이때, 각 제1 및 제3 절연막들(470, 490)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 또한, 제3 도전막(510)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 마스크(520)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제5 개구(530)는 상기 제3 방향으로 연장되는 각 제1 액티브 패턴들(405)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 기판(400)의 제1 영역(I) 상에서 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
이후, 제5 개구(530)를 채우는 제4 도전막(540)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제4 도전막(540)은 제1 액티브 패턴(405), 소자 분리 패턴(410), 제1 게이트 마스크(450), 제3 마스크(520), 및 제1 층간 절연막(1310) 상에 제5 개구(530)를 채우는 예비 제4 도전막을 형성한 후, 상기 예비 제4 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제4 도전막(540)은 제3 도전막(510)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제4 도전막(540)은 기판(400)의 제1 영역(I) 상에서 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제4 도전막(540)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 도전막(510)과 병합될 수도 있다.
도 16을 참조하면, 제3 마스크(520)를 제거한 후, 기판(400)의 제1 영역(I) 상에 형성된 제3 및 제4 도전막들(510, 540) 상에 제5 도전막(550), 확산 배리어 막(570) 및 제6 도전막(580)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제5 도전막(550)은 제3 및 제4 도전막들(510, 540)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제5 도전막(550)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제3 및 제4 도전막들(510, 540)과 병합될 수도 있다.
확산 배리어 막(570)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제6 도전막(580)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
이후, 기판(400)의 제1 및 제2 영역들(I, II) 상에 형성된 제6 금속막(580) 및 제1 층간 절연막(1310) 상에 캐핑막(590)을 형성할 수 있다. 캐핑막(590)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 17 및 18을 참조하면, 기판(400)의 제1 영역(I) 상에 형성된 캐핑막(590) 부분을 식각하여 제1 캐핑 패턴(595)을 형성할 수 있으며, 이를 식각 마스크로 사용하여 제6 도전막(580), 확산 배리어 막(570), 제5 도전막(550), 제3 및 제4 도전막들(510, 540), 및 제3 절연막(490)을 순차적으로 식각할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(595)은 기판(400)의 제1 영역(I) 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(400)의 제2 영역(II) 상에는 캐핑막(590)이 제2 층간 절연막(1320)으로 잔류할 수 있다.
상기 식각 공정을 수행함에 따라, 기판(400)의 제1 영역(I)에서, 제5 개구(530) 내의 제1 액티브 패턴(405), 소자 분리 패턴(410), 및 제1 게이트 마스크(450) 상에는 순차적으로 적층된 제4 도전 패턴(545), 제5 도전 패턴(555), 제1 확산 배리어(575), 제6 도전 패턴(585), 및 제1 캐핑 패턴(595)이 형성될 수 있으며, 제5 개구(530) 바깥의 절연막 구조물(500)의 제2 절연막(480) 상에는 순차적으로 적층된 제3 절연 패턴(495), 제3 도전 패턴(515), 제5 도전 패턴(555), 제1 확산 배리어 (575), 제6 도전 패턴(585), 및 제1 캐핑 패턴(595)이 형성될 수 있다.
전술한 바와 같이 제3 내지 제5 도전막들(510, 540, 550)은 서로 동일한 물질을 포함하여 병합될 수 있으며, 이에 따라 순차적으로 적층된 제4 및 제5 도전 패턴들(545, 555), 및 제3 및 제5 도전 패턴들(515, 555)은 각각 하나의 도전 구조물(565)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 구조물(565), 제1 확산 배리어(575), 제6 도전 패턴(585), 및 제1 캐핑 패턴(595)을 비트 라인 구조물(605)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(605)은 기판(400)의 제1 영역(I) 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 19를 참조하면, 비트 라인 구조물(605)을 커버하는 제5 스페이서 막을 제5 개구(530)에 의해 노출된 제1 액티브 패턴(405), 소자 분리 패턴(410) 및 제1 게이트 마스크(450)의 상면, 제5 개구(530)의 측벽, 제2 절연막(480), 및 제2 층간 절연막(1320) 상에 형성한 후, 상기 제5 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제5 스페이서 막은 제2 절연막(480) 상에 형성된 비트 라인 구조물(605) 부분 아래의 제3 절연 패턴(495)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제5 개구(530)의 나머지 부분을 모두 채울 수 있다.
상기 제5 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제5 개구(530) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제5 스페이서 막의 표면 대부분, 즉 제5 개구(530) 내에 형성된 부분 이외의 상기 제5 스페이서 막 부분이 모두 노출될 수 있으며, 제5 개구(530) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(620, 630)을 형성할 수 있다.
이후, 상기 노출된 제5 스페이서 막 표면, 제5 개구(530) 내에 형성된 제4 및 제5 절연 패턴들(620, 630), 및 제2 층간 절연막(1320) 상에 제6 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(605)의 측벽을 커버하는 제6 스페이서(640)를 상기 제5 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(620, 630) 상에 형성할 수 있다. 상기 제6 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(595) 및 제6 스페이서(640)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제1 액티브 패턴(405) 상면을 노출시키는 제6 개구(650)를 형성할 수 있으며, 제6 개구(650)에 의해 소자 분리 패턴(410) 상면 및 제1 게이트 마스크(450)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(595) 상면, 제2 절연막(480) 상면 및 제2 층간 절연막(1320) 상면에 형성된 상기 제5 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(605)의 측벽을 커버하는 제5 스페이서(615)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(470, 480)도 부분적으로 제거되어 비트 라인 구조물(605) 하부에 각각 제1 및 제2 절연 패턴들(475, 485)로 잔류할 수 있다. 비트 라인 구조물(605) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(475, 485, 495)은 함께 절연 패턴 구조물을 형성할 수 있다.
도 20을 참조하면, 제1 캐핑 패턴(595) 상면, 제2 층간 절연막(1320) 상면, 제6 스페이서(640)의 외측벽, 제4 및 제5 절연 패턴들(620, 630) 상면 일부, 및 제6 개구(650)에 의해 노출된 제1 액티브 패턴(405), 소자 분리 패턴(410) 및 제1 게이트 마스크(450)의 상면에 제7 스페이서 막을 형성한 후, 상기 제7 스페이서 막을 이방성 식각하여 비트 라인 구조물(605)의 측벽을 커버하는 제7 스페이서(675)를 형성할 수 있다. 상기 제7 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
기판(400)의 제1 영역(I) 상에서 비트 라인 구조물(605)의 측벽에 상기 수평 방향을 따라 순차적으로 적층된 제5 내지 제7 스페이서들(615, 640, 675)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
이후, 식각 공정을 수행하여 제1 액티브 패턴(405) 상부를 식각함으로써, 제6 개구(650)에 연통하는 제4 리세스(690)를 형성할 수 있다.
이후, 기판(400)의 제1 영역(I) 상에 형성된 제6 개구(650) 및 제4 리세스(690)를 채우는 하부 콘택 플러그 막(700)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(595) 및 제2 층간 절연막(1320)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(700)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(605)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(700)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 21 및 22를 참조하면, 기판(400)의 제1 영역(I) 상에서 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제7 개구들을 포함하는 제4 마스크(도시되지 않음)를 제1 캐핑 패턴(595), 제2 층간 절연막(1320), 및 하부 콘택 플러그 막(700) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(700)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제7 개구들은 기판(400)의 제1 영역(I) 상에서 기판(400) 상면에 수직한 수직 방향으로 제4 게이트 구조물(460)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(400)의 제1 영역(I) 상에서는 비트 라인 구조물들(605) 사이에 제4 게이트 구조물(460)의 제1 게이트 마스크(450) 상면을 노출시키는 제8 개구가 형성될 수 있다.
상기 제4 마스크를 제거한 후, 상기 제8 개구를 채우는 제2 캐핑 패턴(710)을 기판(400)의 제1 영역(I) 상에 형성할 수 있다. 제2 캐핑 패턴(710)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(710)은 비트 라인 구조물들(605) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(400)의 제1 영역(I) 상에서는, 비트 라인 구조물들(605) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(700)이 제2 캐핑 패턴들(710)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(705)로 변환될 수 있다.
도 23을 참조하면, 하부 콘택 플러그(705)의 상부를 제거하여 비트 라인 구조물(605)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제6 및 제7 스페이서들(640, 675)의 상부를 제거할 수 있다.
이후, 하부 콘택 플러그(705)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(705)의 상면은 제6 및 제7 스페이서들(640, 675)의 최상면보다 낮아질 수 있다.
이후, 비트 라인 구조물(605), 상기 예비 스페이서 구조물, 제2 캐핑 패턴(710), 및 하부 콘택 플러그(705) 상에 제8 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(605)의 상기 제1 방향으로의 각 양 측벽에 형성된 제5 내지 제7 스페이서들(615, 640, 675)을 커버하는 제8 스페이서(725)를 형성할 수 있으며, 이에 따라 하부 콘택 플러그(705)의 상면이 노출될 수 있다.
이후, 상기 노출된 하부 콘택 플러그(705)의 상면에 금속 실리사이드 패턴(735)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(735)은 제1 및 제2 캐핑 패턴들(595, 710), 제2 층간 절연막(1320), 제8 스페이서(725), 및 하부 콘택 플러그(705) 상에 금속막을 형성하고 열처리한 후, 상기 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 금속 실리사이드 패턴(735)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 24를 참조하면, 제1 및 제2 캐핑 패턴들(595, 710), 제2 층간 절연막(1320), 제8 스페이서(725), 금속 실리사이드 패턴(735), 및 하부 콘택 플러그(705) 상에 제1 희생막을 형성하고, 제1 및 제2 캐핑 패턴들(595, 710) 및 제2 층간 절연막(1320)의 상면이 노출될 때까지 그 상부를 평탄화한 후, 기판(400)의 제2 영역(II) 상에 제1 및 제2 홀들을 형성할 수 있다.
상기 제1 희생막은 예를 들어, 실리콘 온 하드 마스크(SOH), 비정질 탄소막(ACL) 등을 포함할 수 있다.
상기 제1 및 제2 홀들은 기판(400)의 제2 영역(II) 상에서 제1 및 제2 층간 절연막들(1310, 1320) 및 보호막(1300)을 관통하여 상기 제1 및 제2 소스/드레인 층들의 상면을 각각 노출시킬 수 있다.
상기 제1 희생막을 제거한 후, 제1 및 제2 캐핑 패턴들(595, 710), 제2 층간 절연막(1320), 제5 내지 제8 스페이서들(615, 640, 675, 725), 금속 실리사이드 패턴(735), 하부 콘택 플러그(705) 및 상기 제1 및 제2 소스/드레인 층들 상에 상부 콘택 플러그 막(750)을 형성하고, 그 상부를 평탄화할 수 있다. 이에 따라, 상기 제1 및 제2 홀들 내에는 제1 및 제2 콘택 플러그들(1335, 1345)이 각각 형성될 수 있다.
상부 콘택 플러그 막(750)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
도 1에 도시된 것과 유사하게, 각 제1 및 제2 콘택 플러그들(1335, 1345) 및 상부 콘택 플러그 막(750)은 금속 패턴 및 이의 저면 및 측벽을 커버하는 배리어 패턴을 포함할 수 있다. 또한 도시하지는 않았으나, 제2 층간 절연막(1320), 보호막(1300) 및 제2 게이트 마스크(1150)을 관통하여 제2 도전 패턴(1140)에 접촉하는 콘택 플러그들이 추가적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(750)의 상면은 제1 및 제2 캐핑 패턴들(595, 710) 및 제2 층간 절연막(1320)의 상면보다 높을 수 있다.
도 25를 참조하면, 기판(400)의 제1 영역(I) 상에서 제3 홀(770)을 형성하고, 기판(400)의 제2 영역(II) 상에서 상부 콘택 플러그 막(750)을 패터닝할 수 있다.
제3 홀(770)은 상부 콘택 플러그 막(750) 상부, 제1 캐핑 패턴(595) 상부, 및 제5, 제7 및 제8 스페이서들(615, 675, 725) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제6 스페이서(640)의 상면을 노출시킬 수 있다.
제3 홀(770)이 형성됨에 따라서, 기판(400)의 제1 영역(I) 상에서 상부 콘택 플러그 막(750)은 상부 콘택 플러그(755)로 변환될 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(755)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(755)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(400)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(705), 금속 실리사이드 패턴(735), 및 상부 콘택 플러그(755)는 함께 콘택 플러그 구조물을 형성할 수 있다.
기판(400)의 제2 영역(II) 상에서 상부 콘택 플러그 막(750)이 패터닝됨에 따라서, 제1 및 제2 콘택 플러그들(1335, 1345) 상에는 이들과 접촉하는 제1 및 제2 배선들(1352, 1354)이 형성될 수 있으며, 이들은 상기 제1 및 제2 소스/드레인 층들에 각각 전기적으로 연결될 수 있다.
이후, 노출된 제6 스페이서(640)를 제거하여, 제3 홀(770)에 연통하는 에어 갭(645)를 형성할 수 있다. 제6 스페이서(640)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(605)의 측벽에 형성된 제6 스페이서(640)는 제3 홀(770)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제3 홀(770)에 의해 노출되어 상부 콘택 플러그(755)에 의해 커버되지 않는 제6 스페이서 부분(640)뿐만 아니라, 상기 제2 방향으로 이웃하여 제2 캐핑 패턴(710)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 상부 콘택 플러그(755)에 의해 커버된 부분까지 모두 제거될 수 있다.
이후, 기판(400)의 제1 영역(I) 상에 형성된 제3 홀(770), 및 기판(400)의 제1 영역(II) 상에서 제1 및 제2 배선들(1352, 1354) 사이의 공간을 채우면서 순차적으로 적층된 제3 및 제4 층간 절연막들(780, 790)을 형성할 수 있다. 제3 및 제4 층간 절연막들(780, 790)은 제2 캐핑 패턴(710) 상에도 순차적으로 적층될 수 있다.
제3 층간 절연막(780)은 갭필 특성이 낮은 물질을 사용하여 형성될 수 있으며, 이에 따라 제3 홀(770) 하부의 에어 갭(645)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(645)은 에어 스페이서(645)로 지칭될 수도 있으며, 제5, 제7 및 제8 스페이서들(615, 675, 725)과 함께 제3 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(645)은 공기를 포함하는 스페이서일 수 있다. 제4 층간 절연막(790)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 26 및 27을 참조하면, 상부 콘택 플러그(755)의 상면과 접촉하는 커패시터(840)를 형성할 수 있다.
즉, 상부 콘택 플러그(755), 제3 및 제4 층간 절연막들(780, 790), 및 제1 및 제2 배선들(1352, 1354) 상에 제3 식각 저지막(800) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 상부 콘택 플러그(755)의 상면을 부분적으로 노출시키는 제9 개구를 형성할 수 있다. 제3 식각 저지막(800)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제9 개구의 측벽, 노출된 상부 콘택 플러그(755)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제9 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 제2 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 상부 콘택 플러그(755)의 상면에는 실린더형(cylindrical) 하부 전극(810)이 형성될 수 있다. 이와는 달리, 상기 제9 개구를 전부 채우는 필라형(pillar) 하부 전극(810)이 형성될 수도 있다. 하부 전극(810)은 금속, 금속 질화물 등을 포함할 수 있다.
이후, 하부 전극(810)의 표면 및 제3 식각 저지막(800) 상에 유전막(820)을 형성하고, 유전막(820) 상에 상부 전극(830)을 형성함으로써, 하부 전극(810), 유전막(820) 및 상부 전극(830)을 각각 포함하는 커패시터(840)를 형성할 수 있다.
유전막(820)은 금속 산화물을 포함할 수 있으며, 상부 전극(830)은 금속, 금속 질화물 등을 포함할 수 있다.
이후, 커패시터(840)를 커버하는 제5 층간 절연막(850)을 기판(400)의 제1 및 제2 영역들(I, II) 상에 형성함으로써 상기 반도체 장치의 제조를 완성할 수 있다. 제5 층간 절연막(850)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있으며, 이는 도 26 및 27을 참조로 설명한다.
상기 반도체 장치는 셀 영역(I) 및 이를 둘러싸는 주변 회로 영역(II)을 포함하는 기판(400)의 셀 영역(I) 및 주변 회로 영역(II) 상에 각각 형성된 제1 및 제2 액티브 패턴들(405, 408), 제1 액티브 패턴(405)의 상부에 매립되며 상기 제1 방향으로 연장된 제4 게이트 구조물(460), 제1 액티브 패턴(405)의 상기 제3 방향으로의 중앙부 상면에 접촉하며 상기 제2 방향으로 연장된 비트 라인 구조물(605), 제1 액티브 패턴(405)의 상기 제3 방향으로의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물(705, 735, 755), 콘택 플러그 구조물(705, 735, 755) 상에 형성된 커패시터(840), 제2 액티브 패턴(408) 상에 형성되어 상기 제2 방향으로 연장된 제5 게이트 구조물(1160), 제5 게이트 구조물(1160)의 상기 제1 방향으로 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들(1272, 1274), 및 제5 게이트 구조물(1160)의 상기 제1 및 제2 측벽들에 인접한 제2 액티브 패턴(408)의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함할 수 있으며, 제5 게이트 구조물(1160)의 상면은 상기 제1 방향으로의 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소할 수 있고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서 구조물(1272)의 최상면의 높이는 제2 스페이서 구조물(1274)의 최상면의 높이보다 낮을 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서 구조물(1272)은 제5 게이트 구조물(1160)의 상기 제1 측벽으로부터 기판(400)의 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 스페이서(1172), 제1 식각 저지 패턴(1182) 및 제3 스페이서(1262)를 포함할 수 있고, 제2 스페이서 구조물(1274)은 제5 게이트 구조물(1160)의 상기 제2 측벽으로부터 상기 수평 방향으로 순차적으로 적층된 제2 스페이서(1174), 제2 식각 저지 패턴(1184) 및 제4 스페이서(1264)를 포함할 수 있다.
100, 400: 기판 110: 게이트 절연 패턴
120, 1120: 제1 도전 패턴 130, 1130: 확산 배리어
140, 1140: 제2 도전 패턴 150: 게이트 마스크
160: 게이트 구조물
161, 163, 165, 460, 1160: 제1 내지 제5 게이트 구조물
162, 164, 215, 197, 530, 650: 제1 내지 제6 개구
170: 게이트 스페이서 172, 1172: 제1 스페이서
174, 1174: 제2 스페이서 180: 식각 저지막
182, 1182: 제1 식각 저지 패턴 184, 1184: 제2 식각 저지 패턴
190, 200: 제1, 제2 마스크 막 195, 205, 520: 제1 내지 제3 마스크
199: 리세스 210, 230: 제1, 제2 포토레지스트 패턴
220, 225, 240, 245, 280, 290: 제1 내지 제6 불순물 영역
262, 1262: 제3 스페이서 264, 1264: 제4 스페이서
272, 1272: 제1 스페이서 구조물 274, 1274: 제2 스페이서 구조물
300, 1300: 보호막 310, 1310: 제1 층간 절연막
320, 1320: 제2 층간 절연막 330, 340, 350: 제1 내지 제3 금속 패턴
332, 342, 352: 제1 내지 제3 배리어 패턴
335, 345, 355: 제1 내지 제3 콘택 플러그
405, 408: 제1, 제2 액티브 패턴 410: 소자 분리 패턴
430: 제1 게이트 절연막 440: 게이트 전극
450, 1150: 제1, 제2 게이트 마스크 470, 480, 490: 제1 내지 제3 절연막
500: 절연막 구조물 510, 540, 550, 580: 제1 내지 제4 도전막
565: 도전 구조물 570: 확산 배리어 막
575: 제1 확산 배리어 590: 캐핑막
595, 710: 제1, 제2 캐핑 패턴 605: 비트 라인 구조물
615, 640, 675, 725: 제5 내지 제8 스페이서
475, 485, 496, 620, 630; 제1 내지 제5 절연 패턴
690: 제4 리세스 700, 750: 하부, 상부 콘택 플러그 막
705, 755: 하부, 상부 콘택 플러그 735: 금속 실리사이드 패턴
770: 제3 홀
780, 790, 850: 제3 내지 제5 층간 절연막
800: 제3 식각 저지막 810, 830: 하부, 상부 전극
820: 유전막
1220, 1225, 1240, 1245, 1280, 1290: 제1 내지 제6 불순물 영역

Claims (10)

  1. 기판 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들; 및
    상기 게이트 구조물의 상기 제1 및 제2 측벽들에 인접한 상기 기판 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함하며,
    상기 게이트 구조물의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정한 반도체 장치.
  2. 제1항에 있어서, 상기 게이트 구조물은 상기 기판 상에 순차적으로 적층된 게이트 절연 패턴, 제1 도전 패턴, 확산 배리어, 제2 도전 패턴 및 게이트 마스크를 포함하며,
    상기 게이트 마스크의 상면이 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이가 일정하며,
    상기 제2 도전 패턴의 상면은 상기 제1 및 제2 측벽들 사이에서 일정한 높이를 갖는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 스페이서 구조물의 최상면의 높이는 상기 제2 스페이서 구조물의 최상면의 높이보다 낮은 반도체 장치.
  4. 제3항에 있어서, 상기 제1 스페이서 구조물의 상면은 상기 게이트 구조물의 상기 제1 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 멀어질수록 높이가 점차 감소하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 스페이서 구조물은 상기 게이트 구조물의 상기 제1 측벽으로부터 상기 기판의 상면에 평행한 수평 방향으로 순차적으로 적층된 제1 스페이서, 제1 식각 저지 패턴 및 제3 스페이서를 포함하고,
    상기 제2 스페이서 구조물은 상기 게이트 구조물의 상기 제2 측벽으로부터 상기 수평 방향으로 순차적으로 적층된 제2 스페이서, 제2 식각 저지 패턴 및 제4 스페이서를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 각 제1 및 제2 식각 저지 패턴들은 일 방향으로의 단면이 "L"자 형상을 갖는 반도체 장치.
  7. 기판 상에 서로 이격된 제1 내지 제3 게이트 구조물들;
    상기 각 제1 내지 제3 게이트 구조물들의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들; 및
    상기 제1 및 제2 게이트 구조물들 사이, 상기 제2 및 제3 게이트 구조물들 사이, 상기 제1 게이트 구조물의 일 측, 및 상기 제3 게이트 구조물의 일 측에 인접한 상기 기판 상부에 각각 형성된 제1 내지 제4 소스/드레인 층들을 포함하며,
    상기 제1 및 제2 게이트 구조물들은 제1 이격 거리만큼 서로 이격되고, 상기 제2 및 제3 게이트 구조물들은 상기 제1 이격 거리보다 큰 제2 이격 거리만큼 서로 이격되며,
    상기 제1 게이트 구조물에 대향하는 상기 제2 게이트 구조물의 상기 제1 측벽에 형성된 상기 제1 스페이서 구조물의 최상면의 높이는 상기 제2 게이트 구조물의 상기 제2 측벽에 형성된 상기 제2 스페이서 구조물의 최상면의 높이보다 낮은 반도체 장치.
  8. 제7항에 있어서, 상기 제2 게이트 구조물의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정한 반도체 장치.
  9. 제8항에 있어서, 상기 제2 게이트 구조물에 대향하는 상기 제1 게이트 구조물의 상기 제1 측벽에 형성된 상기 제1 스페이서 구조물의 최상면의 높이는 상기 제1 게이트 구조물의 상기 제2 측벽에 형성된 상기 제2 스페이서 구조물의 최상면의 높이보다 낮은 반도체 장치.
  10. 셀 영역 및 이를 둘러싸는 주변 회로 영역을 포함하는 기판의 상기 셀 영역 및 상기 주변 회로 영역 상에 각각 형성된 제1 및 제2 액티브 패턴들;
    상기 제1 액티브 패턴의 상부에 매립된 제1 게이트 구조물;
    상기 제1 액티브 패턴의 중앙부 상면에 접촉하는 비트 라인 구조물;
    상기 제1 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물;
    상기 콘택 플러그 구조물 상에 형성된 커패시터;
    상기 제2 액티브 패턴 상에 형성된 제2 게이트 구조물;
    상기 제2 게이트 구조물의 서로 대향하는 제1 및 제2 측벽들에 각각 형성된 제1 및 제2 스페이서 구조물들; 및
    상기 제2 게이트 구조물의 상기 제1 및 제2 측벽들에 인접한 상기 제2 액티브 패턴의 상부에 각각 형성된 제1 및 제2 소스/드레인 층들을 포함하며,
    상기 제2 게이트 구조물의 상면은 중앙부로부터 상기 제1 측벽으로 다가갈수록 높이가 점차 감소하고, 상기 중앙부와 상기 제2 측벽 사이의 높이는 일정한 반도체 장치.
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