KR20240006205A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20240006205A
KR20240006205A KR1020220082966A KR20220082966A KR20240006205A KR 20240006205 A KR20240006205 A KR 20240006205A KR 1020220082966 A KR1020220082966 A KR 1020220082966A KR 20220082966 A KR20220082966 A KR 20220082966A KR 20240006205 A KR20240006205 A KR 20240006205A
Authority
KR
South Korea
Prior art keywords
substrate
pattern
bit line
region
insulating
Prior art date
Application number
KR1020220082966A
Other languages
English (en)
Inventor
박재형
송호주
김은정
남기형
이윤재
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220082966A priority Critical patent/KR20240006205A/ko
Priority to US18/140,004 priority patent/US20240081045A1/en
Priority to TW112117399A priority patent/TWI844357B/zh
Priority to CN202310708278.3A priority patent/CN117377312A/zh
Publication of KR20240006205A publication Critical patent/KR20240006205A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판 상에 형성된 비트 라인 구조물; 상기 기판의 제1 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물; 및 상기 기판의 제2 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물을 포함할 수 있으며, 상기 상부 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 상부 스페이서들을 포함할 수 있고, 상기 절연 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제4 절연 스페이서들을 포함할 수 있으며, 상기 제1, 제2 및 제4 절연 스페이서들은 각각 상기 제1, 제2 및 제3 상부 스페이서들과 동일한 물질을 포함할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
DRAM 장치에서 비트 라인의 측벽에는 스페이서가 형성될 수 있으며, 이는 상기 비트 라인의 상면 및 측벽에 스페이서 막을 형성하고 이를 부분적으로 식각하여 형성될 수 있다. 그런데, 상기 스페이서 막을 식각하는 공정 시, 과식각에 의해 상기 비트 라인 구조물의 일부가 함께 제거되는 경우가 발생한다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판 상에 형성된 비트 라인 구조물; 상기 기판의 제1 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물; 및 상기 기판의 제2 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물을 포함할 수 있으며, 상기 상부 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 상부 스페이서들을 포함할 수 있고, 상기 절연 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제4 절연 스페이서들을 포함할 수 있으며, 상기 제1, 제2 및 제4 절연 스페이서들은 각각 상기 제1, 제2 및 제3 상부 스페이서들과 동일한 물질을 포함할 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 상기 셀 영역의 일 측에 형성된 연장 영역을 포함하는 기판; 상기 기판 상에 형성된 소자 분리 패턴; 상기 기판 상에 형성되어, 상기 소자 분리 패턴에 의해 측벽이 둘러싸이는 액티브 패턴; 상기 기판의 상기 셀 영역 및 상기 연장 영역 상에 형성된 비트 라인 구조물; 상기 기판의 상기 셀 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물; 및 상기 기판의 상기 연장 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물을 포함할 수 있으며, 상기 비트 라인 구조물은 상기 기판의 상기 셀 영역 상에서 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성되고, 상기 기판의 상기 연장 영역 상에서 상기 소자 분리 패턴 상에 형성될 수 있으며, 상기 기판의 상면에 평행한 수평 방향으로의 상기 절연 스페이서 구조물의 두께는 상기 상부 스페이서 구조물의 상기 수평 방향으로의 두께보다 클 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판; 상기 기판 상에 형성된 소자 분리 패턴; 상기 기판의 상기 제1 영역 상에 형성되어, 상기 소자 분리 패턴에 의해 측벽이 둘러싸이는 액티브 패턴; 상기 기판의 상기 제1 및 제2 영역들 상에 형성되며, 상기 액티브 패턴의 중앙부 상에 형성된 비트 라인 구조물; 상기 기판의 상기 제1 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물; 상기 액티브 패턴과 상기 비트 라인 구조물 사이에 형성된 도전성 매립 패턴; 상기 도전성 매립 패턴의 측벽에 형성된 하부 스페이서 구조물; 상기 기판의 상기 제2 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물; 상기 액티브 패턴의 각 양 가장자리들 상에 형성된 콘택 플러그 구조물; 및 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있으며, 상기 상부 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 상부 스페이서들을 포함할 수 있고, 상기 절연 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제4 절연 스페이서들을 포함할 수 있으며, 상기 제1, 제2 및 제4 절연 스페이서들은 각각 상기 제1, 제2 및 제3 상부 스페이서들과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 비트 라인 구조물의 측벽에 스페이서 구조물을 형성하기 위한 식각 공정 시, 상기 비트 라인 구조물의 말단 부분에 포함된 상기 도전 구조물의 소실을 방지할 수 있으며, 이에 따라 상기 비트 라인 구조물의 전기적 특성 열화를 방지하여, 상기 반도체 장치는 개선된 전기적 특성을 확보할 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선으로 절단한 단면도이며, 각 도 3a 및 3b는 도 1의 C-C'선으로 절단한 단면도이다.
도 4 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이고, 도 2는 도 1의 A-A'선으로 절단한 단면도이며, 각 도 3a 및 3b는 도 1의 C-C'선으로 절단한 단면도이다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행한 수평 방향들 중에서 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다. 한편, 기판(100) 상면에 수직한 방향은 수직 방향으로 지칭한다.
상기 반도체 장치는 기판(100) 상에 형성된 액티브 패턴(103), 소자 분리 패턴(112), 게이트 구조물(170), 매립 구조물, 비트 라인 구조물(395), 상부 스페이서 구조물(915), 콘택 플러그 구조물, 절연 스페이서 구조물(914), 제3 콘택 플러그(548) 및 커패시터(670)를 포함할 수 있다.
또한, 상기 반도체 장치는 도전성 패드 구조물(730), 절연성 패드막 구조물(780), 제1 및 제2 절연 패턴 구조물들, 제1 식각 저지 패턴(795), 제4 식각 저지막(630), 제4 상부 스페이서(490), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함할 수 있다. 이때, 기판(100)의 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있으며, 기판(100)의 제2 영역(II)은 상기 셀 영역에 형성된 비트 라인 구조물(395)의 말단 부분이 형성되는 연장 영역일 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II)은 기판(100)의 제1 영역(I)의 각 양 측들에 형성될 수 있으며, 도면 상에서는 예시적으로 기판(100)의 제1 영역(I)의 일 측에 형성된 제2 영역(II)만이 도시되어 있다.
다만 도시하지는 않았으나, 기판(100)은 제1 및 제2 영역들(I, II)을 둘러싸는 제3 영역을 더 포함할 수 있으며, 기판(100)의 상기 제3 영역 상에는 상기 메모리 셀들에 전기적 신호를 인가하기 위한 각종 회로 패턴들이 형성될 수 있다.
예시적인 실시예들에 있어서, 액티브 패턴(103)은 기판(100)의 제1 영역(I) 상에서 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 액티브 패턴(103)은 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다.
소자 분리 패턴(112)은 기판(100)의 제1 영역(I) 상에 형성되어 액티브 패턴(103)의 측벽을 커버할 수 있으며, 또한 기판(100)의 제2 영역(II) 상에 형성될 수 있다. 소자 분리 패턴(112)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 5를 함께 참조하면, 게이트 구조물(170)은 기판(100)의 제1 영역(I) 상에서 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부를 관통하여 제1 방향(D1)으로 연장되는 제2 리세스 내에 형성될 수 있다. 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 게이트 전극을 형성할 수 있다.
게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 등을 포함할 수 있고, 제2 도전 패턴(150)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(170)은 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 7 및 8을 함께 참조하면, 예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 상부에서 보았을 때, 기판(100)의 제1 영역(I) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 격자 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 상기 수직 방향을 따라 오버랩되도록 배치될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 도전 패드들(700, 710, 720)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 도전 패드(700)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 도전 패드(710)는 예를 들어 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드, 예를 들어 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등과 같은 금속 질화물, 혹은 예를 들어, 티타늄 실리콘 질화물, 탄탈륨 실리콘 질화물 등과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제3 도전 패드(720)는 예를 들어, 텅스텐, 루테늄 등과 같은 금속을 포함할 수 있다. 이에 따라, 도전성 패드 구조물(730)은 복합막 구조를 가질 수 있다.
도 7, 8 및 15를 함께 참조하면, 기판(100)의 제1 영역(I) 상에서, 도전성 패드 구조물(730)을 관통하여 액티브 패턴(103)의 상면 혹은 소자 분리 패턴(112)의 상면을 노출시키는 제2 개구(740) 내에는 제1 절연 패드막(750)이 형성될 수 있으며, 제1 절연 패드막(750) 상에는 제2 및 제3 절연 패드막들(760, 770)이 순차적으로 적층될 수 있다. 이때, 제2 개구(740)는 제1 방향(D1)으로 연장되는 제1 부분 및 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라, 제2 개구(740) 내에 형성되는 제1 절연 패드막(750)은 상부에서 보았을 때, 격자 형상으로 배치되는 도전성 패드 구조물(730)을 둘러쌀 수 있다.
예시적인 실시예들에 있어서, 제1 및 제3 절연 패드막들(750, 770)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 제2 절연 패드막(760)은 예를 들어, 하프늄 산화물, 지르코늄 산화물 등과 같은 금속 산화물을 포함할 수 있다.
도 7 및 8을 함께 참조하면, 기판(100)의 제1 영역(I) 상에서, 도전성 패드 구조물(730)을 관통하여, 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)의 상면을 노출시키는 제3 개구(805)가 형성될 수 있으며, 제3 개구(805)에 의해 액티브 패턴(103)의 제3 방향(D3)으로의 중앙부의 상면이 노출될 수 있다.
일 실시예에 있어서, 제3 개구(805)의 저면은 제3 개구(805)에 의해 노출된 액티브 패턴(103)의 상면보다 넓을 수 있으며, 이에 따라 제3 개구(805)는 액티브 패턴(103)에 인접한 소자 분리 패턴(112)의 상면도 함께 노출시킬 수 있다.
제3 개구(805)에 의해 노출된 액티브 패턴(103)의 상부에는 예를 들어, n형 불순물 혹은 p형 불순물을 포함하는 불순물 영역(105)이 형성될 수 있으며, 제3 개구(805) 내에는 상기 매립 구조물이 형성되어 불순물 영역(105)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 매립 구조물은 도전성 매립 패턴(850), 하부 스페이서 구조물, 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)을 포함할 수 있다.
예시적인 실시예들에 있어서, 도전성 매립 패턴(850)은 상대적으로 큰 폭을 갖는 하부, 및 상대적으로 작은 폭을 갖는 상부를 포함할 수 있다. 도전성 매립 패턴(850)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있다.
상기 하부 스페이서 구조물은 도전성 매립 패턴(850) 하부의 측벽을 커버할 수 있으며, 제3 개구(805)의 측벽으로부터 상기 수평 방향으로 적층된 제1 및 제2 하부 스페이서들(810, 820)을 포함할 수 있다. 이때, 제1 하부 스페이서(810)는 예를 들어, 실리콘 산화물을 포함할 수 있으며, 제2 하부 스페이서(820)는 예를 들어, 실리콘 산탄화물(SiOC)을 포함할 수 있다.
이와는 달리, 상기 하부 스페이서 구조물은 제3 개구(805)의 측벽으로부터 상기 수평 방향으로 적층된 제1 하부 스페이서(810), 제2 하부 스페이서(820) 및 제3 하부 스페이서를 포함할 수도 있으며, 이들은 각각 예를 들어, 실리콘 질화물, 실리콘 산화물 및 실리콘 질화물을 포함할 수 있다.
일 실시예에 있어서, 도전성 매립 패턴(850)의 하부의 상면의 높이는 제1 및 제2 하부 스페이서들(810, 820)의 최상면의 높이와 실질적으로 동일할 수 있다.
제2 캐핑 패턴(860)은 도전성 매립 패턴(850) 상부의 측벽 및 도전성 매립 패턴(850) 하부의 상면을 커버할 수 있으며, 제2 캐핑 패턴(860) 상에는 절연성 매립 패턴(870)이 형성될 수 있다. 제2 캐핑 패턴(860)은 예를 들어, 실리콘 산화물과 같은 산화물, 혹은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있으며, 절연성 매립 패턴(870)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 영역(I) 상에서는 상기 매립 구조물 및 제1 식각 저지 패턴(795) 상에 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에서는 제1 식각 저지 패턴(795) 상에 형성될 수 있다. 이때, 비트 라인 구조물(395)은 기판(100)의 제1 영역(I) 상에서 각 액티브 패턴들(103)의 제3 방향(D3)으로의 중앙부에 상기 수직 방향으로 오버랩될 수 있다.
제1 식각 저지 패턴(795)은 기판(100)의 제1 영역(I) 상에서는 절연성 패드막 구조물(780) 및 비트 라인 구조물(395) 사이에 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에서는 소자 분리 패턴(112) 상에 형성된 절연 패드 구조물(785)과 비트 라인 구조물(395) 사이에 형성될 수 있다. 제1 식각 저지 패턴(795)은 예를 들어, 실리콘 산질화물을 포함할 수 있다.
절연 패드 구조물(785)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연 패드들(755, 765, 775)을 포함할 수 있으며, 이들은 기판(100)의 제1 영역(I) 상에 형성된 제1 내지 제3 절연 패드막들(750, 760, 770)과 각각 동일한 물질을 포함할 수 있으며, 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 상기 수직 방향으로 순차적으로 적층된 접착 패턴(245), 제3 도전 패턴(265), 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함할 수 있다. 이때, 접착 패턴(245) 및 제3 도전 패턴(265)은 함께 도전 구조물을 형성할 수 있으며, 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 함께 절연 구조물을 형성할 수 있다. 일 실시예에 있어서, 순차적으로 적층된 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 서로 병합되어 단일의 절연 구조물을 형성할 수도 있다.
접착 패턴(245)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있고, 제3 도전 패턴(265)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 루테늄 등과 같은 금속을 포함할 수 있으며, 각 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상부 스페이서 구조물(915)은 기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽들에 상기 수평 방향으로 순차적으로 적층된 제1 상부 스페이서(882), 에어 스페이서(895) 및 제3 상부 스페이서(902)를 포함할 수 있다. 이때, 제1 상부 스페이서(882)는 상기 매립 구조물에 포함된 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)의 일부 상면을 커버할 수 있으며, 제3 상부 스페이서(902)는 상기 매립 구조물에 포함된 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)의 나머지 일부 상면을 커버할 수 있다.
제1 상부 스페이서(882)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있고, 에어 스페이서(895)는 공기를 포함할 수 있으며, 제3 상부 스페이서(902)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
한편, 제4 상부 스페이서(490)는 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽들의 상부에 형성된 제1 상부 스페이서(882) 부분의 외측벽에 형성될 수 있으며, 에어 스페이서(895)의 상단 및 제3 상부 스페이서(902)의 적어도 일부 상면을 커버할 수 있다. 제4 상부 스페이서(490)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
절연 스페이서 구조물(914)은 기판(100)의 제2 영역(II) 상에서 비트 라인 구조물(395)의 제1 방향(D1)으로의 각 양 측벽들에 상기 수평 방향으로 순차적으로 적층된 제1 내지 제4 절연 스페이서들(884, 894, 604, 904)를 포함할 수 있다.
예시적인 실시예들에 있어서, 절연 스페이서 구조물(914)은 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395)의 측벽에 공통적으로 접촉할 수 있다. 또한, 절연 스페이서 구조물(914)은 각 비트 라인 구조물들(395)의 아래에 형성된 제1 식각 저지 패턴(795), 절연 패드 구조물(785) 및 소자 분리 패턴(112)의 상부 측벽도 커버할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제4 절연 스페이서들(884, 904)은 각각 제1 및 제3 상부 스페이서들(882, 902)과 실질적으로 동일한 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 절연 스페이서(894)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 이는 도 3a에 도시되어 있다. 다른 실시예에 있어서, 절연 스페이서 구조물(914)은 제2 절연 스페이서(894) 대신에 에어 스페이서(895)를 포함할 수 있으며, 이는 도 3b에 도시되어 있다.
한편, 제4 절연 스페이서(904)는 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다. 일 실시예에 있어서, 제4 절연 스페이서(904)는 제3 절연 스페이서(604)와 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 이들은 서로 병합되어 하나의 스페이서를 형성할 수도 있다.
예시적인 실시예들에 있어서, 제1 절연 스페이서(884), 제2 절연 스페이서(894) 및 제4 절연 스페이서(904)는 각각 제1 상부 스페이서(882), 에어 스페이서(895) 및 제3 상부 스페이서(902)와 실질적으로 동일한 두께를 가질 수 있다. 이에 따라, 절연 스페이서 구조물(914)은 상부 스페이서 구조물(915)에 비해서 제3 절연 스페이서(604)를 더 포함하므로, 상기 수평 방향을 따라 이보다 더 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에서, 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이에는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성된 제3 캐핑 패턴(940)이 형성될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 제3 캐핑 패턴들(940) 사이에는 상기 콘택 플러그 구조물이 형성될 수 있다.
제3 캐핑 패턴(940)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
상기 콘택 플러그 구조물은 도전성 패드 구조물(730) 상에서 상기 수직 방향을 따라 순차적으로 적층된 제1 콘택 플러그(930), 오믹 콘택 패턴(500), 및 제2 콘택 플러그(549)를 포함할 수 있다.
제1 콘택 플러그(930)는 제3 도전 패드(720)에 접촉함으로써 액티브 패턴(103)과 전기적으로 연결될 수 있다. 제1 콘택 플러그(930)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 오믹 콘택 패턴(500)은 예를 들어, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
일 실시예에 있어서, 제2 콘택 플러그(549)는 제3 금속 패턴(545) 및 이의 하면을 커버하는 제2 배리어 패턴(535)을 포함할 수 있다. 이때, 제3 금속 패턴(545)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있으며, 제2 배리어 패턴(535)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(549)는 기판(100)의 제1 영역(I) 상에서, 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 제2 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서, 제1 방향(D1)으로 서로 이웃하는 비트 라인 구조물들(395) 사이에는 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성된 제1 절연 패턴(925)이 형성될 수 있으며, 제2 방향(D2)으로 서로 이웃하는 제1 절연 패턴들(925) 사이에는 제3 캐핑 패턴(940)이 형성될 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제2 영역(II) 상에서, 각 제1 절연 패턴(925) 및 제3 캐핑 패턴(940)은 절연 스페이서 구조물(914)의 상부에 형성될 수 있다. 제1 절연 패턴(925)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
일 실시예에 있어서, 제3 콘택 플러그(548)는 기판(100)의 제2 영역(II) 상에서, 제1 절연 패턴(925) 및 비트 라인 구조물(395)에 포함된 상기 절연 구조물을 관통하여 상기 도전 구조물에 포함된 제3 도전 패턴(265)의 상면에 접촉할 수 있다.
다른 실시예에 있어서, 제3 콘택 플러그(548)는 기판(100)의 제2 영역(II) 상에서, 제3 캐핑 패턴(940) 및 비트 라인 구조물(395)에 포함된 상기 절연 구조물을 관통하여 상기 도전 구조물에 포함된 제3 도전 패턴(265)의 상면에 접촉할 수 있다.
또 다른 실시예에 있어서, 제3 콘택 플러그(548)는 기판(100)의 제2 영역(II) 상에서, 제1 절연 패턴(925), 제3 캐핑 패턴(940) 및 비트 라인 구조물(395)에 포함된 상기 절연 구조물을 관통하여 상기 도전 구조물에 포함된 제3 도전 패턴(265)의 상면에 접촉할 수 있다.
예시적인 실시예들에 있어서, 제3 콘택 플러그(548)는 제4 금속 패턴(546) 및 이의 하면을 커버하는 제3 배리어 패턴(536)을 포함할 수 있다. 이때, 제4 금속 패턴(546) 및 제3 배리어 패턴(536)은 각각 제3 금속 패턴(545) 및 제2 배리어 패턴(535)과 실질적으로 동일한 물질을 포함할 수 있다.
도 37 내지 도 39를 함께 참조하면, 상기 제1 절연 패턴 구조물은 기판(100)의 제1 영역(I) 상에서, 제2 콘택 플러그(549), 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 일부, 및 제1, 제3 및 제4 스페이서들(882, 902, 490)의 일부를 관통하여, 상부에서 보았을 때, 제2 콘택 플러그(549)를 둘러싸는 제10 개구(547)의 내벽에 형성된 제2 절연 패턴(615), 및 제2 절연 패턴(615) 상에 형성되어 제10 개구(547)의 나머지 부분을 채우는 제4 절연 패턴(620)을 포함할 수 있다. 이때, 에어 스페이서(895)의 상단은 제2 절연 패턴(615)에 의해 닫힐 수 있다.
또한, 상기 제2 절연 패턴 구조물은 기판(100)의 제2 영역(II) 상에서, 제3 콘택 플러그(548), 제1 절연 패턴(925) 및 제3 캐핑 패턴(940)의 일부를 관통하여, 상부에서 보았을 때, 제3 콘택 플러그(548)를 둘러싸는 제11 개구(545)의 내벽에 형성된 제3 절연 패턴(617), 및 제3 절연 패턴(617) 상에 형성되어 제11 개구(545)의 나머지 부분을 채우는 제5 절연 패턴(625)을 포함할 수 있다.
각 제2 내지 제5 절연 패턴들(615, 617, 620, 625)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물, 혹은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제4 식각 저지막(630)은 상기 제1 및 제2 절연 패턴 구조물들, 제2 및 제3 콘택 플러그들(549, 548), 제1 절연 패턴(925) 및 제3 캐핑 패턴(940) 상에 형성될 수 있다. 제4 식각 저지막(630)은 예를 들어, 실리콘 붕질화물(SiBN)과 같은 절연성 질화물을 포함할 수 있다.
커패시터(670)는 기판(100)의 제1 영역(I) 상에서, 제2 콘택 플러그(549) 상에 형성되어, 예를 들어, 실린더 형상 혹은 필라 형상을 갖는 하부 전극(640), 하부 전극(640)의 표면에 형성된 유전막(650), 및 유전막(650) 상에 형성된 상부 전극(660)을 포함할 수 이 있다.
이때, 하부 전극(640)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있으며, 상부 전극(660)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(660)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함할 수 있다.
상기 반도체 장치에서, 기판(100)의 제2 영역(II) 상에 형성된 비트 라인 구조물(395)의 측벽에는 절연 스페이서 구조물(914)이 형성될 수 있으며, 이는 기판(100)의 제1 영역(I) 상에 형성된 비트 라인 구조물(395)의 측벽에 형성된 상부 스페이서 구조물(915)에 비해 제3 절연 스페이서(604)를 더 포함함으로 인해 더 큰 두께를 가질 수 있다.
이에 따라, 이후 도 4 내지 도 39를 참조로 설명되는 바와 같이, 비트 라인 구조물(395)의 측벽에 예비 상부 스페이서 구조물(912) 및 절연 스페이서 구조물(914)을 형성하기 위한 식각 공정 시, 기판(100)의 제2 영역(II) 상에 형성된 비트 라인 구조물(395)의 말단 부분에 포함된 상기 도전 구조물의 소실을 방지할 수 있으며, 이에 따라 비트 라인 구조물(395)의 전기적 특성 열화를 방지하여 개선된 전기적 특성을 확보할 수 있다.
도 4 내지 도 39는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 4, 7, 10, 15, 30, 33 및 37은 평면도들이고, 도 5는 도 4의 A-A'선 및 B-B'선으로 각각 절단한 단면들을 포함하며, 도 6, 8, 11, 13, 16, 18, 20, 22, 24, 26, 28, 31-32, 35 및 38은 대응하는 평면도들을 A-A'선으로 절단한 단면도들이고, 도 9, 12, 14, 17, 19, 21, 23, 25, 27, 29, 34, 36 및 39는 대응하는 평면도들을 C-C'선으로 절단한 단면도들이다.
도 4 내지 도 6을 참조하면, 제1 및 제2 영역들(I, II)을 포함하는 기판(100)의 제1 영역(I) 상에 액티브 패턴(103)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(112)을 형성할 수 있다.
액티브 패턴(103)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(103)은 기판(100)의 제1 영역(I) 상에서 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 한편, 기판(100)의 제2 영역(II) 상에는 소자 분리 패턴(112)이 형성될 수 있다.
이후, 기판(100)의 제1 영역(I) 상에 형성된 액티브 패턴(103) 및 소자 분리 패턴(112)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 게이트 구조물(170)을 형성할 수 있다. 예시적인 실시예들에 있어서, 게이트 구조물(170)은 기판(100)의 제1 영역(I) 상에서 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 7 내지 도 9를 참조하면, 액티브 패턴(103) 및 소자 분리 패턴(112) 상에 도전성 패드 구조물(730)을 형성할 수 있다.
도전성 패드 구조물(730)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 도전 패드들(700, 710, 720)을 포함할 수 있다.
이후, 기판(100)의 제2 영역(II) 상에 형성된 도전성 패드 구조물(730) 부분을 제거하여 소자 분리 패턴(112)의 상면을 노출시키는 제1 개구를 형성하고, 상기 제1 개구를 채우는 소자 분리막을 소자 분리 패턴(112) 및 도전성 패드 구조물(730) 상에 형성한 후, 도전성 패드 구조물(730)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막은 소자 분리 패턴(112)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 소자 분리 패턴(112)과 병합될 수 있다. 이하에서는 상기 병합된 구조물 전체를 소자 분리 패턴(112)으로 지칭하기로 한다. 일 실시예에 있어서, 소자 분리 패턴(112)의 상면은 도전성 패드 구조물(730)의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
이후, 식각 공정을 통해 기판(100)의 제1 영역(I) 상에 형성된 도전성 패드 구조물(730)을 패터닝하여 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170)의 상면을 노출시키는 제2 개구(740)를 형성할 수 있으며, 상기 식각 공정 시 액티브 패턴(103) 및 소자 분리 패턴(112)의 상부도 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 개구(740)는 제1 방향(D1)으로 연장되는 제1 부분 및 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있으며, 이들은 서로 연결될 수 있다. 이에 따라 도전성 패드 구조물(730)은 상부에서 보았을 때, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성되어 격자 형상으로 배치될 수 있다.
예시적인 실시예들에 있어서, 도전성 패드 구조물(730)은 제3 방향(D3)으로 연장되는 각 액티브 패턴들(103)의 단부, 및 이에 제1 방향(D1)으로 인접하는 소자 분리 패턴(112) 부분에 상기 수직 방향을 따라 오버랩되도록 배치될 수 있다.
도 10 내지 도 12를 참조하면, 도전성 패드 구조물(730) 상에 제2 개구(740)를 채우는 절연성 패드막 구조물(780)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연성 패드막 구조물(780)은 순차적으로 적층된 제1 내지 제3 절연 패드막들(750, 760, 770)을 포함할 수 있으며, 제1 절연 패드막(750)은 제2 개구(740)를 채울 수 있다.
이후, 절연성 패드막 구조물(780) 상에 제1 및 제2 식각 저지막들(790, 800)을 순차적으로 형성할 수 있다. 일 실시예에 있어서, 제1 식각 저지막(790)은 예를 들어, 실리콘 산질화물을 포함할 수 있으며, 제2 식각 저지막(800)은 예를 들어, 실리콘 질화물을 포함할 수 있다.
이후, 제2 식각 저지막(800) 상에 제1 마스크(도시되지 않음)를 형성한 후, 이를 식각 마스크로 사용하는 식각 공정을 수행하여, 기판(100)의 제1 영역(I) 상에 형성된 제1 및 제2 식각 저지막들(790, 800), 절연성 패드막 구조물(780), 도전성 패드 구조물(730), 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제3 개구(805)를 형성할 수 있으며, 제3 개구(805)에 의해 액티브 패턴(103)의 상면의 일부가 노출될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크는 기판(100)의 제2 영역(II)은 모두 커버할 수 있고, 기판(100)의 제1 영역(I) 상에서는 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 기판(100)의 제1 영역(I) 상에서 상기 각 제1 마스크들은 제1 방향(D1)으로 서로 인접하는 액티브 패턴들(103)의 말단부들 및 이들 사이의 소자 분리 패턴(112) 부분과 상기 수직 방향으로 오버랩될 수 있다.
이후, 상기 노출된 액티브 패턴(103) 부분의 상부에 예를 들어, 이온 주입 공정을 수행하여 불순물 영역(105)을 형성할 수 있다. 불순물 영역(105)은 예를 들어, n형 불순물 혹은 p형 불순물을 포함할 수 있다.
이후, 상기 제1 마스크는 제거될 수 있다.
도 13 및 14를 참조하면, 제3 개구(805)의 측벽 및 저면 및 제2 식각 저지막(800)의 상면에 제1 및 제2 하부 스페이서 막들을 순차적으로 형성한 후, 상기 제1 및 제2 하부 스페이서 막들에 대해 이방성 식각 공정을 수행할 수 있다.
이에 따라, 제3 개구(805)의 측벽에는 순차적으로 적층된 제1 및 제2 하부 스페이서들(810, 820)을 포함하는 하부 스페이서 구조물이 형성될 수 있으며, 액티브 패턴(103)의 상면 및 이에 인접한 소자 분리 패턴(112) 부분이 다시 노출될 수 있다.
상기 이방성 식각 공정 시, 상기 노출된 액티브 패턴(103)의 상부 및 이에 인접한 소자 분리 패턴(112) 부분이 부분적으로 제거될 수도 있으며, 제2 식각 저지막(800)은 부분적으로 제거되거나 혹은 전부 제거될 수도 있다.
이후, 제3 개구(805)를 채우는 도전성 매립막을 상기 노출된 액티브 패턴(103)의 상부 및 이에 인접한 소자 분리 패턴(112) 부분, 및 제1 및 제2 식각 저지막들(790, 800) 상에 형성하고, 제1 식각 저지막(790)의 상면이 노출될 때까지 이를 평탄화할 수 있다. 이에 따라, 제3 개구(805) 내에는 상기 하부 스페이서 구조물에 의해 측벽이 커버되는 도전성 매립 패턴(850)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 15 내지 도 17을 참조하면, 제1 식각 저지막(790) 및 도전성 매립 패턴(850) 상에 접착막, 제3 도전막, 제2 마스크 막, 제3 식각 저지막 및 제1 캐핑막을 순차적으로 형성할 수 있으며, 이후, 상기 제1 캐핑막을 패터닝하여 제1 캐핑 패턴(385)을 형성하고, 이를 식각 마스크로 사용하여 상기 제3 식각 저지막, 상기 제2 마스크 막, 상기 제3 도전막 및 상기 접착막을 순차적으로 식각할 수 있다.
상기 식각 공정을 수행함에 따라, 도전성 매립 패턴(850) 및 절연성 패드막 구조물(780) 상에는 순차적으로 적층된 접착 패턴(245), 제3 도전 패턴(265), 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
한편, 절연성 패드막 구조물(780) 상에 형성된 제1 식각 저지막(790) 부분은 패터닝되어, 접착 패턴(245) 아래에서 제1 식각 저지 패턴(795)으로 잔류할 수 있다. 접착 패턴(245)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함하는 제3 절연 패드막(770)과 예를 들어, 텅스텐과 같은 금속을 포함하는 제3 도전 패턴(265) 사이에 형성되어, 이들이 서로 잘 접착되도록 할 수 있다.
이하에서는, 순차적으로 적층된 접착 패턴(245), 제3 도전 패턴(265), 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 이때, 비트 라인 구조물(395)은 접착 패턴(245) 및 제3 도전 패턴(265)을 포함하는 도전 구조물, 및 상기 도전 구조물 상에 형성되어 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함하는 절연 구조물을 포함할 수 있다. 일 실시예에 있어서, 순차적으로 적층된 제2 마스크(275), 제3 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)은 서로 병합되어 단일의 절연 구조물을 형성할 수도 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 18 및 19를 참조하면, 비트 라인 구조물(395)에 의해 커버되지 않는 도전성 매립 패턴(850), 및 제1 및 제2 하부 스페이서들(810, 820)의 상부를 식각 공정을 통해 제거할 수 있으며, 이에 따라 제3 리세스가 형성될 수 있다.
상기 식각 공정을 통해서, 도전성 매립 패턴(850)은 상대적으로 큰 폭을 갖는 하부, 및 상기 하부 상에 일체적으로 형성되며 상대적으로 작은 폭을 갖는 상부를 포함할 수 있다. 일 실시예에 있어서, 도전성 매립 패턴(850)의 하부의 상면의 높이는 제1 및 제2 하부 스페이서들(810, 820)의 최상면의 높이와 실질적으로 동일할 수 있다.
이후, 비트 라인 구조물(395), 도전성 매립 패턴(850), 제1 및 제2 하부 스페이서들(810, 820) 및 절연성 패드막 구조물(780) 상에 예를 들어, 원자층 증착(ALD) 공정을 통해 제2 캐핑막을 형성하고, 상기 제2 캐핑막 상에 상기 제3 리세스를 채우는 절연성 매립막을 형성한 후, 절연성 패드막 구조물(780)의 상면이 노출될 때까지 식각 공정을 통해 이들의 상부를 제거할 수 있다.
이에 따라, 상기 제3 리세스의 내벽에는 제2 캐핑 패턴(860)이 잔류할 수 있으며, 제2 캐핑 패턴(860) 상에는 절연성 매립 패턴(870)이 형성될 수 있다. 제3 개구(805) 내에 형성된 제1 및 제2 하부 스페이서들(810, 820), 도전성 및 절연성 매립 패턴들(850, 870), 및 제2 캐핑 패턴(860)은 함께 매립 구조물을 형성할 수 있다.
이후, 기판(100)의 제2 영역(II) 상에서 비트 라인 구조물(395) 및 그 하부에 형성된 제1 식각 저지 패턴(795)을 식각 마스크로 사용하는 식각 공정을 수행하여 절연성 패드막 구조물(780) 및 소자 분리 패턴(112)을 식각할 수 있다.
이에 따라, 기판(100)의 제2 영역(I) 상에 형성된 절연성 패드막 구조물(780)은 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연 패드들(755, 765, 775)을 포함하는 절연 패드 구조물(785)로 변환될 수 있다. 또한, 기판(100)의 제2 영역(II) 상에 형성된 소자 분리 패턴(112) 상에는 제4 리세스(400)가 형성될 수 있다.
도 20 및 21을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 상부 스페이서 막(880), 제2 상부 스페이서 막(890) 및 희생 스페이서 막(600)을 비트 라인 구조물(395), 제1 식각 저지 패턴(795), 절연성 패드막 구조물(780), 절연 패드 구조물(785) 및 소자 분리 패턴(112) 상에 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 희생 스페이서 막(600)은 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
도 22 및 23을 참조하면, 기판(100)의 제2 영역(II)을 커버하는 제3 마스크(610)를 희생 스페이서 막(600) 상에 형성한 후, 기판(100)의 제1 영역(I) 상에 형성된 희생 스페이서 막(600), 제2 상부 스페이서 막(890) 및 제1 상부 스페이서 막(880)을 식각할 수 있다.
일 실시예에 있어서, 희생 스페이서 막(600)은 습식 식각 공정에 의해 식각될 수 있으며, 제1 및 제2 상부 스페이서 막들(880, 890)은 건식 식각 공정, 예를 들어 이방성 식각 공정을 통해 제거될 수 있다.
이와는 달리, 희생 스페이서 막(600) 및 제1 및 제2 상부 스페이서 막들(880, 890)은 모두 예를 들어, 이방성 식각 공정을 통해 제거될 수도 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서 희생 스페이서 막(600)은 제거될 수 있다. 또한, 기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 측벽, 및 상기 매립 구조물에 포함된 제2 캐핑 패턴(860) 및 절연성 매립 패턴(870)의 일부 상면을 커버하는 제1 상부 스페이서(882)가 형성될 수 있으며, 제1 상부 스페이서(882)의 외측벽에는 제2 상부 스페이서(892)가 형성할 수 있다.
이후, 기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395) 및 제1 및 제2 상부 스페이서들(882, 892)을 식각 마스크로 사용하는 건식 식각 공정을 수행함으로써, 제2 캐핑 패턴(860), 절연성 매립 패턴(870), 절연성 패드막 구조물(780)을 부분적으로 관통하여 제3 도전 패드(720)의 상면을 부분적으로 노출시키는 제4 개구(440)를 형성할 수 있다.
도 24 및 25를 참조하면, 제3 마스크(610)를 제거한 후, 제1 캐핑 패턴(385) 및 제1 상부 스페이서(882)의 상면, 제2 상부 스페이서(892)의 상면 및 외측벽, 상기 매립 구조물의 일부 상면, 제4 개구(440)에 의해 노출된 절연성 패드막 구조물(780)의 측벽 및 제3 도전 패드(720)의 상면, 및 희생 스페이서 막(600) 상에 제3 상부 스페이서 막(900)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 상부 스페이서 막(900)은 제4 리세스(400)를 모두 채우지는 않을 수 있다.
도 26 및 27을 참조하면, 제3 상부 스페이서 막(900)에 대해 이방성 식각 공정을 수행할 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는 제2 상부 스페이서(892)의 외측벽을 커버하는 제3 상부 스페이서(902)가 형성될 수 있으며, 제3 상부 스페이서(902)는 상기 매립 구조물의 일부 상면도 커버할 수 있다.
기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(395)의 측벽에 순차적으로 적층된 제1 내지 제3 상부 스페이서들(882, 892, 902)은 함께 예비 상부 스페이서 구조물(912)을 형성할 수 있다.
한편, 기판(100)의 제2 영역(II) 상에서는 제3 상부 스페이서 막(900)의 상부가 제거될 수 있으며, 또한 제1 캐핑 패턴(385)의 상면에 형성된 제1 및 제2 상부 스페이서 막들(880, 890) 및 희생 스페이서 막(600) 부분도 함께 제거될 수 있다.
이에 따라, 제1 및 제2 상부 스페이서 막들(880, 890)은 각각 제1 및 제2 절연 스페이서들(884, 894)로 변환될 수 있고, 희생 스페이서 막(600)은 제3 절연 스페이서(604)로 변환될 수 있으며, 제3 상부 스페이서 막(900)은 제4 절연 스페이서(904)로 변환될 수 있다. 이때, 제1 내지 제4 절연 스페이서들(884, 894, 604, 904)은 함께 절연 스페이서 구조물(914)을 형성할 수 있다.
도 28 및 29를 참조하면, 제4 개구(440) 및 제4 리세스(400)를 채우는 제1 희생막을 기판(100) 상에 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화하여 제1 희생 패턴(920)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제1 희생 패턴(920)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 제1 희생 패턴(920)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 30 및 31을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제5 개구들을 포함하는 제4 마스크(도시되지 않음)를 제1 캐핑 패턴(385), 제1 희생 패턴(920) 및 예비 상부 스페이서 구조물(912) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 제1 희생 패턴(920)을 식각할 수 있으며, 이에 따라 기판(100)의 제1 영역(I) 상에서 게이트 구조물(170)의 게이트 마스크(160) 상면을 노출시키는 제6 개구가 형성될 수 있고, 기판(100)의 제2 영역(II) 상에서 절연 스페이서 구조물(914)의 상면을 노출시키는 제7 개구가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제6 개구는 상기 수직 방향으로 게이트 구조물(170)에 오버랩될 수 있다. 예시적인 실시예들에 있어서, 상기 각 제6 및 제7 개구들은 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제4 마스크를 제거한 후, 상기 각 제6 및 제7 개구들을 채우는 제3 캐핑 패턴(940)을 형성할 수 있다. 상기 제6 및 제7 개구들의 레이아웃에 따라서, 제3 캐핑 패턴(940)은 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제3 캐핑 패턴(940)은 예를 들어, 실리콘 질화물과 같은 절연성 질화물을 포함할 수 있다.
한편, 제1 희생 패턴(920)은 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 서로 이격되도록 복수 개로 분리되어 잔류할 수 있으며, 이하에서는 이를 제1 절연 패턴(925)으로 지칭하기로 한다.
이후, 기판(100)의 제2 영역(II)을 커버하는 제5 마스크(도시하지 않음)를 제1 절연 패턴(925) 및 제3 캐핑 패턴(940) 상에 형성한 후, 기판(100)의 제1 영역(I) 상에 잔류하는 제1 희생 패턴(920)을 제거하여 제3 도전 패드(720)의 상면을 부분적으로 노출시키는 제8 개구를 형성할 수 있다. 이때, 상기 제8 개구는 제1 방향(D1)으로 서로 인접한 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
상기 제5 마스크를 제거한 후, 상기 제8 개구들을 채우는 제1 콘택 플러그 막을 충분한 높이로 형성하고, 제1 및 제3 캐핑 패턴들(385, 940), 예비 상부 스페이서 구조물(912) 및 제1 절연 패턴(925)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 상기 제2 콘택 플러그 막은 기판(100)의 제1 영역(I) 상에서 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 제3 캐핑 패턴들(940)에 의해 서로 이격된 복수의 제1 콘택 플러그들(930)로 변환될 수 있다.
제1 콘택 플러그(930)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제3 도전 패드(720)에 접촉함으로써 액티브 패턴(103)과 전기적으로 연결될 수 있다.
도 32를 참조하면, 제1 콘택 플러그(930)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 상부 스페이서 구조물(912)의 상부를 노출시킨 후, 노출된 예비 상부 스페이서 구조물(912)에 포함된 제2 및 제3 상부 스페이서들(892, 902)의 상부를 제거할 수 있다.
제1 콘택 플러그(930)의 상부는 예를 들어, 에치 백 공정을 통해 제거될 수 있으며, 제2 및 제3 상부 스페이서들(892, 902)의 상부는 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
이후, 비트 라인 구조물(395), 예비 상부 스페이서 구조물(912), 제1 콘택 플러그(930), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925) 상에 제4 상부 스페이서 막을 형성하고 이를 이방성 식각함으로써, 기판(100)의 제1 영역(I) 상에 형성된 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 상부 스페이서(882) 부분의 외측벽에 제4 상부 스페이서(490)를 형성할 수 있다.
상기 이방성 식각 공정을 통해 형성되는 제4 상부 스페이서(490)는 제2 상부 스페이서(892)의 상면 및 제3 상부 스페이서(902)의 적어도 일부 상면을 커버할 수 있다. 이에 따라, 상기 이방성 식각 공정 시, 제1 콘택 플러그(930)의 상부가 부분적으로 제거될 수 있으며, 제4 상부 스페이서(490)에 의해 커버되지 않는 제3 상부 스페이서(902)의 일부가 함께 제거될 수도 있다.
이후, 일 실시예에 있어서, 비트 라인 구조물(395), 제1 상부 스페이서(882), 제4 상부 스페이서(490), 제1 콘택 플러그(930), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925) 상에 제5 상부 스페이서 막(도시되지 않음)을 형성하고, 이를 식각하여 제4 상부 스페이서(490)의 측벽에 제5 상부 스페이서(도시되지 않음)를 형성할 수도 있으며, 이들을 식각 마스크로 사용하는 식각 공정을 수행하여 제1 콘택 플러그(930)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 제1 콘택 플러그(930)의 상면은 제2 및 제3 스페이서들(892, 902)의 최상면보다 낮아질 수 있다.
이후, 제1 콘택 플러그(930)의 상면에 오믹 콘택 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 오믹 콘택 패턴(500)은 비트 라인 구조물(395), 제1 상부 스페이서(882), 제4 상부 스페이서(490), 제1 콘택 플러그(930), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925) 상에 금속막을 형성하고, 열처리 공정을 수행하여 상기 금속막과 제1 콘택 플러그(930)에 포함된 실리콘 성분을 서로 반응시킴으로써 형성될 수 있으며, 상기 금속막 중에서 미반응 부분은 제거될 수 있다.
오믹 콘택 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등과 같은 금속 실리사이드를 포함할 수 있다.
도 33 및 34를 참조하면, 비트 라인 구조물(395), 제1 상부 스페이서(882), 제4 상부 스페이서(490), 오믹 콘택 패턴(500), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925) 상에 제2 희생막을 형성하고, 제3 캐핑 패턴(940) 및 제1 절연 패턴(925)의 상면이 노출될 때까지 상기 제2 희생막의 상부를 평탄화함으로써, 기판(100)의 제1 영역(I) 상에 제2 희생 패턴(950)을 형성할 수 있다.
제2 희생 패턴(950)은 예를 들어, 스핀-온-하드마스크(Spin-On-Hardmask: SOH) 혹은 비정질 탄소막(Amorphous Carbon Layer: ACL)을 포함할 수 있다.
이후, 기판(100)의 제2 영역(II) 상에서 각 비트 라인 구조물들(395)에 포함된 상기 절연 구조물을 제거하여 상기 도전 구조물에 포함된 제3 도전 패턴(265)의 상면을 노출시키는 제9 개구(927)를 형성할 수 있다. 상기 절연 구조물을 제거할 때, 이에 인접한 절연 스페이서 구조물(914) 부분 및 제1 절연 패턴(925) 부분도 부분적으로 제거될 수도 있다.
한편, 제9 개구(927)는 제1 절연 패턴(925)이 형성된 영역 대신에 제3 캐핑 패턴(940)이 형성된 영역을 제거하여 형성될 수도 있으며, 이 경우 비트 라인 구조물(395)에 인접한 제1 절연 패턴(925) 부분 대신에 이에 인접한 제3 캐핑 패턴(940) 부분이 제거될 수도 있다. 이와는 달리, 제9 개구(927)는 비트 라인 구조물(395)에 인접한 제1 절연 패턴(925) 및 제3 캐핑 패턴(940) 부분이 함께 제거되어 형성될 수도 있다.
도 35 및 36을 참조하면, 제2 희생 패턴(950)을 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거한 후, 비트 라인 구조물(395), 제1 상부 스페이서(882), 제4 상부 스페이서(490), 오믹 콘택 패턴(500), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925) 상에 제2 배리어 막(530)을 형성하고, 제2 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간 및 제9 개구(927)를 채우는 제3 금속막(540)을 형성할 수 있다.
이후, 제3 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 37 내지 도 39를 참조하면, 기판(100)의 제1 영역(I) 상에서 제3 금속막(540) 및 제2 배리어 막(530)을 패터닝하여 제2 콘택 플러그(549)를 형성할 수 있으며, 기판(100)의 제2 영역(II) 상에서 제3 금속막(540) 및 제2 배리어 막(530)을 패터닝하여 제3 콘택 플러그(548)를 형성할 수 있다.
이때, 제2 콘택 플러그들(549) 사이에는 제10 개구(547)가 형성될 수 있으며, 제3 콘택 플러그들(548) 사이에는 제11 개구(545)가 형성될 수 있다.
제10 개구(547)는 제3 금속막(540) 및 제2 배리어 막(530)뿐만 아니라, 비트 라인 구조물(395)에 포함된 상기 절연 구조물의 상부, 이의 측벽에 형성된 예비 상부 스페이서 구조물(912) 및 제4 상부 스페이서(490) 및 제3 캐핑 패턴(940)도 함께 부분적으로 제거함으로써 형성될 수 있으며, 이에 따라 제2 상부 스페이서(892)의 상면을 노출시킬 수 있다.
제10 개구(547)가 형성됨에 따라서, 제3 금속막(540) 및 제2 배리어 막(530)은 각각 제3 금속 패턴(545) 및 이의 하면을 커버하는 제2 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 제2 콘택 플러그(549)를 형성할 수 있다. 또한, 제11 개구(545)가 형성됨에 따라서, 제3 금속막(540) 및 제2 배리어 막(530)은 각각 제4 금속 패턴(546) 및 이의 하면을 커버하는 제3 배리어 패턴(536)으로 변환될 수 있으며, 이들은 함께 제3 콘택 플러그(548)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 콘택 플러그(549)는 기판(100)의 제1 영역(I) 상에서 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 제2 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 제1 콘택 플러그(930), 오믹 콘택 패턴(500) 및 제2 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.
이후, 노출된 제2 상부 스페이서(892)를 제거하여, 제10 개구(547)에 연통하는 에어 갭(895)를 형성할 수 있다. 제2 상부 스페이서(892)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I) 상에서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 제2 상부 스페이서(892)는 제10 개구(547)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 기판(100)의 상면에 평행한 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제10 개구(547)에 의해 노출되어 제2 콘택 플러그(549)에 의해 커버되지 않는 제2 상부 스페이서(892) 부분뿐만 아니라, 제2 콘택 플러그(549)에 의해 커버된 부분까지 모두 제거될 수 있다.
한편, 기판(100)의 제2 영역(II) 상에 형성된 제2 절연 스페이서(894)는 상기 습식 식각 공정에 의해 부분적으로 혹은 전체적으로 제거될 수도 있고, 혹은 제거되지 않을 수도 있다. 만약 제2 절연 스페이서(894)가 제거되는 경우라면 역시 에어 갭(895)이 형성될 수 있으며, 이는 도 3b에 도시되어 있다.
다시 도 1 내지 도 3을 참조하면, 제10 및 제11 개구들(547, 545)의 내벽에 제2 및 제3 절연 패턴들(615, 617)을 각각 형성한 후, 제2 및 제3 절연 패턴들(615, 617) 상에 제10 및 제11 개구들(547, 545)의 나머지 부분을 각각 채우는 제4 및 제5 절연 패턴들(620, 625)을 형성할 수 있으며, 이에 따라 에어 갭(895)의 상단이 이들에 의해 닫힐 수 있다.
에어 갭(895)은 에어 스페이서(895)로 지칭될 수도 있으며, 제1 상부 스페이서(882) 및 제3 상부 스페이서(902)와 함께 상부 스페이서 구조물(915)을 형성할 수 있다.
한편, 제2 및 제4 절연 패턴들(615, 620)은 함께 제1 절연 패턴 구조물을 형성할 수 있으며, 제3 및 제5 절연 패턴들(617, 625)은 함께 제2 절연 패턴 구조물을 형성할 수 있다.
이후, 상기 제1 및 제2 절연 패턴 구조물들, 제2 및 제3 콘택 플러그들(549, 548), 제3 캐핑 패턴(940) 및 제1 절연 패턴(925) 상에 제4 식각 저지막(630)을 형성하고, 제4 식각 저지막(630) 상에 몰드막(도시되지 않음)을 형성할 수 있다. 기판(100)의 제1 영역(I) 상에 형성된 상기 몰드막의 일부 및 이의 하부에 형성된 제4 식각 저지막(630) 부분을 식각하여 제2 콘택 플러그(549)의 상면을 노출시키는 제12 개구(도시되지 않음)을 형성할 수 있다.
제2 콘택 플러그(549)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열됨에 따라서, 이들을 노출시키는 상기 제12 개구들 역시 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
이후, 상기 제12 개구의 측벽, 상기 노출된 제2 콘택 플러그(549)의 상면, 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 제12 개구의 나머지 부분을 채우는 제4 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막의 상면이 노출될 때까지 상기 하부 전극막 및 상기 제4 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다.
이에 따라, 상기 제12 개구 내에는 실린더 형상을 갖는 하부 전극(640)이 형성될 수 있다. 다만, 상기 제12 개구의 폭이 작은 경우, 하부 전극(640)은 실린더 형상이 아닌 필라(pillar) 형상을 갖도록 형성될 수도 있다.
이후, 잔류하는 상기 제4 희생막 및 상기 몰드막을 예를 들어, LAL 용액을 식각액으로 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 하부 전극(640)의 표면 및 제4 식각 저지막(630) 상에 유전막(650)을 형성할 수 있다. 유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있다.
이후, 유전막(650) 상에 상부 전극(660)을 형성할 수 있다. 상부 전극(660)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(660)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함하도록 형성될 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 전극(640), 유전막(650) 및 상부 전극(660)은 함께 커패시터(670)를 형성할 수 있다.
이후, 커패시터(670) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 비트 라인 구조물(395)의 측벽 및 상면을 커버하는 제1 및 제2 상부 스페이서 막들(880, 890) 상에 희생 스페이서 막(600)을 형성하고, 비트 라인 구조물(395)의 말단 부분이 형성되는 기판(100)의 제2 영역(II)을 커버하는 제3 마스크(610)를 희생 스페이서 막(600) 상에 형성한 후, 기판(100)의 제1 영역(I) 상에 형성된 희생 스페이서 막(600), 제2 상부 스페이서 막(890) 및 제1 상부 스페이서 막(880)을 식각함으로써, 기판(100)의 제1 영역(I) 상에 형성된 비트 라인 구조물(395) 부분의 측벽에 제1 및 제2 상부 스페이서들(882, 892)을 형성할 수 있으며, 이때 기판(100)의 제2 영역(II) 상에는 희생 스페이서 막(600)이 잔류할 수 있다.
제3 마스크(610)를 제거한 후, 비트 라인 구조물(395)의 상면, 제1 및 제2 상부 스페이서들(882, 892) 및 희생 스페이서 막(600) 상에 제3 상부 스페이서 막(900)을 형성하고 이를 이방성 식각함으로써, 기판(100)의 제1 영역(I) 상에서 제2 상부 스페이서(892)의 상면 및 외측벽에 제3 상부 스페이서(902)를 형성할 수 있으며, 기판(100)의 제2 영역(II) 상에는 제4 절연 스페이서(904)가 형성될 수 있다.
비트 라인 구조물(395)의 제2 방향(D2)으로의 말단 부분이 형성되는 기판(100)의 제2 영역(II) 상에서는 상기 이방성 식각 공정 시, 비트 라인 구조물(395)의 제2 방향(D2)으로의 중앙부가 형성되는 제1 영역(I)에 비해서 상대적으로 과식각이 발생할 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽의 일부에서는 이를 커버하도록 형성되는 절연 스페이서 구조물(914)이 모두 제거되어, 비트 라인 구조물(395)의 측벽이 노출될 수 있다. 이 경우, 비트 라인 구조물(395)에 포함된 제3 도전 패턴(265)이 부분적으로 제거되어, 비트 라인 구조물(395)이 제 기능을 수행하지 못할 수도 있다.
하지만 예시적인 실시예들에 있어서, 제1 및 제2 상부 스페이서 막들(880, 890) 상에 희생 스페이서 막(600)을 추가적으로 형성하고, 기판(100)의 제1 영역(I) 상에서 희생 스페이서 막(600)을 제거할 때, 기판(100)의 제2 영역(II) 상에서는 희생 스페이서 막(600)이 제거되지 않고 잔류할 수 있다.
이에 따라, 이후 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제3 상부 스페이서 막(900)을 형성하고 이에 대해 이방성 식각 공정을 수행할 때, 제1 및 제2 상부 스페이서들(882, 892) 상에 제3 상부 스페이서 막(900)만이 형성된 기판(100)의 제1 영역(I)에 비해서, 기판(100)의 제2 영역(II) 상에서는 제1 및 제2 상부 스페이서 막들(880, 890) 상에 희생 스페이서 막(600) 및 제3 상부 스페이서 막(900)이 함께 형성되어 상대적으로 더 큰 두께를 가지므로, 상기 이방성 식각 공정에 의해 비트 라인 구조물(395)의 측벽이 노출될 가능성이 감소할 수 있으며, 이에 따라 비트 라인 구조물(395)에 포함된 제3 도전 패턴(265)이 소실될 가능성이 감소할 수 있다.
특히, 기판(100)의 제1 및 제2 영역들(I, II) 상에 희생 스페이서 막(600)을 추가적으로 형성하더라도, 기판(100)의 제2 영역(II)을 커버하는 제3 마스크(610)를 형성하고, 기판(100)의 제1 영역(I) 상에서 제1 및 제2 상부 스페이서 막들(880, 890)에 대한 이방성 식각 공정을 수행할 때 희생 스페이서 막(600)을 제거하면 되므로, 이로 인한 공정 스텝의 증가나 비용 증가는 크지 않을 수 있다.
100: 기판 103: 액티브 패턴
105: 불순물 영역 112: 소자 분리 패턴
120: 게이트 절연 패턴
130, 535, 536: 제1 내지 제3 배리어 패턴
140, 150, 265: 제1 내지 제3 도전 패턴
160: 게이트 마스크 170: 게이트 구조물
245: 접착 패턴 275, 610: 제2, 제3 마스크
385, 860, 940: 제1 내지 제3 캐핑 패턴
395: 비트 라인 구조물 400: 제4 리세스
500: 오믹 콘택 패턴 545, 546: 제3, 제4 금속 패턴
640, 660: 하부, 상부 전극 650: 유전막
670: 커패시터
700, 710, 720: 제1 내지 제3 도전 패드
730: 도전성 패드 구조물
740, 805, 440: 제2 내지 제4 개구
750, 760, 770: 제1 내지 제3 절연 패드막
775, 765, 775: 제1 내지 제3 절연 패드
780: 절연성 패드막 구조물 785: 절연 패드 구조물
790, 800, 630: 제1, 제2, 제4 식각 저지막
795, 365: 제1, 제3 식각 저지 패턴
810, 820: 제1, 제2 하부 스페이서
880, 890, 900: 제1 내지 제3 상부 스페이서 막
882, 892, 902, 490: 제1 내지 제4 상부 스페이서
884, 894, 604, 904: 제1 내지 제4 절연 스페이서
895: 에어 스페이서
912: 예비 상부 스페이서 구조물 915: 상부 스페이서 구조물
925, 615, 617, 620, 625; 제1 내지 제5 절연 패턴
927, 547, 545: 제9 내지 제11 개구
930, 549, 548: 제1 내지 제3 콘택 플러그

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판 상에 형성된 비트 라인 구조물;
    상기 기판의 제1 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물; 및
    상기 기판의 제2 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물을 포함하며,
    상기 상부 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 상부 스페이서들을 포함하고,
    상기 절연 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제4 절연 스페이서들을 포함하며,
    상기 제1, 제2 및 제4 절연 스페이서들은 각각 상기 제1, 제2 및 제3 상부 스페이서들과 동일한 물질을 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1, 제2 및 제4 절연 스페이서들은 각각 실리콘 질화물, 공기 및 실리콘 질화물을 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 제3 절연 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 기판 상에는 소자 분리 패턴이 형성되어, 상기 기판 상에 상기 소자 분리 패턴에 의해 측벽이 커버된 액티브 패턴을 정의하며,
    상기 기판의 제2 영역 상에 형성된 상기 비트 라인 구조물은 상기 소자 분리 패턴 상에 형성된 반도체 장치.
  5. 제4항에 있어서, 상기 절연 스페이서 구조물은 상기 소자 분리 패턴의 상부 측벽을 커버하는 반도체 장치.
  6. 제4항에 있어서,
    상기 기판의 제1 영역 상에서 상기 비트 라인 구조물의 하부에 형성된 절연성 패드막 구조물; 및
    상기 기판의 제2 영역 상에서 상기 소자 분리 패턴과 상기 비트 라인 구조물 사이에 형성되어, 상기 절연성 패드막 구조물과 동일한 물질을 포함하는 절연 패드 구조물을 더 구비하는 반도체 장치.
  7. 제1항에 있어서, 상기 비트 라인 구조물은 상기 기판 상면에 평행한 제2 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 절연 스페이서 구조물은 상기 기판의 제2 영역 상에서, 상기 복수의 비트 라인 구조물들 중에서 상기 제1 방향으로 서로 이웃하는 비트 라인 구조물들의 측벽에 공통적으로 접촉하는 반도체 장치.
  8. 셀 영역 및 상기 셀 영역의 일 측에 형성된 연장 영역을 포함하는 기판;
    상기 기판 상에 형성된 소자 분리 패턴;
    상기 기판 상에 형성되어, 상기 소자 분리 패턴에 의해 측벽이 둘러싸이는 액티브 패턴;
    상기 기판의 상기 셀 영역 및 상기 연장 영역 상에 형성된 비트 라인 구조물;
    상기 기판의 상기 셀 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물; 및
    상기 기판의 상기 연장 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물을 포함하며,
    상기 비트 라인 구조물은 상기 기판의 상기 셀 영역 상에서 상기 액티브 패턴 및 상기 소자 분리 패턴 상에 형성되고, 상기 기판의 상기 연장 영역 상에서 상기 소자 분리 패턴 상에 형성되며,
    상기 기판의 상면에 평행한 수평 방향으로의 상기 절연 스페이서 구조물의 두께는 상기 상부 스페이서 구조물의 상기 수평 방향으로의 두께보다 큰 반도체 장치.
  9. 제8항에 있어서, 상기 비트 라인 구조물은 상기 기판 상면에 평행한 제2 방향으로 연장되고, 상기 기판 상면에 평행하고 상기 제2 방향과 교차하는 제1 방향을 따라 서로 이격되도록 복수 개로 형성되며,
    상기 연장 영역은 상기 셀 영역의 상기 제2 방향으로의 각 양 측들에 형성된 반도체 장치.
  10. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 기판 상에 형성된 소자 분리 패턴;
    상기 기판의 상기 제1 영역 상에 형성되어, 상기 소자 분리 패턴에 의해 측벽이 둘러싸이는 액티브 패턴;
    상기 기판의 상기 제1 및 제2 영역들 상에 형성되며, 상기 액티브 패턴의 중앙부 상에 형성된 비트 라인 구조물;
    상기 기판의 상기 제1 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 상부 스페이서 구조물;
    상기 액티브 패턴과 상기 비트 라인 구조물 사이에 형성된 도전성 매립 패턴;
    상기 도전성 매립 패턴의 측벽에 형성된 하부 스페이서 구조물;
    상기 기판의 상기 제2 영역 상에서 상기 비트 라인 구조물의 측벽에 형성된 절연 스페이서 구조물;
    상기 액티브 패턴의 각 양 가장자리들 상에 형성된 콘택 플러그 구조물; 및
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 상부 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 기판의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 상부 스페이서들을 포함하고,
    상기 절연 스페이서 구조물은 상기 비트 라인 구조물의 측벽으로부터 상기 수평 방향을 따라 순차적으로 적층된 제1 내지 제4 절연 스페이서들을 포함하며,
    상기 제1, 제2 및 제4 절연 스페이서들은 각각 상기 제1, 제2 및 제3 상부 스페이서들과 동일한 물질을 포함하는 반도체 장치.
KR1020220082966A 2022-07-06 2022-07-06 반도체 장치 KR20240006205A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220082966A KR20240006205A (ko) 2022-07-06 2022-07-06 반도체 장치
US18/140,004 US20240081045A1 (en) 2022-07-06 2023-04-27 Semiconductor devices
TW112117399A TWI844357B (zh) 2022-07-06 2023-05-10 半導體元件
CN202310708278.3A CN117377312A (zh) 2022-07-06 2023-06-14 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220082966A KR20240006205A (ko) 2022-07-06 2022-07-06 반도체 장치

Publications (1)

Publication Number Publication Date
KR20240006205A true KR20240006205A (ko) 2024-01-15

Family

ID=89389930

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220082966A KR20240006205A (ko) 2022-07-06 2022-07-06 반도체 장치

Country Status (4)

Country Link
US (1) US20240081045A1 (ko)
KR (1) KR20240006205A (ko)
CN (1) CN117377312A (ko)
TW (1) TWI844357B (ko)

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004043856A1 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung
US7956387B2 (en) * 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
KR102444707B1 (ko) * 2018-03-26 2022-09-19 에스케이하이닉스 주식회사 극저유전율스페이서를 구비한 반도체장치 및 그 제조 방법
US11121135B1 (en) * 2020-05-15 2021-09-14 Winbond Electronics Corp. Structure of memory device
KR20220059695A (ko) * 2020-11-03 2022-05-10 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR20220060086A (ko) * 2020-11-03 2022-05-11 삼성전자주식회사 반도체 소자
KR20220077263A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
CN117377312A (zh) 2024-01-09
US20240081045A1 (en) 2024-03-07
TWI844357B (zh) 2024-06-01
TW202404042A (zh) 2024-01-16

Similar Documents

Publication Publication Date Title
KR102407069B1 (ko) 반도체 장치 및 그 제조 방법
KR102704931B1 (ko) 반도체 장치
KR102691653B1 (ko) 반도체 장치
KR20170010498A (ko) 액티브 패턴들 형성 방법, 액티브 패턴 어레이, 및 반도체 장치 제조 방법
US10037996B2 (en) Semiconductor device includes a substrate having conductive contact structures thereon
KR20150044616A (ko) 반도체 소자의 제조 방법
KR20220036109A (ko) 반도체 장치
CN114975357A (zh) 半导体器件
CN114464621A (zh) 半导体器件
KR20220032271A (ko) 반도체 장치
KR20240006205A (ko) 반도체 장치
KR20240020797A (ko) 반도체 장치
US20230320074A1 (en) Semiconductor devices
CN218998733U (zh) 半导体存储装置
KR20230146262A (ko) 반도체 장치
KR20240000740A (ko) 반도체 장치
KR20230059272A (ko) 반도체 장치
KR20230065576A (ko) 반도체 장치
KR20240092902A (ko) 반도체 장치
KR20240106376A (ko) 반도체 장치
KR20240019892A (ko) 반도체 장치
KR20240015486A (ko) 반도체 장치
KR20240138825A (ko) 반도체 장치
KR20240082575A (ko) 반도체 장치
KR20230064791A (ko) 반도체 장치