KR20230064791A - 반도체 장치 - Google Patents

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KR20230064791A
KR20230064791A KR1020210150278A KR20210150278A KR20230064791A KR 20230064791 A KR20230064791 A KR 20230064791A KR 1020210150278 A KR1020210150278 A KR 1020210150278A KR 20210150278 A KR20210150278 A KR 20210150278A KR 20230064791 A KR20230064791 A KR 20230064791A
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이혜란
박소현
나경조
양세련
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삼성전자주식회사
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Abstract

반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 적층된 도전 구조물 및 절연 구조물을 포함하며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 스택; 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로의 상기 스택의 측벽으로부터 상기 제2 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들; 및 상기 제2 스페이서 상에 형성된 캐핑 패턴을 포함할 수 있으며, 상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고, 상기 캐핑 패턴에 인접한 상기 제3 스페이서 부분의 상면의 높이는 상기 캐핑 패턴의 상면의 높이와 동일할 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게 본 발명은 디램(DRAM) 장치에 관한 것이다.
DRAM 장치에서, 비트 라인 구조물과 이에 인접하는 콘택 플러그 구조물들 사이에 기생 커패시턴스가 발생하므로, 이를 완화시키기 위해서 상기 비트 라인 구조물의 측벽에 에어 스페이서를 형성하는 방법이 개발되고 있다. 예를 들어, 비트 라인 구조물의 측벽에 예비 스페이서 구조물을 형성하고, 그 상부에 도전 구조물을 형성한 후, 상기 도전 구조물을 패터닝하여 상기 예비 스페이서 구조물의 일부를 노출시키는 개구를 형성한다. 상기 개구에 의해 노출된 상기 예비 스페이서의 일부를 제거하여 에어 갭을 형성한 후, 상기 개구를 채우는 절연 패턴을 형성함으로써 상기 에어 갭을 에어 스페이서로 형성할 수 있다.
하지만, 상기 절연 패턴이 상기 에어 갭 내부로 침투하여, 상기 에어 스페이서는 당초의 상기 에어 갭의 전체 부피를 확보하기가 어렵다.
본 발명의 과제는 개선된 전기적 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 적층된 도전 구조물 및 절연 구조물을 포함하며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 스택; 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로의 상기 스택의 측벽으로부터 상기 제2 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들; 및 상기 제2 스페이서 상에 형성된 캐핑 패턴을 포함할 수 있으며, 상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고, 상기 캐핑 패턴에 인접한 상기 제3 스페이서 부분의 상면의 높이는 상기 캐핑 패턴의 상면의 높이와 동일할 수 있다.
상기한 과제를 달성하기 위한 다른 실시예들에 따른 반도체 장치는 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 적층된 도전 구조물 및 절연 구조물을 포함하며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 스택; 상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로의 상기 스택의 측벽으로부터 상기 제2 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들; 및 상기 제2 및 제3 스페이서들의 상면을 커버하는 캐핑 패턴을 포함할 수 있으며, 상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고, 상기 캐핑 패턴은 상기 제4 스페이서와 다른 물질을 포함할 수 있다.
상기한 과제를 달성하기 위한 또 다른 실시예들에 따른 반도체 장치는 기판 상에 형성된 액티브 패턴; 상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물; 상기 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물; 상기 제1 방향으로의 상기 비트 라인 구조물의 측벽으로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들; 상기 제2 스페이서 상에 형성된 캐핑 패턴; 상기 캐핑 패턴 및 상기 제3 스페이서 상에 형성되어 상기 제1 스페이서의 외측벽에 접촉하는 제4 스페이서; 상기 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물; 상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함할 수 있으며, 상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고, 상기 캐핑 패턴에 인접한 상기 제3 스페이서 부분의 상면의 높이는 상기 캐핑 패턴의 상면의 높이와 동일할 수 있다.
예시적인 실시예들에 따른 반도체 장치는 충분한 부피를 갖는 에어 스페이서를 확보할 수 있으므로 서로 인접하는 도전 구조물들, 예를 들어 비트 라인 구조물과 콘택 플러그 구조물 사이의 기생 커패시턴스가 감소될 수 있으며, 금속 실리사이드 패턴을 포함하는 상기 콘택 플러그 구조물가 개선된 전기적 특성을 가질 수 있다.
도 1 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 24 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 게이트 구조물 및 그 형성 방법, 및 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다. 본 명세서에서 물질, 층(막), 영역, 패드, 전극, 패턴, 구조물 또는 공정들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "제3"은 각 물질, 층(막), 영역, 전극, 패드, 패턴, 구조물 및 공정들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1, 3, 6, 8, 12 및 21은 평면도들이고, 도 2, 4, 5, 7, 9-11, 13-18, 19 및 21-22는 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함한다.
이하의 발명의 상세한 설명에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들(D1, D2)로 정의하며, 또한 기판(100) 상면에 평행하고 각 제1 및 제2 방향들(D1, D2)과 예각을 이루는 방향을 제3 방향(D3)으로 정의하기로 한다.
도 1 및 2를 참조하면, 기판(100) 상에 각각 액티브 패턴(103)을 형성하고, 이의 측벽을 커버하는 소자 분리 패턴(112)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
액티브 패턴(103)은 기판(100)의 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 액티브 패턴(103)은 각각이 제3 방향(D3)으로 연장되며 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 소자 분리 패턴(112)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 액티브 패턴(103) 및 소자 분리 패턴(112)을 부분적으로 식각하여 제1 방향(D1)으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 게이트 구조물(170)을 형성할 수 있다. 게이트 구조물(170)은 상기 제2 리세스의 저면 및 측벽에 형성된 게이트 절연 패턴(120), 상기 제2 리세스의 저면 및 하부 측벽에 형성된 게이트 절연 패턴(120) 부분 상에 형성된 제1 배리어 패턴(130), 제1 배리어 패턴(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 도전 패턴(140), 제1 배리어 패턴(130) 및 제1 도전 패턴(140)의 상면에 형성된 제2 도전 패턴(150), 및 제2 도전 패턴(150)의 상면 및 게이트 절연 패턴(120)의 상부 내측벽 상에 형성되어 상기 제2 리세스의 상부를 채우는 게이트 마스크(160)를 포함할 수 있다. 이때, 제1 배리어 패턴(130), 제1 도전 패턴(140) 및 제2 도전 패턴(150)은 함께 게이트 전극을 형성할 수 있다.
게이트 절연 패턴(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 배리어 패턴(130)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 도전 패턴(140)은 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있고, 제2 도전 패턴(150)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 게이트 마스크(160)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(170)은 제1 방향(D1)을 따라 연장될 수 있으며, 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 3 및 4를 참조하면, 기판(100) 상에 제1 및 제2 절연막들(180, 190)을 순차적으로 형성할 수 있다.
제1 절연막(180)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제2 절연막(190)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
한편, 제2 절연막(190) 상에는 예를 들어, 실리콘 산화물을 포함하는 자연 산화막이 형성될 수 있으며, 이는 제3 절연막(200)으로 지칭될 수 있다. 이하에서는 순차적으로 적층된 제1 내지 제3 절연막들(180, 190, 200)은 함께 절연막 구조물(210)로 지칭하기로 한다.
이후, 절연막 구조물(210)을 패터닝하고, 이를 식각 마스크로 사용하여 하부의 액티브 패턴(103), 소자 분리 패턴(112), 및 게이트 구조물(170)에 포함된 게이트 마스크(160)를 부분적으로 식각함으로써 제1 개구(230)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정 후 잔류하는 절연막 구조물(210)은 상부에서 보았을 때, 원 형상 혹은 타원 형상을 가질 수 있으며, 기판(100) 상에서 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이때, 각 절연막 구조물들(210)은 서로 인접하는 액티브 패턴들(103)의 서로 대향하는 제3 방향(D3)으로의 말단들과 기판(100) 상면에 수직한 수직 방향으로 오버랩될 수 있다.
도 5를 참조하면, 기판(100) 상에 형성된 절연막 구조물(210), 및 제1 개구(230)에 의해 노출된 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 구조물(170) 상에 제3 도전막(240), 제2 배리어 막(250), 제4 도전막(260) 및 제1 마스크 막(270)을 순차적으로 적층할 수 있으며, 제3 도전막(240), 제2 배리어 막(250), 제4 도전막(260) 함께 도전 구조물 막을 형성할 수 있다. 이때, 제3 도전막(240)은 제1 개구(230)를 채울 수 있다.
제3 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있고, 제2 배리어 막(250)은 예를 들어, 티타늄 실리콘 질화물(TiSiN)과 같은 금속 실리콘 질화물을 포함할 수 있으며, 제4 도전막(260)은 예를 들어, 텅스텐과 같은 금속을 포함할 수 있고, 제1 마스크 막(270)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 6 및 7을 참조하면, 제1 마스크 막(270) 상에 제1 식각 저지막(360)을 형성할 수 있다. 제1 식각 저지막(360)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
도 8 및 9를 참조하면, 제1 식각 저지막(360) 상에 제1 캐핑막을 형성한 후, 이를 패터닝하여 제1 캐핑 패턴(385)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 캐핑 패턴(385)은 제2 방향(D2)으로 각각 연장되고 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제1 캐핑 패턴(385)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(385)을 식각 마스크로 사용하여 제1 식각 저지막(360), 제1 마스크 막(270), 제4 도전막(260), 제2 배리어 막(250) 및 제3 도전막(240)을 순차적으로 식각할 수 있다.
상기 식각 공정을 수행함에 따라, 제1 개구(230) 상에는 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(210)의 제2 절연막(190) 상에는 순차적으로 적층된 제3 절연 패턴(205), 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)이 형성될 수 있다.
이하에서는, 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255), 제4 도전 패턴(265), 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 함께 비트 라인 구조물(395)로 지칭하기로 한다. 이때, 비트 라인 구조물(395)은 제3 도전 패턴(245), 제2 배리어 패턴(255) 및 제4 도전 패턴(265)을 포함하는 도전 구조물, 및 상기 도전 구조물 상에 형성되어 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함하는 절연 구조물을 포함할 수 있으며, 여러 가지 패턴들이 적층된 구조물이므로 스택(stack)으로 지칭될 수도 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 기판(100) 상에서 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
도 10을 참조하면, 비트 라인 구조물(395)이 형성된 기판(100) 상에 제1 스페이서 막을 형성한 후, 상기 제1 스페이서 막 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
상기 제1 스페이서 막은 제2 절연막(190) 상에 형성된 비트 라인 구조물(395) 부분 아래의 제3 절연 패턴(205)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)의 나머지 부분을 모두 채울 수 있다.
상기 제1 스페이서 막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제4 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 제5 절연막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 예를 들어, 인산(H2PO3), SC1 및 불산(HF)을 식각액으로 사용하는 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내에 형성된 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 상기 제1 스페이서 막의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 상기 제1 스페이서 막 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(410, 420)을 형성할 수 있다.
이후, 상기 노출된 제1 스페이서 막 표면 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(410, 420) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 예비 제2 스페이서(430)를 상기 제1 스페이서 막 표면, 및 제4 및 제5 절연 패턴들(410, 420) 상에 형성할 수 있다. 예비 제2 스페이서(430)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 제1 캐핑 패턴(385) 및 예비 제2 스페이서(430)를 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 액티브 패턴(103) 상면을 노출시키는 제2 개구(440)를 형성할 수 있으며, 제2 개구(440)에 의해 소자 분리 패턴(112) 상면 및 게이트 마스크(160)의 상면도 부분적으로 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 캐핑 패턴(385) 상면 및 제2 절연막(190) 상면에 형성된 상기 제1 스페이서 막 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(395)의 측벽을 커버하는 제1 스페이서(400)가 형성될 수 있다.
또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(180, 190)도 부분적으로 제거되어 비트 라인 구조물(395) 하부에 각각 제1 및 제2 절연 패턴들(185, 195)로 잔류할 수 있다. 비트 라인 구조물(395) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(185, 195, 205)은 함께 제1 절연 패턴 구조물을 형성할 수 있다.
도 11을 참조하면, 제1 캐핑 패턴(385) 상면, 예비 제2 스페이서(430)의 외측벽, 제4 및 제5 절연 패턴들(410, 420) 상면 일부, 및 제2 개구(440)에 의해 노출된 제1 액티브 패턴(103), 소자 분리 패턴(112) 및 게이트 마스크(160)의 상면에 제3 스페이서 막을 형성한 후, 상기 제3 스페이서 막을 이방성 식각하여 비트 라인 구조물(395)의 측벽을 커버하는 제3 스페이서(450)를 형성할 수 있다. 제3 스페이서(450)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(395)의 측벽에 기판(100)의 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 스페이서(400), 예비 제2 스페이서(430) 및 제3 스페이서(450)은 함께 예비 스페이서 구조물(460)로 지칭될 수 있다.
이후, 제2 개구(440)를 채우는 하부 콘택 플러그 막(470)을 충분한 높이로 형성한 후, 제1 캐핑 패턴(385)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(470)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 비트 라인 구조물들(395)에 의해 서로 이격되도록 복수 개로 형성될 수 있다. 하부 콘택 플러그 막(470)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 12 및 13을 참조하면, 제1 방향(D1)으로 각각 연장되며 제2 방향(D2)으로 서로 이격된 복수의 제3 개구들을 포함하는 제2 마스크(도시되지 않음)를 제1 캐핑 패턴(385) 및 하부 콘택 플러그 막(470) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(470)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 개구들은 상기 수직 방향으로 게이트 구조물(170)에 오버랩될 수 있다. 상기 식각 공정을 수행함에 따라서, 비트 라인 구조물들(395) 사이에 게이트 구조물(170)의 게이트 마스크(160) 상면을 노출시키는 제4 개구가 형성될 수 있다.
상기 제2 마스크를 제거한 후, 상기 제4 개구를 채우는 제2 캐핑 패턴(480)을 기판(100) 상에 형성할 수 있다. 제2 캐핑 패턴(480)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 제2 캐핑 패턴(480)은 제1 방향(D1)으로 서로 인접하는 비트 라인 구조물들(395) 사이에서 제2 방향(D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이에 따라, 비트 라인 구조물들(395) 사이에서 제2 방향(D2)으로 연장되는 하부 콘택 플러그 막(470)이 제2 캐핑 패턴들(480)에 의해 제2 방향(D2)을 따라 서로 이격된 복수의 하부 콘택 플러그들(475)로 변환될 수 있다.
도 14를 참조하면, 하부 콘택 플러그(475)의 상부를 제거하여 비트 라인 구조물(395)의 측벽에 형성된 예비 스페이서 구조물(460)의 상부를 노출시킨 후, 노출된 예비 스페이서 구조물(460)의 예비 제2 스페이서(430) 및 제3 스페이서(450)의 상부를 제거할 수 있다.
하부 콘택 플러그(475)의 상부는 예를 들어, 에치 백 공정을 통해 제거될 수 있으며, 예비 제2 스페이서(430) 및 제3 스페이서(450)의 상부는 예를 들어, 습식 식각 공정을 통해 제거될 수 있다.
이후, 예비 제2 스페이서(430)를 추가적으로 제거하여 에어 갭(432)을 형성할 수 있다. 예비 제2 스페이서(430)는 예를 들어, 건식 식각 공정을 통해 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 방향(D2)으로 연장되는 비트 라인 구조물(395)의 측벽에 형성된 예비 제2 스페이서(430)는 하부 콘택 플러그(475)의 아래에 형성된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분 즉, 제2 캐핑 패턴(480)에 의해 커버된 부분까지 모두 제거될 수 있다.
에어 갭(432)이 형성됨에 따라서, 제1 스페이서(400)의 하부, 및 제2 및 제4 및 제5 절연 패턴들(410, 420)의 상면이 노출될 수 있다.
도 15를 참조하면, 에어 갭(432)을 채우는 제1 희생 패턴(700)을 형성할 수 있다.
제1 희생 패턴(700)은 비트 라인 구조물(395), 제1 및 제3 스페이서들(400, 450), 하부 콘택 플러그(475) 및 제2 캐핑 패턴(480) 상에 제1 희생막을 증착하고, 하부 콘택 플러그(475)의 상면이 노출될 때까지 상기 제1 희생막에 대해 에치 백 공정을 수행함으로써 형성될 수 있다. 이후, 스트립 공정을 추가적으로 수행할 수도 있다.
이에 따라, 제1 희생 패턴(700)의 상면의 높이는 하부 콘택 플러그(475)의 상면 및 제3 스페이서(450)의 상면의 높이와 실질적으로 동일해질 수 있다.
예시적인 실시예들에 있어서, 제1 희생 패턴(700)은 열이 가해짐에 따라 분해되는 열분해 물질을 포함할 수 있다.
도 16을 참조하면, 제1 희생 패턴(700)의 상부를 제거하여 제3 리세스를 형성하고, 이를 채우는 제3 캐핑 패턴(715)을 형성할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395), 제1 및 제3 스페이서들(400, 450), 제1 희생 패턴(700), 하부 콘택 플러그(475) 및 제2 캐핑 패턴(480) 상에 예를 들어, 원자층 증착(ALD) 공정을 통해 상기 제3 리세스를 채우는 제3 캐핑막(710, 도 24 참조)을 증착하고, 이에 대해 습식 식각 공정을 수행함으로써, 상기 제3 리세스 내에 제3 캐핑 패턴(715)을 형성할 수 있다. 이에 따라, 제3 캐핑 패턴(715)의 상면의 높이는 하부 콘택 플러그(475)의 상면 및 제3 스페이서(450)의 상면의 높이와 실질적으로 동일해질 수 있다.
도 17을 참조하면, 기판(100)을 가열함으로써 제1 희생 패턴(700)을 제거할 수 있다.
예시적인 실시예들에 있어서, 제1 희생 패턴(700)이 형성된 기판(100)이 예를 들어, 섭씨 150도 이상의 온도가 되도록 가열함으로써, 열분해 물질을 포함하는 제1 희생 패턴(700)이 제거될 수 있다.
이에 따라, 제1 및 제3 스페이서들(400, 450) 사이에는 공기를 포함하는 제2 스페이서(435)가 형성될 수 있으며, 이는 에어 스페이서(435)로 지칭될 수도 있다.
비트 라인 구조물(395)의 측벽에 상기 수평 방향으로 순차적으로 적층된 제1 내지 제3 스페이서들(400, 435, 450)은 함께 스페이서 구조물(465)을 형성할 수 있다.
도 18을 참조하면, 비트 라인 구조물(395), 스페이서 구조물(465), 제3 캐핑 패턴(715), 하부 콘택 플러그(475) 및 제2 캐핑 패턴(480) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 스페이서(400) 부분의 측벽에 제4 스페이서(490)를 형성할 수 있다.
상기 이방성 식각 공정을 통해 형성되는 제4 스페이서(490)는 제3 캐핑 패턴(715)의 상면 및 제3 스페이서(450)의 적어도 일부 상면을 커버할 수 있다. 이에 따라, 상기 이방성 식각 공정 시, 하부 콘택 플러그(475)의 상부가 부분적으로 제거될 수 있으며, 제4 스페이서(490)에 의해 커버되지 않는 제3 스페이서(450)의 일부가 함께 제거될 수도 있다.
이후, 비트 라인 구조물(395), 제1 스페이서(400), 제4 스페이서(490), 하부 콘택 플러그(475) 및 제2 캐핑 패턴(480) 상에 제5 스페이서 막(도시되지 않음)을 형성하고, 이를 식각하여 제4 스페이서(490)의 측벽에 제5 스페이서(도시되지 않음)를 형성할 수도 있으며, 이들을 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그(475)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 하부 콘택 플러그(475)의 상면은 제2 및 제3 스페이서들(435, 450)의 최상면보다 낮아질 수 있다.
이후, 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)은 비트 라인 구조물(395), 제1 스페이서(400), 제4 스페이서(490), 하부 콘택 플러그(475) 및 제2 캐핑 패턴(480) 상에 제1 금속막을 형성하고, 열처리 공정을 수행하여 상기 제1 금속막과 실리콘 성분을 포함하는 하부 콘택 플러그(475)를 서로 반응시키는 실리사이데이션 공정을 수행한 후, 상기 제1 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다. 상기 실리사이데이션 공정으로 형성되는 금속 실리사이드 패턴(500)의 상면은 당초 하부 콘택 플러그(475)의 상면보다 다소간 높아질 수도 있다.
금속 실리사이드 패턴(500)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
도 19를 참조하면, 비트 라인 구조물(395), 제1 스페이서(400), 제4 스페이서(490), 금속 실리사이드 패턴(500) 및 제2 캐핑 패턴(480) 상에 제3 배리어 막(530)을 형성한 후, 제3 배리어 막(530) 상에 비트 라인 구조물들(395) 사이의 공간을 채우는 제2 금속막(540)을 형성할 수 있다.
이후, 제2 금속막(540) 상부에 대한 평탄화 공정을 추가적으로 수행할 수도 있다. 상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 20 및 21을 참조하면, 제2 금속막(540) 및 제3 배리어 막(530)을 패터닝하여 상부 콘택 플러그(549)를 형성할 수 있으며, 상부 콘택 플러그들(549) 사이에는 제5 개구(547)가 형성될 수 있다.
제5 개구(547)를 형성할 때, 제2 금속막(540) 및 제3 배리어 막(530)뿐만 아니라, 제1 및 제2 캐핑 패턴들(385, 480), 제3 스페이서 구조물(465), 제4 스페이서(490) 및 제1 마스크(275)도 함께 부분적으로 제거될 수 있다.
제5 개구(547)가 형성됨에 따라서, 제2 금속막(540) 및 제3 배리어 막(530)은 각각 금속 패턴(545) 및 이의 하면을 커버하는 제3 배리어 패턴(535)으로 변환될 수 있으며, 이들은 함께 상부 콘택 플러그(549)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상부 콘택 플러그(549)는 각 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(549)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100) 상에 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)는 함께 콘택 플러그 구조물을 형성할 수 있다.
도 22를 참조하면, 제5 개구(547)의 측벽에 제6 절연 패턴(610)을 형성한 후, 제5 개구(547)의 나머지 부분을 채우는 제7 절연 패턴(620)을 형성할 수 있다.
제6 절연 패턴(610)은 제5 개구(547)의 내벽, 상부 콘택 플러그(549) 및 제2 캐핑 패턴(480) 상에 제6 절연막을 형성하고 이를 이방성 식각함으로써 형성될 수 있다.
제7 절연 패턴(620)은 제6 절연 패턴(610), 상부 콘택 플러그(549) 및 제2 캐핑 패턴(480) 상에 제7 절연막을 형성하고, 이에 대해 에치 백 공정을 수행함으로써 형성될 수 있다.
각 제6 및 제7 절연 패턴들(610, 620)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 이들은 함께 제2 절연 패턴 구조물을 형성할 수 있다.
이후, 제7 절연 패턴(620), 상부 콘택 플러그(549) 및 제2 캐핑 패턴(480) 상에 제2 식각 저지막(630)을 형성하고, 제2 식각 저지막(630) 상에 몰드막(도시되지 않음)을 형성할 수 있다. 상기 몰드막의 일부 및 이의 하부에 형성된 제2 식각 저지막(630) 부분을 식각하여 상부 콘택 플러그(549)의 상면을 노출시키는 제6 개구(도시되지 않음)을 형성할 수 있다.
상부 콘택 플러그(549)가 제1 및 제2 방향들(D1, D2)을 따라 서로 이격되도록 예를 들어, 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열됨에 따라서, 이들을 노출시키는 상기 제6 개구들 역시 상부에서 보았을 때 벌집 모양 혹은 격자 모양으로 배열되도록 형성될 수 있다.
이후, 상기 제6 개구의 측벽, 상기 노출된 상부 콘택 플러그(549)의 상면, 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 제6 개구의 나머지 부분을 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막의 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다.
이에 따라, 상기 제6 개구 내에는 실린더 형상을 갖는 하부 전극(640)이 형성될 수 있다. 다만, 상기 제6 개구의 폭이 작은 경우, 하부 전극(640)은 실린더 형상이 아닌 필라(pillar) 형상을 갖도록 형성될 수도 있다. 하부 전극(640)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
이후, 잔류하는 상기 제2 희생막 및 상기 몰드막을 예를 들어, LAL 용액을 식각액으로 사용하는 습식 식각 공정을 수행함으로써 제거할 수 있다.
이후, 하부 전극(640)의 표면 및 제2 식각 저지막(630) 상에 유전막(650)을 형성할 수 있다. 유전막(650)은 예를 들어, 금속 산화물을 포함할 수 있다.
이후, 유전막(650) 상에 상부 전극(660)을 형성할 수 있다. 상부 전극(660)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 불순물이 도핑된 실리콘-게르마늄(SiGe) 등을 포함할 수 있다. 일 실시예에 있어서, 상부 전극(660)은 금속 혹은 금속 질화물을 포함하는 제1 상부 전극 및 불순물이 도핑된 실리콘-게르마늄(SiGe)을 포함하는 제2 상부 전극을 포함하도록 형성될 수 있다.
순차적으로 적층된 하부 전극(640), 유전막(650) 및 상부 전극(660)은 함께 커패시터(670)를 형성할 수 있다.
이후, 커패시터(670) 상에 상부 배선들을 추가적으로 형성함으로써, 상기 반도체 장치의 제조가 완성될 수 있다.
전술한 바와 같이, 비트 라인 구조물(395)의 측벽에 형성된 하부 콘택 플러그(475) 및 예비 스페이서 구조물(460)에 포함된 예비 제2 스페이서(430) 및 제3 스페이서(450)의 상부를 제거한 후, 예비 제2 스페이서(430)를 제거하여 에어 갭(432)을 형성할 수 있으며, 에어 갭(432) 내에 열분해 물질을 포함하는 제1 희생 패턴(700)을 형성할 수 있다. 제1 희생 패턴(700)의 상면을 커버하는 제3 캐핑 패턴(715)을 형성한 후, 기판(100)을 가열하여 제1 희생 패턴(700)을 제거함으로써 공기를 포함하는 에어 스페이서(435)를 형성할 수 있다.
이후, 제3 캐핑 패턴(715) 및 제3 스페이서(450)의 상면을 커버하는 제4 스페이서(490)를 형성할 수 있으며, 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있다. 이후, 비트 라인 구조물(395), 제4 스페이서(490) 및 금속 실리사이드 패턴(500) 상에 상기 상부 콘택 플러그 막을 형성한 후 이를 패터닝하여 상부 콘택 플러그(549)를 형성할 수 있으며, 상기 상부 콘택 플러그 막을 패터닝할 때 형성된 제5 개구(547) 내에 제6 및 제7 절연 패턴들(610, 620)을 포함하는 상기 제2 절연 패턴 구조물을 형성할 수 있다.
이에 따라, 에어 스페이서(435)는 제1 및 제3 스페이서들(400, 450)로 형성되는 에어 갭(432)의 상단을 제3 캐핑 패턴(715)으로 막은 채, 열분해 물질을 포함하는 제1 희생 패턴(700)을 가열하여 제거함으로써 형성되므로, 에어 갭(432)의 일부가 다른 물질로 채워져 에어 스페이서(435)의 크기가 감소하는 현상이 방지될 수 있다.
예를 들어, 상기 상부 콘택 플러그막을 패터닝하여 예비 스페이서 구조물(460)을 노출시키는 제5 개구(547)를 형성한 후, 제5 개구(547)에 의해 노출된 예비 제2 스페이서(430)를 제거하여 에어 갭을 형성하고, 제5 개구(547)를 상기 제2 절연 패턴 구조물로 채움으로써, 상기 에어 갭을 에어 스페이서(435)로 형성하는 경우에는, 상기 에어 갭 내에 상기 제2 절연 패턴 구조물이 부분적으로 침투하여 에어 스페이서(435)가 상기 에어 갭의 전체 부피를 확보하지 못할 수 있다.
또한, 에어 스페이서(435)가 제5 개구(547)를 통해 예비 제2 스페이서(430)를 노출시키고 이를 제거함으로써 형성되지 않고 이보다 미리 형성되므로, 제5 개구(547)를 깊게 형성할 필요가 없다. 따라서 제5 개구(547)를 깊게 형성하는 경우, 예를 들어 금속 실리사이드 패턴(500)이 노출되어 이에 포함된 금속 성분이 부분적으로 유실되는 현상이 방지될 수 있다.
결국, 예시적인 실시예들에 따른 반도체 장치는 충분한 부피를 갖는 에어 스페이서(435)를 확보할 수 있으므로 서로 인접하는 도전 구조물들, 예를 들어 비트 라인 구조물(395)과 상기 콘택 플러그 구조물 사이의 기생 커패시턴스가 감소될 수 있으며, 금속 실리사이드 패턴(500)을 포함하는 상기 콘택 플러그 구조물가 개선된 전기적 특성을 가질 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 다음과 같은 구조적 특징을 가질 수 있다.
도 20 및 22를 참조하면, 상기 반도체 장치는 기판(100) 상에 형성되어 제3 방향(D3)으로 연장된 액티브 패턴(103), 제1 방향(D1)으로 연장되어 액티브 패턴(103)의 상부에 매립된 게이트 구조물(170), 액티브 패턴(103)의 중앙부 상면에 접촉하며 제2 방향(D2)으로 연장된 비트 라인 구조물(395), 제1 방향(D1)으로의 비트 라인 구조물(395)의 측벽으로부터 제1 방향(D1)을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(400, 435, 450)을 포함하는 스페이서 구조물(465), 제2 스페이서(435) 상에 형성된 제3 캐핑 패턴(715), 제3 캐핑 패턴(715) 및 제3 스페이서(450) 상에 형성되어 제1 스페이서(400)의 외측벽에 접촉하는 제4 스페이서(490), 액티브 패턴(103)의 각 양 가장자리 상면에 접촉하는 상기 콘택 플러그 구조물, 상기 콘택 플러그 구조물 상에 형성된 커패시터(670)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 스페이서(435)는 공기를 포함하는 에어 스페이서일 수 있고, 제3 캐핑 패턴(715)에 인접한 제3 스페이서(450) 부분의 상면의 높이는 제3 캐핑 패턴(715)의 상면의 높이와 실질적으로 동일할 수 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(395)은 상기 수직 방향을 따라 순차적으로 적층된 상기 도전 구조물 및 상기 절연 구조물을 포함할 수 있으며, 상기 도전 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제3 도전 패턴(245), 제2 배리어 패턴(255) 및 제4 도전 패턴(265)을 포함하고, 상기 절연 구조물은 상기 수직 방향을 따라 순차적으로 적층된 제1 마스크(275), 제1 식각 저지 패턴(365) 및 제1 캐핑 패턴(385)을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(400)는 비트 라인 구조물(395)의 제1 방향(D1)으로의 측벽을 전체적으로 커버할 수 있으며, 제2 스페이서(435)는 비트 라인 구조물(395)의 상기 수직 방향으로의 중앙부 측벽에 제2 방향(D2)을 따라 오버랩될 수 있다.
예시적인 실시예들에 있어서, 제1 스페이서(400)와 제2 스페이서(435) 사이에는 제2 방향(D2)으로 적층되며 각각 실리콘 산화물 및 실리콘 질화물을 포함하는 제4 및 제5 절연 패턴들(410, 420)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 콘택 플러그 구조물은 제2 방향(D2)으로 비트 라인 구조물(395)에 인접한 기판(100) 상에 형성될 수 있으며, 상기 수직 방향으로 순차적으로 적층된 하부 콘택 플러그(475), 금속 실리사이드 패턴(500), 및 상부 콘택 플러그(549)를 포함할 수 있다. 이때, 하부 콘택 플러그(475)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 상부 콘택 플러그(549)는 예를 들어, 금속을 포함하는 금속 패턴(545) 및 예를 들어, 금속 질화물을 포함하는 제3 배리어 패턴(535)을 포함할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 상기 반도체 장치는 금속 실리사이드 패턴(500)의 위치를 제외하고는 도 22 및 22를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다.
예시적인 실시예들에 있어서, 금속 실리사이드 패턴(500)의 상면은 제3 캐핑 패턴(715)의 상면과 동일하거나 혹은 이보다 더 높은 높이에 형성될 수 있다.
전술한 바와 같이, 상기 상부 콘택 플러그 막을 패터닝하여 형성되는 제5 개구(547)는 에어 스페이서(435)를 형성하기 위해서 예비 제2 스페이서(430)의 상면을 노출시킬 정도로 깊게 형성될 필요가 없으며, 이에 따라 제5 개구(547)에 의해 금속 실리사이드 패턴(500)이 노출되지 않을 수 있다. 따라서 도 18을 참조로 설명한 공정들 즉, 상기 제5 스페이서를 형성한 후 하부 콘택 플러그(475)의 상부를 추가적으로 제거하여, 이후 형성되는 금속 실리사이드 패턴(500)의 상면이 낮아지도록 할 필요가 없으므로, 하부 콘택 플러그(475)의 상면은 이웃하는 제3 스페이서(450) 및 제3 캐핑 패턴(715)의 상면과 유사한 높이를 가질 수 있다.
이에 따라, 하부 콘택 플러그(475) 상에 형성되는 금속 실리사이드 패턴(500)의 상면은 하부 콘택 플러그(475)의 상면보다 다소간 높아질 수 있으므로, 금속 실리사이드 패턴(500)의 상면은 제3 캐핑 패턴(715) 및 제3 스페이서(450)의 상면과 동일하거나 혹은 이보다 더 높은 높이에 형성될 수 있다.
도 24 내지 도 27은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 대응하는 평면도들을 B-B'선 및 C-C'선으로 각각 절단한 단면들을 포함한다. 상기 반도체 장치 제조 방법은 도 1 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이들에 대한 중복적인 설명은 생략한다.
도 24를 참조하면, 도 1 내지 도 15를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 비트 라인 구조물(395), 제1 및 제3 스페이서들(400, 450), 제1 희생 패턴(700), 하부 콘택 플러그(475) 및 제2 캐핑 패턴(480) 상에 예를 들어, 원자층 증착(ALD) 공정을 통해 제3 캐핑막(710)을 증착할 수 있다.
이후, 기판(100)을 가열함으로써 제1 희생 패턴(700)을 제거하여 제1 및 제3 스페이서들(400, 450) 사이에 공기를 포함하는 제2 스페이서(435)를 형성할 수 있다.
도 25를 참조하면, 제3 캐핑막(710) 상에 제3 희생막을 형성하고, 이에 대해 에치 백 공정을 수행함으로써 그 상부를 제거하여 제3 희생 패턴(720)을 형성할 수 있다.
이후, 제3 희생 패턴(720)에 의해 노출된 제3 캐핑막(710) 부분을 예를 들어, 습식 식각 공정을 통해 제거함으로써, 제3 희생 패턴(720)의 상면의 높이와 실질적으로 동일한 상면 높이를 갖는 제4 캐핑 패턴(712)을 형성할 수 있다.
제3 희생 패턴(720)은 예를 들어, 스핀 온 하드마스크(Spin On Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
도 26을 참조하면, 예를 들어, 애싱(ashing) 공정 및/또는 스트립(stripping) 공정을 통해 제3 희생 패턴(720)을 제거하여 제4 캐핑 패턴(712)을 노출시킬 수 있다.
이후, 도 18을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다. 즉, 비트 라인 구조물(395), 제4 캐핑 패턴(712) 및 제2 캐핑 패턴(480) 상에 상기 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(395)의 상부 측벽에 형성된 제1 스페이서(400) 부분의 측벽에 제4 스페이서(490)를 형성할 수 있다.
이때, 하부 콘택 플러그(475) 상면에 형성된 상기 제4 스페이서 막 부분뿐만 아니라 그 하부에 형성된 제4 캐핑 패턴(712) 부분도 함께 제거되어 하부 콘택 플러그(475) 상면이 노출될 수 있으며, 이에 따라 제2 스페이서(435) 및 제3 스페이서(450) 상에는 제4 스페이서(490)에 의해 커버되는 제5 캐핑 패턴(714)이 형성될 수 있다.
이후, 하부 콘택 플러그(475)의 상면에 금속 실리사이드 패턴(500)을 형성할 수 있으며, 전술한 바와 같이 그 이전에, 제4 스페이서(490)의 측벽에 상기 제5 스페이서를 형성할 수도 있다.
도 27을 참조하면, 도 19 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 반도체 장치의 제조를 완성할 수 있다.
전술한 공정들을 통해 제조된 상기 반도체 장치는 제2 및 제3 스페이서들(435, 450)의 상면을 커버하는 제5 캐핑 패턴(714)을 포함할 수 있으며, 금속 실리사이드 패턴(500)의 상면은 제1 방향(D1)으로 이에 이웃한 제2 및 제3 스페이서들(435, 450) 부분의 상면과 실질적으로 동일한 높이 혹은 이보다 다소간 높은 높이에 형성될 수 있고, 금속 실리사이드 패턴(500)의 저면은 이들의 상면보다 낮은 높이에 형성될 수 있다. 이에 따라, 금속 실리사이드 패턴(500)의 저면은 제2 및 제3 스페이서들(435, 450)의 상면과 접촉하는 제5 캐핑 패턴(714)의 저면보다 낮은 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제5 캐핑 패턴(714)은 제2 방향(D2)으로의 단면이 "L"자 형상을 가질 수 있다.
100: 기판 112: 소자 분리 패턴
120: 게이트 절연 패턴
130, 255, 535: 제1 내지 제3 배리어 패턴
140, 150, 245, 265: 제1 내지 제4 도전 패턴
160: 게이트 마스크 170: 게이트 구조물
180, 190, 200: 제1 내지 제3 절연막
185, 195, 205, 410, 420, 610, 620: 제1 내지 제7 절연 패턴
210: 절연막 구조물 230, 440: 제1, 제2 개구
240, 260: 제3, 제4 도전막 250, 530: 제2, 제3 배리어 막
270: 제1 마스크 막 275: 제1, 제2 마스크
400, 435, 450, 490: 제1 내지 제4 스페이서
360, 630: 제1, 제2 식각 저지막 365: 제1 식각 저지 패턴
385, 480, 715, 712, 714: 제1 내지 제5 캐핑 패턴
395: 비트 라인 구조물 430: 예비 제2 스페이서
460: 예비 스페이서 구조물 465: 스페이서 구조물
470: 하부 콘택 플러그 막 475, 549: 하부, 상부 콘택 플러그
500: 금속 실리사이드 패턴 547: 제5 개구
540: 제2 금속막 545: 금속 패턴
640, 660: 하부, 상부 전극 650: 유전막
670: 커패시터 700, 720: 제1, 제3 희생 패턴
710: 제3 캐핑막

Claims (10)

  1. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 적층된 도전 구조물 및 절연 구조물을 포함하며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 스택;
    상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로의 상기 스택의 측벽으로부터 상기 제2 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들; 및
    상기 제2 스페이서 상에 형성된 캐핑 패턴을 포함하며,
    상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고,
    상기 캐핑 패턴에 인접한 상기 제3 스페이서 부분의 상면의 높이는 상기 캐핑 패턴의 상면의 높이와 동일한 반도체 장치.
  2. 제1항에 있어서, 상기 캐핑 패턴 및 상기 제3 스페이서 상에 형성되어 상기 제1 스페이서의 외측벽에 접촉하는 제4 스페이서를 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 스페이서는 상기 스택의 상기 제2 방향으로의 측벽을 전체적으로 커버하고, 상기 제2 스페이서는 상기 스택의 상기 수직 방향으로의 중앙부 측벽에 상기 제2 방향을 따라 오버랩되는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 스페이서와 상기 제2 스페이서 사이에 형성되어 상기 제2 방향으로 적층된 제1 및 제2 절연 패턴들을 더 포함하며,
    상기 제1 절연 패턴은 실리콘 산화물을 포함하고, 상기 제2 절연 패턴은 실리콘 질화물을 포함하는 반도체 장치.
  5. 제1항에 있어서, 상기 제2 방향으로 상기 스택에 인접한 상기 기판 상에 형성된 콘택 플러그 구조물을 더 포함하며,
    상기 콘택 플러그 구조물은 상기 수직 방향으로 순차적으로 적층된 하부 콘택 플러그, 금속 실리사이드 패턴, 및 상부 콘택 플러그를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 금속 실리사이드 패턴의 상면은 상기 캐핑 패턴의 상면과 동일하거나 더 높은 높이에 형성된 반도체 장치.
  7. 기판의 상면에 수직한 수직 방향을 따라 상기 기판 상에 적층된 도전 구조물 및 절연 구조물을 포함하며, 상기 기판의 상면에 평행한 제1 방향으로 연장된 스택;
    상기 기판의 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로의 상기 스택의 측벽으로부터 상기 제2 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들; 및
    상기 제2 및 제3 스페이서들의 상면을 커버하는 캐핑 패턴을 포함하며,
    상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고,
    상기 캐핑 패턴은 상기 제4 스페이서와 다른 물질을 포함하는 반도체 장치.
  8. 제7항에 있어서, 상기 캐핑 패턴 상에 형성되어 상기 제1 스페이서의 외측벽에 접촉하는 제4 스페이서를 더 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 캐핑 패턴은 상기 제2 방향으로의 단면이 "L"자 형상을 갖는 반도체 장치.
  10. 기판 상에 형성된 액티브 패턴;
    상기 기판의 상면에 평행한 제1 방향으로 연장되어 상기 액티브 패턴의 상부에 매립된 게이트 구조물;
    상기 액티브 패턴의 중앙부 상면에 접촉하며, 상기 기판 상면에 평행하고 상기 제1 방향과 수직한 제2 방향으로 연장된 비트 라인 구조물;
    상기 제1 방향으로의 상기 비트 라인 구조물의 측벽으로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들;
    상기 제2 스페이서 상에 형성된 캐핑 패턴;
    상기 캐핑 패턴 및 상기 제3 스페이서 상에 형성되어 상기 제1 스페이서의 외측벽에 접촉하는 제4 스페이서;
    상기 액티브 패턴의 각 양 가장자리 상면에 접촉하는 콘택 플러그 구조물;
    상기 콘택 플러그 구조물 상에 형성된 커패시터를 포함하며,
    상기 제2 스페이서는 공기를 포함하는 에어 스페이서이고,
    상기 캐핑 패턴에 인접한 상기 제3 스페이서 부분의 상면의 높이는 상기 캐핑 패턴의 상면의 높이와 동일한 반도체 장치.
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