KR102708558B1 - 수직형 메모리 장치 - Google Patents

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Abstract

수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널, 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하는 상기 채널의 외측벽 부분에 형성된 터널 절연 패턴, 상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함할 수 있으며, 상기 수평 방향으로 상기 터널 절연 패턴에 대향하는 상기 채널 부분은 나머지 부분에 비해 상기 수평 방향으로 더 작은 두께를 가질 수 있다.

Description

수직형 메모리 장치{VERTICAL MEMORY DEVICES}
본 발명은 수직형 메모리 장치에 관한 것이다. 보다 상세하게, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치에 관한 것이다.
수직형 메모리 장치의 집적도 향상을 위하여, 수직으로 적층되는 각 층들의 크기를 감소시킬 수 있으나, 일정 수준 이상의 스케일 다운에는 공정적인 한계가 발생하게 된다.
본 발명의 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 데 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널, 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하는 상기 채널의 외측벽 부분에 형성된 터널 절연 패턴, 상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함할 수 있으며, 상기 수평 방향으로 상기 터널 절연 패턴에 대향하는 상기 채널 부분은 나머지 부분에 비해 상기 수평 방향으로 더 작은 두께를 가질 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장되며, 상기 각 게이트 전극들을 향해 돌출된 돌출부를 포함하는 채널, 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하는 채널의 외측벽 부분 및 돌출부에 형성된 터널 절연 패턴, 상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함할 수 있으며, 상기 채널에 대향하는 상기 각 게이트 전극들의 측벽은 상기 수평 방향을 따라 오목한 형상을 가질 수 있다.
상술한 본 발명의 과제를 달성하기 위한 예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들, 상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장되며, 상기 게이트 전극들에 대향하는 외측벽 부분들에 형성되어 상기 수직 방향으로 서로 이격된 리세스들을 갖는 채널, 상기 채널의 각 리세스들을 채우며 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들을 향해 돌출된 터널 절연 패턴, 상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며, 상기 터널 절연 패턴에 의해 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물, 및 상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함할 수 있다.
예시적인 실시예들에 따른 수직형 메모리 장치는 기판 상면에 수직한 수직 방향을 따라 교대로 반복적으로 형성된 게이트 전극들 및 절연 패턴들을 관통하는 채널의 외측벽 상에 형성된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴 구조물을 포함할 수 있고, 상기 전하 트래핑 패턴 구조물은 상기 수직 방향을 따라 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함할 수 있다.
이에 따라, 1개의 트랜지스터에 복수 개의 전하 트래핑 패턴들이 배치될 수 있으므로, 상기 수직형 메모리 장치의 집적도가 향상될 수 있으며, 상기 복수 개의 전하 트래핑 패턴들을 통해 전자가 효과적으로 주입될 수 있으므로, 상기 수직형 메모리 장치의 전기적 특성도 향상될 수 있다.
도 1 내지 도 2b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다.
도 3 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 17 및 18은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 단면도들이다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도들이다.
도 20 내지 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하고자 한다.
도 1, 2a 및 2b는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도들이다. 이때, 도 1은 평면도이고, 도 2a는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 2b는 도 2a의 X 영역에 대한 확대 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1, 2a 및 2b를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 절연 패턴들(115), 게이트 전극들, 채널(165), 터널 절연 패턴(220), 전하 트래핑 패턴 구조물(235), 및 블로킹 패턴 구조물(245)을 포함할 수 있다. 또한, 상기 수직형 메모리 장치는 채널(165), 매립 패턴(175), 패드(180), 제2 블로킹 패턴(255), 스페이서(270), 공통 소스 라인(Common Source Line: CSL)(280), 제1 내지 제4 층간 절연막들(130, 190, 290, 310), 콘택 플러그(300) 및 비트 라인(320)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
절연 패턴들(115)은 기판(100) 상에 상기 제1 방향을 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 절연 패턴들(115)은 그 형성되는 층에 따라 상기 제1 방향으로의 두께가 서로 다를 수 있다. 예를 들어, 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 1번째 층에 형성된 최하층 절연막(110)은 다른 층의 절연막(110)에 비해 작은 두께를 가질 수 있고, 상기 최하층 절연막(110)을 제외한 나머지 절연막들(110)은 실질적으로 서로 동일한 두께를 가질 수 있다.
상기 게이트 전극들은 절연 패턴들(115) 사이에 각각 형성될 수 있으며, 이에 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 즉, 절연 패턴들(115) 및 상기 게이트 전극들은 기판(100) 상에서 상기 제1 방향으로 교대로 반복적으로 적층될 수 있다. 상기 각 게이트 전극들은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 각 게이트 전극들은 상기 제2 방향으로 연장되는 제2 개구(200) 내에 형성되는 스페이서(270) 및 공통 소스 라인(CSL)(280)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(263, 265, 267)을 포함할 수 있다. 이때, 제1 게이트 전극(263)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(265)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(267)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(263, 265, 267)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(263, 265) 사이 및/또는 제2 및 제3 게이트 전극들(265, 267) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(263)은 최하층에 형성되고, 제3 게이트 전극(267)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(265)은 제1 게이트 전극(263) 및 제3 게이트 전극(267) 사이에서 복수 개의 층들에 형성될 수 있다. 각 제1 내지 제3 게이트 전극들(263, 265, 267)은 채널(165)에 인접하여 형성될 수 있다.
제1 게이트 전극(263)은 제1 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴을 포함할 수 있고, 제2 게이트 전극(265)은 제2 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴을 포함할 수 있으며, 제3 게이트 전극(267)은 제3 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴을 포함할 수 있다.
상기 각 게이트 전극들의 상면, 하면 및 채널(165)에 대향하는 측벽은 제2 블로킹 패턴(255)에 의해 커버될 수 있다. 또한, 제2 블로킹 패턴(255)은 절연 패턴들(115)의 측벽 일부, 제1 및 제2 층간 절연막들(130, 190)의 측벽, 및 기판(100)의 상면 일부도 커버할 수 있다. 나아가, 제2 블로킹 패턴(255)은 기판(100) 상에 형성된 산화막(103)의 상면 일부를 커버할 수도 있다.
예시적인 실시예들에 있어서, 상기 각 게이트 전극들의 채널(165)에 대향하는 측벽은 상기 제3 방향을 따라 오목한 형상을 가질 수 있다.
채널(165)은 상기 기판(100) 상면으로부터 상기 제1 방향을 따라 연장될 수 있으며, 교대로 적층된 절연 패턴들(115), 및 상기 게이트 전극들을 관통할 수 있다.
매립 패턴(175)은 채널(165) 내부를 채우도록 형성될 수 있다.
이때, 채널(165)은 컵 형상으로 형성될 수 있으며, 상기 컵 형상의 내부 공간은 필라(pillar) 형상의 매립 패턴(175)에 의해 채워질 수 있다. 이와는 달리, 채널(165)은 필라 형상을 가질 수도 있으며, 이 경우 매립 패턴(175)는 형성되지 않을 수 있다.
채널(165)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다.
터널 절연 패턴(220)은 채널(165)의 외측벽 상에 형성될 수 있고, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 기판(100) 상면에 평행한 수평 방향 예를 들어, 상기 제3 방향으로 돌출된 돌출부를 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴(220)은 상기 채널(165)의 외측벽으로부터 상기 제3 방향을 따라 순차적으로 적층되고, 상기 제1 방향으로 각각 제1, 제2 및 제3 폭들(W1, W2, W3)을 갖는 제1, 제2 및 제3 부분들(220a, 220b, 220c)을 포함할 수 있다.
터널 절연 패턴의 제1 부분(220a)은 상기 제3 방향으로 상기 각 게이트 전극들에 대향하는 채널(165)의 외측벽 부분에 형성된 제2 리세스(167)를 채울 수 있다. 이때, 터널 절연 패턴의 제1 부분(220a) 상면은 이에 대향하는 상기 각 게이트 전극들 상부에 형성된 절연 패턴(115)의 하면보다 높을 수 있으며, 터널 절연 패턴의 제1 부분(220a) 하면은 이에 대향하는 상기 각 게이트 전극들 하부에 형성된 절연 패턴(115)의 상면보다 낮을 수 있다.
터널 절연 패턴의 제2 부분(220b)은 제1 부분(220a)을 커버하도록 이의 외측벽 상에 형성될 수 있으며, 이에 대향하는 상기 각 게이트 전극들을 향해 상기 제3 방향으로 돌출될 수 있다. 터널 절연 패턴의 제2 부분(220b) 상면은 이에 대향하는 상기 각 게이트 전극들의 상부에 형성된 절연 패턴(115)의 하면에 접촉할 수 있으며, 터널 절연 패턴의 제2 부분(220b) 하면도 이에 대향하는 상기 각 게이트 전극들의 하부에 형성된 절연 패턴(115)의 상면에 접촉할 수 있다.
터널 절연 패턴의 제3 부분(220c)은 제2 부분(220b)의 외측벽 상에 형성되며, 상기 제3 방향을 따라 이에 대향하는 상기 각 게이트 전극들을 향해 상기 제3 방향으로 돌출되어 상기 돌출부를 형성할 수 있다. 다만, 터널 절연 패턴의 제3 부분(220c) 상면은 이에 대향하는 상기 각 게이트 전극들의 상부에 형성된 절연 패턴(115)의 하면에 접촉하지 않을 수 있고, 터널 절연 패턴의 제3 부분(220c) 하면도 이에 대향하는 상기 각 게이트 전극들의 하부에 형성된 절연 패턴(115)의 상면에 접촉하지 않을 수 있다. 일 실시예에 있어서, 터널 절연 패턴의 제3 부분(220c)은 터널 절연 패턴의 제2 부분(220b)의 상기 제1 방향으로의 가운데 부분에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 부분(220a)의 제1 폭(W1)은 제2 부분(220b)의 제2 폭(W2)보다 클 수 있고, 제2 부분(220b)의 제2 폭(W2)은 제3 부분(220c)의 제3 폭(W3)보다 클 수 있다. 즉, 제1, 제2 및 제3 부분들(220a, 220b, 220c)의 제1, 제2 및 제3 폭들(W1, W2, W3)은 이 순서대로 크기가 점차 작아질 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴의 제3 부분(220c)은 터널 절연 패턴의 제2 부분(220b), 전하 트래핑 패턴 구조물(235), 블로킹 패턴 구조물(245) 및 제2 블로킹 패턴(225)에 의해 둘러싸일 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴(220)의 최상면 즉, 터널 절연 패턴의 제1 부분(220a)의 상면은 상부 전하 트래핑 패턴(235a)의 상면보다 높을 수 있고, 터널 절연 패턴(220)의 최하면 즉, 터널 절연 패턴의 제1 부분(220a)의 하면은 하부 전하 트래핑 패턴(235b)의 하면보다 낮을 수 있다.
터널 절연 패턴(220), 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 채널(165)의 외측벽을 따라 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
전하 트래핑 패턴 구조물(235)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있고, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 전하 트래핑 패턴 구조물(235)은 터널 절연 패턴(220)의 상기 돌출부 즉, 터널 절연 패턴의 제3 부분(220c)에 의해 상기 제1 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들(235a, 235b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 상부 및 하부 전하 트래핑 패턴들(235a, 235b)은 상기 제3 방향을 따라 오목한 형상의 외측벽을 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 각 상부 및 하부 전하 트래핑 패턴들(235a, 235b)은 상기 제3 방향을 따라 볼록한 형상의 외측벽을 가질 수도 있으며, 혹은 기판(100) 상면에 수직한 외측벽을 가질 수도 있다.
블로킹 패턴 구조물(245)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 블로킹 패턴 구조물(245)은 터널 절연 패턴(220)의 상기 돌출부 즉, 터널 절연 패턴의 제3 부분(220c)에 의해 상기 제1 방향으로 서로 이격된 상부 및 하부 제1 블로킹 패턴들(245a, 245b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴의 제1 부분(220a)의 상면은 상부 제1 블로킹 패턴(245a)의 상면보다 높을 수 있고, 상기 터널 절연 패턴의 제1 부분(220a)의 하면은 하부 제1 블로킹 패턴(245b)의 하면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 각 상부 제1 블로킹 패턴(245a)의 상면 및 상부 전하 트래핑 패턴(235a)의 상면은 서로 동일한 높이에 형성되어, 상부에 형성된 절연 패턴(115)과 접촉할 수 있고, 상기 각 하부 제1 블로킹 패턴(245b)의 하면 및 하부 전하 트래핑 패턴(235b)의 하면도 서로 동일한 높이에 형성되어, 하부에 형성된 절연 패턴(115)과 접촉할 수 있다.
제1 층간 절연막(130)은 채널(225) 및 최상층 절연 패턴(115) 상에 형성될 수 있으며, 패드(180)는 제1 층간 절연막(130)을 관통하여 채널(165) 상면에 접촉할 수 있다. 제2 층간 절연막(190)은 제1 층간 절연막(130) 및 패드(180) 상에 형성될 수 있다.
스페이서(270)는 절연 패턴들(115) 및 상기 게이트 전극들을 관통하여 기판(100) 상면을 노출시키며 상기 제2 방향으로 연장되는 제2 개구(200)의 측벽에 형성될 수 있으며, 공통 소스 라인(CSL)(280)은 제2 개구(200)의 나머지 부분을 채울 수 있다.
제3 층간 절연막(290)은 제2 층간 절연막(190), 공통 소스 라인(CSL)(280), 스페이서(270) 및 제2 블로킹 패턴(255) 상에 형성될 수 있다.
콘택 플러그(300)는 제2 및 제3 층간 절연막들(190, 290)을 관통하여 패드(180) 상면에 접촉할 수 있다.
비트 라인(320)은 제4 층간 층간 절연막(310)을 관통하여 콘택 플러그(300) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(320)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상기 게이트 전극들과 채널(165) 사이에 형성된 전하 트래핑 패턴 구조물(235)은 상기 제1 방향을 따라 서로 이격된 상부 및 하부 전하 트래핑 패턴들(235a, 235b)을 포함할 수 있으므로, 각각의 상부 및 하부 전하 트래핑 패턴들(235a, 235b)을 통하여 상기 게이트 전극들로 전자가 효과적으로 주입될 수 있으며, 이에 따라 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
또한, 전하 트래핑 패턴 구조물들(235)은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 각 전하 트래핑 패턴 구조물들(235)은 각 절연 패턴들(115)에 의해 서로 분리될 수 있으므로, 이웃하는 게이트 전극들 간의 간섭(Interference)이 최소화될 수 있으며, 상기 각 게이트 전극들 사이의 커플링(Coupling)의 발생이 감소할 수 있다.
도 3 내지 도 15는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 3-9a 및 10-15는 도 1의 A-A'선을 따라 절단한 단면도들이고, 도 9b는 도 9a의 X 영역에 대한 확대 단면도이다.
도 3을 참조하면, 기판(100) 상에 절연막(110) 및 희생막 구조물(120)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 절연막들(110) 및 복수의 희생막 구조물들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 3에는 예시적으로, 8개 층의 절연막들(110) 및 7개 층의 희생막 구조물들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 절연막(110) 및 희생막 구조물(120)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
희생막 구조물(120)은 2개 층의 제1 희생막들(120a) 사이에 1개 층의 제2 희생막(120b)이 형성된 구조일 수 있다. 즉, 하나의 희생막 구조물(120)에는 제1 희생막(120a), 제2 희생막(120b) 및 제1 희생막(120a)이 이 순서대로 적층될 수 있다. 이때, 제2 희생막(120b)의 두께는 제1 희생막(120a)의 두께보다 작을 수 있다.
절연막(110) 및 희생막 구조물(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함할 수 있다. 희생막 구조물(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 희생막 구조물(120)의 제1 및 제2 희생막들(120a, 120b)은 서로 식각 선택비를 가질 수 있다.
예를 들어, 각 제1 및 제2 희생막들(120a, 120b)은 실리콘 질화물을 포함하되, 특정 식각액 혹은 특정 식각 가스에 대해 제2 희생막(120b)이 제1 희생막(120a)에 비해 더 높은 식각률을 가질 수 있다. 이에 따라, 상기 식각액 혹은 식각 가스를 사용하는 식각 공정이 수행될 때, 제1 희생막(120a)은 제2 희생막(120b)에 비해 상대적으로 적게 식각될 수 있다.
이와는 달리, 제1 및 제2 희생막들(120a, 120b)은 서로 다른 물질을 포함할 수도 있다. 예를 들어, 제1 및 제2 희생막들(120a, 120b)은 각각 실리콘 질화물 및 실리콘 산질화물을 포함할 수 있으며, 이와는 반대로, 제1 및 제2 희생막들(120a, 120b)은 각각 실리콘 산질화물 및 실리콘 질화물을 포함할 수도 있다. 이에 따라, 제2 희생막(120b)을 제거하기 위한 식각 공정이 수행될 때, 제1 희생막(120a)은 상대적으로 적게 식각될 수 있다.
예시적인 실시예들에 있어서, 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 1번째 층에 형성된 최하층 절연막(110)은 다른 층의 절연막(110)에 비해 작은 두께를 가질 수 있고, 상기 최하층 절연막(110)을 제외한 나머지 절연막들(110)은 실질적으로 서로 동일한 두께를 가질 수 있다.
도 4를 참조하면, 최상층 절연막(110) 상에 제1 층간 절연막(130)를 형성한 후, 식각 마스크(도시되지 않음)를 사용하는 식각 공정을 수행하여 하부의 제1 층간 절연막(130), 절연막들(110) 및 희생막 구조물들(120)을 식각함으로써, 이들을 관통하여 기판(100) 상면을 노출시키는 채널 홀(hole)(140)을 형성할 수 있다.
일 실시예에 있어서, 채널 홀(140)은 상기 기판(100) 상부도 부분적으로 관통할 수 있다.
도 5를 참조하면, 채널 홀(140)에 의해 노출된 각 희생막 구조물들(120) 중 제2 희생막(120b)의 측벽을 부분적으로 제거하여 제1 리세스들(150)을 형성할 수 있다.
각 제1 리세스들(150)은 각 제2 희생막(120b)들을 전체적으로 제거하여 형성되는 것이 아니라 부분적으로만 제거하여 형성될 수 있으며, 예를 들어, 상기 제3 방향으로 일정한 깊이를 갖도록 형성될 수 있다. 이에 따라, 교대로 반복적으로 적층된 절연막들(110) 및 희생막 구조물들(120)은 전체적으로 상기 제1 방향을 따라 요철 형상을 가질 수 있다.
이때, 제2 희생막(120b)은 제1 희생막(120a)에 대해 식각 선택비를 가지므로, 제1 리세스들(150)이 형성될 때 제1 희생막(120a)은 거의 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 제1 리세스들(150)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있다.
도 6을 참조하면, 채널 홀(140)에 의해 노출된 기판(100) 상면, 절연막들(110) 및 희생막 구조물들(120)의 측벽, 및 제1 층간 절연막(130)의 상면에 채널막(160)을 형성할 수 있다.
채널막(160)은 각 제1 리세스들(150)을 채우도록 형성될 수 있으며, 각 제2 희생막들(120b)에 대향하는 채널막(160)의 외측벽 부분은 나머지 외측벽 부분보다 기판(100) 상면에 평행한 수평 방향 예를 들어, 상기 제3 방향으로 돌출되어 돌출부를 형성할 수 있다. 이에 따라, 상기 채널막(160)의 외측벽은 전체적으로 요철 형상을 가질 수 있다.
채널막(160)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있다. 채널막(160)이 비정질 실리콘을 포함하는 경우, 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
도 7을 참조하면, 채널 홀(140)의 나머지 부분을 충분히 채우는 매립막을 채널막(160) 상에 형성한 후, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 매립막 및 채널막(160)을 평탄화함으로써, 채널 홀(140)을 채우는 매립 패턴(175) 및 채널(165)을 각각 형성할 수 있다. 이때, 채널(165)은 컵 형상으로 형성될 수 있으며, 매립 패턴(175)은 필라(pillar) 형상으로 형성될 수 있다.
채널(165)은 상기 각 제2 및 제3 방향들을 따라 복수 개로 형성되어, 채널 어레이를 형성할 수 있다.
매립막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 각 매립 패턴(175) 및 채널(165)의 상부를 제거하여 트렌치를 형성하고, 상기 트렌치를 채우는 패드(180)를 형성할 수 있다.
구체적으로, 각 매립 패턴(175) 및 채널(165)의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 패드막을 매립 패턴(175), 채널(165) 및 제1 층간 절연막(130) 상에 형성하고, 제1 층간 절연막(130)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(180)를 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 패드막은 불순물이 도핑된 폴리실리콘 혹은 비정질 실리콘을 포함할 수 있으며, 상기 패드막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
도 8을 참조하면, 제1 층간 절연막(130) 및 패드(180) 상에 제2 층간 절연막(190)을 형성한 후, 식각 마스크를 사용하는 식각 공정을 통해 제1 및 제2 층간 절연막들(130, 190), 절연막들(110) 및 희생막 구조물들(120)을 관통하는 제2 개구(200)를 형성하여 기판(100) 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 제2 개구(200)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
제2 개구(200)가 형성됨에 따라서, 절연막(110)은 절연 패턴(115)으로 변환될 수 있으며, 희생막 구조물(120)은 희생 패턴 구조물(도시되지 않음)으로 변환될 수 있다.
이후, 제2 개구(200)에 의해 노출된 상기 희생 패턴 구조물들을 제거하여, 각 층의 절연 패턴들(115) 사이에 갭(210)을 형성할 수 있으며, 갭(210)에 의해 채널(165) 외측벽의 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(200)에 의해 노출된 상기 희생 패턴 구조물들을 제거할 수 있다.
이때, 갭(210)에 의해 노출된 채널(165)의 상기 외측벽 부분은 상기 수평 방향 예를 들어, 상기 제3 방향으로 돌출된 돌출부를 포함할 수 있다.
도 9a를 참조하면, 갭(210)에 의해 노출된 채널(165)의 상기 외측벽 부분에 대해 산화 공정을 수행할 수 있으며, 이에 따라 채널(165)의 외측벽 상에는 터널 절연 패턴(220)이 형성될 수 있다.
터널 절연 패턴(220)은 갭(210)에 의해 노출된 채널(165)의 상기 외측벽 부분이 산화되어 형성된 것이므로, 상기 수평 방향 예를 들어, 상기 제3 방향으로 돌출된 돌출부를 포함할 수 있다.
또한 상기 산화 공정 시, 채널(165)의 일부가 터널 절연 패턴(220)으로 변환되었으므로, 상기 제3 방향으로 터널 절연 패턴(220)에 대향하는 채널(165) 부분은 나머지 채널(165) 부분에 비해 상기 제3 방향으로 더 작은 두께를 가질 수 있다. 이에 따라, 채널(165)은 상기 제1 방향을 따라 일정하지 않은 두께를 가질 수 있다.
터널 절연 패턴(220), 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 채널(165)의 외측벽을 따라 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴(220)은 각각 편평한 상면 및 하면을 가질 수 있고, 기판(100) 상면에 대해 수직한 내측벽을 가질 수 있다.
한편, 상기 산화 공정 시, 제2 개구(200)에 의해 노출된 기판(100) 상면 부분도 함께 산화되어 산화막(103)이 형성될 수 있다. 이에 따라, 산화막(103)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 9b를 참조하면, 터널 절연 패턴(220)은 채널(165)의 외측벽으로부터 상기 제3 방향을 따라 순차적으로 적층되고, 상기 제1 방향으로 각각 제1, 제2 및 제3 폭들(W1, W2, W3)을 갖는 제1, 제2 및 제3 부분들(220a, 220b, 220c)을 포함할 수 있다.
터널 절연 패턴의 제1 부분(220a)은 상기 제3 방향으로 갭(210)에 대향하는 채널(165)의 외측벽 부분에 형성된 제2 리세스(167)를 채울 수 있고, 이때 제2 리세스(167)의 상하면은 각각 갭(210)의 상하면보다 더 높고 낮을 수 있다. 이에 따라, 제2 리세스(167)를 채우는 터널 절연 패턴의 제1 부분(220a)의 상면은 인접한 갭(210)의 상부에 형성된 절연 패턴(115)의 하면보다 높을 수 있으며, 터널 절연 패턴의 제1 부분(220a)의 하면은 인접한 갭(210)의 하부에 형성된 절연 패턴(115)의 상면보다 낮을 수 있다.
터널 절연 패턴의 제2 부분(220b)은 제1 부분(220a)을 커버하도록 이의 외측벽 상에 형성될 수 있으며, 상기 제3 방향으로 갭(210)을 부분적으로 채울 수 있다. 이에 따라, 터널 절연 패턴의 제2 부분(220b)의 상면은 인접한 갭(210)의 상부에 형성된 절연 패턴(115)의 하면에 접촉할 수 있으며, 터널 절연 패턴의 제2 부분(220b)의 하면도 인접한 갭(210)의 하부에 형성된 절연 패턴(115)의 상면에 접촉할 수 있다.
터널 절연 패턴의 제3 부분(220c)은 제2 부분(220b) 상에 형성되며, 상기 제3 방향으로 갭(210) 내부로 돌출될 수 있다. 다만, 터널 절연 패턴의 제3 부분(220c) 상면은 인접한 갭(210)의 상부 에 형성된 절연 패턴(115)의 하면에 접촉하지 않을 수 있고, 터널 절연 패턴의 제3 부분(220c) 하면도 인접한 갭(210)의 하부에 형성된 절연 패턴(115)의 상면에 접촉하지 않을 수 있다. 일 실시예에 있어서, 터널 절연 패턴의 제3 부분(220c)은 터널 절연 패턴의 제2 부분(220b)의 상기 제1 방향으로의 가운데 부분에 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 부분(220a)의 제1 폭(W1)은 제2 부분(220b)의 제2 폭(W2)보다 클 수 있고, 제2 부분(220b)의 제2 폭(W2)은 제3 부분(220c)의 제3 폭(W3)보다 클 수 있다. 즉, 제1, 제2 및 제3 부분들(220a, 220b, 220c)의 제1, 제2 및 제3 폭들(W1, W2, W3)은 이 순서대로 크기가 점차 작아질 수 있다.
일 실시예에 있어서, 제1 부분(220a)은 상기 제3 방향으로 제2 부분(220b)보다는 크고, 제3 부분(220c)보다는 작은 두께를 가질 수 있다. 즉, 제3 부분(220c)은 상기 제3 방향으로 가장 큰 두께를 가질 수 있고, 제2 부분(220b)은 상기 제3 방향으로 가장 작은 두께를 가질 수 있다.
도 10을 참조하면, 제2 개구(200) 및 갭(210)에 의해 노출된 터널 절연 패턴(220)의 외측벽, 각 절연 패턴들(115)의 상면, 하면 및 측벽, 산화막(103), 및 각 제1 및 제2 층간 절연막들(130, 190)의 표면 상에 전하 트래핑 막(230)을 컨포멀하게 형성한 후, 이를 부분적으로 식각하여 전하 트래핑 패턴 구조물(235)을 형성할 수 있다. 전하 트래핑 막(230)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
구체적으로, 전하 트래핑 막(230)은 화학 기상 증착(CVD) 공정, 플라스마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있으며, 전체적으로 균일한 두께를 갖도록 수행될 수 있다. 다만, 터널 절연 패턴(220)의 상기 외측벽이 상기 제3 방향으로 돌출된 돌출부를 포함함에 따라, 터널 절연 패턴의 제3 부분(220c)과 각 절연 패턴들(115) 사이의 공간에 형성된 전하 트래핑 막(230) 부분은 다른 부분보다 두꺼운 두께를 가질 수 있다.
도 11을 참조하면, 전하 트래핑 막(230)에 대해 습식 식각 공정을 수행할 수 있다. 이때, 전하 트래핑 막(230)은 전체적으로 균일한 두께를 가지므로, 대부분 제거될 수 있다. 다만, 터널 절연 패턴의 제3 부분(220c)과 각 절연 패턴들(115) 사이의 공간에 형성되어 상대적으로 두꺼운 두께를 갖는 전하 트래핑 막(230) 부분은 상기 식각 공정 이후에도 완전히 제거되지 않을 수 있으며, 일부 잔류하여 전하 트래핑 패턴 구조물(235)을 형성할 수 있다.
전하 트래핑 패턴 구조물(235)은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 전하 트래핑 패턴 구조물(235)은 상기 터널 절연 패턴(220)의 돌출부 즉, 터널 절연 패턴의 제3 부분(220c)에 의해 상기 제1 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들(235a, 235b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴(220)의 최상면 즉, 터널 절연 패턴의 제1 부분(220a)의 상면은 상부 전하 트래핑 패턴(235a)의 상면보다 높을 수 있고, 터널 절연 패턴(220)의 최하면 즉, 터널 절연 패턴의 제1 부분(220a)의 하면은 하부 전하 트래핑 패턴(235b)의 하면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 각 상부 및 하부 전하 트래핑 패턴들(235a, 235b)은 상기 제3 방향을 따라 오목한 형상의 외측벽을 가질 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 각 상부 및 하부 전하 트래핑 패턴들(235a, 235b)은 상기 제3 방향을 따라 볼록한 형상의 외측벽을 가질 수도 있으며, 혹은 상기 기판(100) 상면에 수직한 외측벽을 가질 수도 있다.
도 12를 참조하면, 제2 개구(200) 및 갭(210)에 의해 노출된 터널 절연 패턴(220)의 외측벽, 전하 트래핑 패턴 구조물(235)의 외측벽, 각 절연 패턴들(115)의 상면, 하면 및 측벽, 산화막(103), 및 상기 각 제1 및 제2 층간 절연막들(130, 190)의 표면 상에 제1 블로킹 막(240)을 컨포멀하게 형성할 수 있다.
제1 블로킹 막(240)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
도 13을 참조하면, 제1 블로킹 막(240)에 대해 예를 들어, 습식 식각 공정과 같은 식각 공정을 수행하여 블로킹 패턴 구조물(245)을 형성할 수 있다.
블로킹 패턴 구조물(245)은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 블로킹 패턴 구조물(245)은 터널 절연 패턴(220)의 상기 돌출부 즉, 터널 절연 패턴의 제3 부분(220c)에 의해 상기 제1 방향으로 서로 이격된 상부 및 하부 제1 블로킹 패턴들(245a, 245b)을 포함할 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴의 제1 부분(220a)의 상면은 상부 제1 블로킹 패턴(245a)의 상면보다 높을 수 있고, 상기 터널 절연 패턴의 제1 부분(220a)의 하면은 하부 제1 블로킹 패턴(245b)의 하면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 각 상부 제1 블로킹 패턴(245a)의 상면 및 상부 전하 트래핑 패턴(235a)의 상면은 서로 동일한 높이에 형성되어, 상부에 형성된 절연 패턴(115)과 접촉할 수 있고, 상기 각 하부 제1 블로킹 패턴(245b)의 하면 및 하부 전하 트래핑 패턴(235b)의 하면도 서로 동일한 높이에 형성되어, 하부에 형성된 절연 패턴(115)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 각 상부 및 하부 제1 블로킹 패턴들(245a, 245b)은 상기 제3 방향을 따라 오목한 형상의 외측벽을 가질 수 있다.
도 14를 참조하면, 제2 개구(200) 및 갭(210)에 의해 노출된 터널 절연 패턴(220)의 외측벽, 블로킹 패턴 구조물(245)의 외측벽, 각 절연 패턴들(115)의 상면, 하면 및 측벽, 산화막(103), 및 각 제1 및 제2 층간 절연막들(130, 190)의 표면 상에 제2 블로킹 막(250)을 컨포멀하게 형성한 후, 제2 블로킹 막(250) 상에 갭(210)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성할 수 있다.
제2 블로킹 막(250)은 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
상기 게이트 전극막은 순차적으로 적층된 게이트 배리어 막 및 게이트 도전막을 포함할 수 있다. 상기 게이트 도전막은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 상기 게이트 배리어 막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
이후, 상기 게이트 전극막을 부분적으로 제거하여, 갭(210) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막 및 게이트 배리어 막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 각각 연장되는 복수 개의 게이트 전극들은 제2 개구(240)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(263, 265, 267)을 포함할 수 있다. 이때, 제1 게이트 전극(263)은 그라운드 선택 라인(GSL) 역할을 수행할 수 있고, 제2 게이트 전극(265)은 워드 라인 역할을 수행할 수 있으며, 제3 게이트 전극(267)은 스트링 선택 라인(SSL) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(263, 265, 267)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(263, 265) 사이 및/또는 제2 및 제3 게이트 전극들(265, 267) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(263)은 최하층에 형성되고, 제3 게이트 전극(267)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(265)은 제1 게이트 전극(263) 및 제3 게이트 전극(267) 사이에서 복수 개의 층들에 형성될 수 있다.
제1 게이트 전극(263)은 제1 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴을 포함할 수 있고, 제2 게이트 전극(265)은 제2 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴을 포함할 수 있으며, 제3 게이트 전극(267)은 제3 게이트 도전 패턴 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 각 게이트 전극들의 채널(165)에 대향하는 측벽은 상기 제3 방향을 따라 오목한 형상을 가질 수 있다.
도 15를 참조하면, 산화막(103) 아래에 형성된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성한 후, 불순물 영역(105) 상면, 제2 개구(200)의 측벽 및 제2 층간 절연막(190) 상면에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 제2 개구(200)의 측벽 상에 스페이서(270)를 형성할 수 있으며, 이에 따라 기판(100) 상부에 형성된 불순물 영역(105)이 부분적으로 노출될 수 있다.
상기 불순물은 예를 들어, 인, 비소와 같은 n형 불순물을 포함할 수 있고, 상기 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
이후, 노출된 불순물 영역(105) 상에 제2 개구(200)의 나머지 부분을 채우는 공통 소스 라인(CSL)(280)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 개구(200)를 채우는 도전막을 노출된 불순물 영역(105), 스페이서(270), 및 제2 층간 절연막(190) 상에 형성한 후, 제2 층간 절연막(190)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 공통 소스 라인(CSL)(280)을 형성할 수 있다. 이때, 제2 층간 절연막(190) 상면에 형성된 제2 블로킹 막(250) 부분도 함께 제거될 수 있으며, 이에 따라 제2 블로킹 패턴(255)으로 변환될 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
다시 도 1, 2a 및 2b를 참조하면, 제2 층간 절연막(190), 공통 소스 라인(CSL)(280), 스페이서(270) 및 제2 블로킹 패턴(255) 상에 제3 층간 절연막(290)을 형성한 후, 제3 층간 절연막(290) 및 제2 층간 절연막(190)를 관통하여 패드(180) 상면에 접촉하는 콘택 플러그(300)를 형성할 수 있다.
이후, 제3 층간 절연막(290) 및 콘택 플러그(300) 상에 제4 층간 절연막(310)을 형성한 후, 제4 층간 절연막(310)을 관통하여 콘택 플러그(300) 상면에 접촉하는 비트 라인(320)을 형성함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
제3 및 제4 층간 절연막들(290, 310)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 콘택 플러그(300) 및 비트 라인(320)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 비트 라인(320)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
전술한 바와 같이, 상기 게이트 전극들과 채널(165) 사이에 형성된 전하 트래핑 패턴 구조물(235)은 상기 제1 방향을 따라 서로 이격된 상부 및 하부 전하 트래핑 패턴들(235a, 235b)을 포함할 수 있으므로, 각각의 상부 및 하부 전하 트래핑 패턴들(235a, 235b)을 통하여 상기 게이트 전극들로 전자가 효과적으로 주입될 수 있으며, 이에 따라 상기 수직형 메모리 장치의 전기적 특성이 향상될 수 있다.
또한, 전하 트래핑 패턴 구조물들(235)은 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있고, 각 전하 트래핑 패턴 구조물들(235)은 각 절연 패턴들(115)에 의해 서로 분리될 수 있으므로, 이웃하는 게이트 전극들 간의 간섭(Interference)이 최소화될 수 있으며, 상기 각 게이트 전극들 사이의 커플링(Coupling)의 발생이 감소할 수 있다.
도 16은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 16은 도 1의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 터널 절연 패턴(220) 내측벽의 형상을 제외하면, 도 1, 2a 및2b를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 16을 참조하면, 터널 절연 패턴(220)은 채널(165)에 접촉하는 내측벽이 기판(100) 상면에 수직하지 않고 변동하는 기울기를 가질 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴(220) 내측벽의 상부는 위로 갈수록 절대값이 감소하는 기울기를 가질 수 있고 상기 내측벽의 하부는 아래로 갈수록 절대값이 감소하는 기울기를 가질 수 있으며, 터널 절연 패턴(220) 내측벽의 나머지 부분은 기판(100) 상면에 수직한 기울기를 가질 수 있다.
도 17 및 도 18은 예시적인 실시예들에 따른 수직형 메모리 장치들을 설명하기 위한 단면도들이다. 이때, 각 도 17 및 도 18은 도 1의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 각 전하 트래핑 패턴 구조물 및 블로킹 패턴 구조물의 형상을 제외하면, 도 1, 2a 및 2b를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 17을 참조하면, 각 상부 및 하부 전하 트래핑 패턴들(235a, 235b)은 기판(100) 상면에 수직한 외측벽을 가질 수 있고, 각 상부 및 하부 제1 블로킹 패턴들(245a, 245b)도 기판(100) 상면에 수직한 외측벽을 가질 수 있다.
이에 따라, 제2 블로킹 패턴(255)의 블로킹 패턴 구조물(245)의 상기 외측벽에 접촉하는 부분은 기판(100) 상면에 수직한 측벽을 가질 수 있다.
도 18을 참조하면, 각 상부 및 하부 전하 트래핑 패턴들(235a, 235b)은 상기 제3 방향을 따라 볼록한 형상의 외측벽을 가질 수 있고, 각 상부 및 하부 제1 블로킹 패턴들(245a, 245b)도 상기 제3 방향을 따라 볼록한 형상의 외측벽을 가질 수 있다.
이에 따라, 제2 블로킹 패턴(255)의 블로킹 패턴 구조물(245)의 상기 외측벽에 접촉하는 부분은 상기 제3 방향을 따라 오목한 형상의 측벽을 가질 수 있다.
도 19는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 이때, 도 19는 도 1의 A-A'선을 따라 절단한 단면도이다. 상기 수직형 메모리 장치는 블로킹 패턴 구조물의 형상을 제외하면, 도 1, 2a 및 2b를 참조로 설명한 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 19를 참조하면, 상기 수직형 메모리 장치는 도 3 내지 도 15, 및 도 1, 2a 및 2b를 참조로 설명한 공정들 중 도 13을 참조로 설명한 공정을 수행하지 않음으로써 형성될 수 있다.
즉, 제1 블로킹 막(240)을 형성한 후, 이를 부분적으로 식각하지 않을 수 있으며, 제1 블로킹 막(240) 상에 제2 블로킹 막(250)이 순차적으로 형성될 수 있다. 이에 따라, 블로킹 패턴 구조물(245)은 상기 제1 방향으로 서로 이격되지 않고 일체적으로 형성될 수 있으므로, 제1 블로킹 패턴(245)으로 지칭될 수도 있다.
구체적으로, 도 3 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한 후, 제2 개구(200) 및 갭(210)에 의해 노출된 상기 터널 절연 패턴(220)의 외측벽, 전하 트래핑 패턴 구조물(235)의 외측벽, 각 절연 패턴들(115)의 상면, 하면 및 측벽, 산화막(103), 및 각 제1 및 제2 층간 절연막들(130, 190)의 표면 상에 제1 블로킹 막(240) 및 제2 블로킹 막(250)을 순차적으로 컨포멀하게 형성할 수 있다. 이후, 갭(210)의 나머지 부분을 충분히 채우는 게이트 전극막을 형성할 수 있고, 상기 게이트 전극막을 부분적으로 제거하여 갭(210) 내부에 게이트 전극을 형성할 수 있으며, 도 14 및 도 15, 및 도 1, 2a 및 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹 패턴(245)은 터널 절연 패턴(220)의 상기 돌출부의 상면, 하면, 및 상기 각 게이트 전극들에 대향하는 측벽을 커버할 수 있고, 전하 트래핑 패턴 구조물(235)의 외측벽에 접촉할 수 있다.
도 20 내지 도 23은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 이때, 도 20 내지 도 23은 각각 도 1의 A-A'선을 따라 절단한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 3 내지 15, 및 도 1, 2a 및 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다.
도 20을 참조하면, 갭(210)에 의해 노출된 채널(165)의 외측벽에 대해 산화 공정을 수행하지 않을 수 있으며, 노출된 채널(165)의 외측벽을 부분적으로 식각할 수 있다.
상기 식각 공정은 채널(165)의 외측벽에 형성된 돌출부를 완전히 제거하지 않고, 그 크기만을 감소시키도록 수행될 수 있으며, 이에 따라 채널(165)은 상기 식각 공정 이후에도 요철 형상을 가질 수 있다. 다만, 상기 식각 공정이 수행된 후, 갭(210)에 의해 노출된 채널(165) 부분의 두께가 나머지 부분의 두께보다 작아질 수 있다.
상기 식각 공정은 폴리실리콘 혹은 비정질 실리콘을 선택적으로 제거하는 습식 식각 공정을 포함할 수 있다.
도 21을 참조하면, 터널 절연막(223)을 컨포멀하게 형성할 수 있다. 이에 따라, 제2 개구(200)에 의해 노출된 기판(100) 상면에는 산화막(103)이 형성되지 않을 수 있다.
터널 절연막(223)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 제1 방향 및 상기 제3 방향을 따라 일체로 형성될 수 있다.
터널 절연막(223)은 크기가 감소된 채널(165) 외측벽의 상기 돌출부를 커버하도록 형성되므로, 이웃하는 각 절연 패턴들(115) 사이의 갭(210)의 내부 공간에서 상기 제3 방향으로 돌출된 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 터널 절연막(223)은 전체적으로 균일한 두께로 형성될 수 있으나, 갭(210)에 의해 노출된 채널(165)의 외측벽 부분 에서는 상대적으로 두꺼운 두께를 가질 수 있다.
도 22a 및 도 22b를 참조하면, 도 10 내지 도 13을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
구체적으로, 제2 개구(200) 및 갭(210)에 의해 노출된 터널 절연 패턴(220)의 외측벽, 각 절연 패턴들(115)의 상면, 하면 및 측벽, 산화막(103), 및 각 제1 및 제2 층간 절연막들(130, 190)의 표면 상에 전하 트래핑 막(230)을 컨포멀하게 형성한 후, 이를 부분적으로 식각하여 전하 트래핑 패턴 구조물(235)을 형성할 수 있으며, 제2 개구(200) 및 갭(210)에 의해 노출된 상기 터널 절연 패턴(220)의 외측벽, 전하 트래핑 구조물(235)의 외측벽, 상기 각 절연 패턴들(115)의 상면, 하면 및 측벽, 산화막(103), 및 상기 각 제1 및 제2 층간 절연막들(130, 190)의 표면 상에 제1 블로킹 막(240)을 컨포멀하게 형성한 후, 이를 부분적으로 식각하여 전하 블로킹 패턴 구조물(245)을 형성할 수 있다.
한편, 제1 블로킹 막(240)이 부분적으로 식각될 때, 터널 절연막(223)도 함께 부분적으로 식각될 수 있으며, 이에 따라 터널 절연 패턴(225)이 형성될 수 있다.
예시적인 실시예들에 있어서, 터널 절연 패턴(225)의 최상면은 인접한 갭(210)의 상부에 형성된 절연 패턴(115)의 하면보다 높을 수 있으며, 터널 절연 패턴(225)의 최하면은 인접한 갭(210)의 하부에 형성된 절연 패턴(115)의 상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 각 상부 전하 트래핑 패턴(235a) 및 상부 제1 블로킹 패턴(245a)의 상면, 하면 및 채널(165)에 대향하는 측벽은 터널 절연 패턴(225)에 의해 커버될 수 있고, 각 하부 전하 트래핑 패턴(235b) 및 하부 제1 블로킹 패턴(245b)의 상면, 하면 및 채널(165)에 대향하는 측벽도 터널 절연 패턴(225)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 상부 전하 트래핑 패턴(235a)의 상면 및 하면은 각각 상부 제1 블로킹 패턴(245a)의 상면 및 하면과 동일한 높이에 형성될 수 있고, 상기 하부 전하 트래핑 패턴(235b)의 상면 및 하면도 각각 하부 제1 블로킹 패턴(245b)의 상면 및 하면과 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 방향으로 중간에 터널 절연 패턴(225)이 개재된 채널(165)과 절연 패턴(115) 사이의 최단거리인 제1 거리(D1)는, 상기 제3 방향으로 중간에 터널 절연 패턴(225)이 개재된 채널(165)과 전하 트래핑 구조물(235) 사이의 최단거리인 제2 거리(D2)보다 클 수 있으나, 본 발명의 개념은 반드시 이에 한정되지 않는다. 즉, 제1 거리(D1)는 제2 거리(D2)보다 작을 수 있고, 혹은 제1 및 제2 거리들(D1, D2)은 서로 같을 수도 있다.
예시적인 실시예들에 있어서, 갭(210)에 의해 노출된 터널 절연 패턴(225)의 외측벽 및 블로킹 패턴 구조물(245)의 외측벽은 함께 요철 형상을 가질 수 있다.
도 23을 참조하면, 도 14 및 도 15, 및 도 1 내지 도 2b를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 각 갭(210)에 의해 노출된 터널 절연 패턴(225)의 외측벽 및 블로킹 패턴 구조물(245)의 외측벽이 함께 요철 형상을 가질 수 있으므로, 이에 대향하는 상기 각 게이트 전극들의 측벽도 요철 형상을 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 103: 산화막
105: 불순물 영역 115: 절연 패턴
130, 190, 290, 340: 제1 내지 제4 층간 절연막
165: 채널 175: 매립 패턴
180: 패드 220: 터널 절연 패턴
235: 전하 트래핑 패턴 구조물
235a, 235b: 상부 및 하부 전하 트래핑 패턴
245: 블로킹 패턴 구조물
245a, 245b: 상부 및 하부 제1 블로킹 패턴
255: 제2 블로킹 패턴
263, 265, 267: 제1 내지 제3 게이트 전극
270: 스페이서 280: 공통 소스 라인(CSL)
300: 콘택 플러그 320: 비트 라인

Claims (10)

  1. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장된 채널;
    상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하는 상기 채널의 외측벽 부분에 형성되며, 상기 각 게이트 전극들을 향해 나머지 부분보다 상기 수평 방향으로 돌출된 돌출부를 포함하는 터널 절연 패턴;
    상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물; 및
    상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함하며,
    상기 수평 방향으로 상기 터널 절연 패턴에 대향하는 상기 채널 부분은 나머지 부분에 비해 상기 수평 방향으로 더 작은 두께를 갖고,
    상기 터널 절연 패턴의 돌출부는 상기 터널 절연 패턴의 상기 수직 방향으로의 가운데 부분에 형성되며,
    상기 상부 및 하부 전하 트래핑 패턴들은 상기 터널 절연 패턴의 돌출부에 의해 상기 수직 방향으로 서로 이격된 수직형 메모리 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 블로킹 패턴 구조물은 상기 수직 방향으로 서로 이격된 상부 및 하부 제1 블로킹 패턴들을 포함하며,
    상기 상부 및 하부 제1 블로킹 패턴들은 상기 터널 절연 패턴의 돌출부에 의해 상기 수직 방향으로 서로 이격된 수직형 메모리 장치.
  5. 제4항에 있어서, 상기 각 상부 및 하부 제1 블로킹 패턴들의 외측벽은 상기 수평 방향을 따라 오목한 형상을 갖는 수직형 메모리 장치.
  6. 제1항에 있어서, 상기 터널 절연 패턴은 상기 채널의 외측벽으로부터 상기 수평 방향을 따라 순차적으로 적층되고 상기 수직 방향으로 각각 제1, 제2 및 제3 폭들을 갖는 제1, 제2 및 제3 부분들을 포함하며,
    상기 제1 폭은 상기 제2 폭보다 크고, 상기 제2 폭은 상기 제3 폭보다 큰 수직형 메모리 장치.
  7. 제6항에 있어서, 상기 터널 절연 패턴의 제1 부분은 상기 수직 방향을 따라 상기 채널과 접촉하며,
    상기 터널 절연 패턴의 제3 부분은 상기 제2 부분으로부터 상기 수평 방향을 따라 상기 각 게이트 전극들을 향해 돌출된 수직형 메모리 장치.
  8. 제1항에 있어서, 상기 각 상부 및 하부 전하 트래핑 패턴들의 외측벽은 상기 수평 방향을 따라 오목한 형상을 갖는 수직형 메모리 장치.
  9. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장되며, 상기 각 게이트 전극들을 향해 돌출된 돌출부를 포함하는 채널;
    상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들에 대향하는 채널의 외측벽 부분 및 돌출부에 형성된 터널 절연 패턴;
    상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며, 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물; 및
    상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함하며,
    상기 채널에 대향하는 상기 각 게이트 전극들의 측벽은 상기 수평 방향을 따라 오목한 수직형 메모리 장치.
  10. 기판 상면에 수직한 수직 방향을 따라 상기 기판 상에 서로 이격된 게이트 전극들;
    상기 게이트 전극들을 관통하여 상기 수직 방향으로 연장되며, 상기 게이트 전극들에 대향하는 외측벽 부분들에 형성되어 상기 수직 방향으로 서로 이격된 리세스들을 갖는 채널;
    상기 채널의 각 리세스들을 채우며 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들을 향해 돌출된 터널 절연 패턴;
    상기 터널 절연 패턴과 상기 각 게이트 전극들 사이에 각각 형성되며, 상기 터널 절연 패턴에 의해 상기 수직 방향으로 서로 이격된 상부 및 하부 전하 트래핑 패턴들을 포함하는 전하 트래핑 패턴 구조물; 및
    상기 전하 트래핑 패턴 구조물과 상기 각 게이트 전극들 사이에 형성된 블로킹 패턴 구조물을 포함하는 수직형 메모리 장치.
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