KR102624498B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
수직형 메모리 장치는, 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 층간 절연 패턴들, 층간 절연 패턴들 사이에 각각 형성된 복수의 게이트 전극들, 기판 상에 수직 방향으로 연장되어 층간 절연 패턴들 및 게이트 전극들을 관통하는 채널, 및 채널과 게이트 전극들 사이에 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴을 포함하는 전하 저장 패턴 구조물을 구비할 수 있다. 전하 트래핑 패턴 구조물은 게이트 전극들 중 제1 게이트 전극들의 측벽들에 수평 방향으로 각각 인접하면서 수직 방향을 따라 서로 이격되도록 복수 개로 형성되되, 복수의 전하 트래핑 패턴들 중에서 제1 전하 트래핑 패턴은 층간 절연 패턴들 중 제1 층간 절연 패턴의 측벽을 따라 수직 방향으로 연장될 수 있다.
Description
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 수직 채널 및 이의 측벽에 형성된 전하 저장 패턴을 포함하는 수직형 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 메모리 장치에서 수직으로 적층되는 층들의 개수가 증가함에 따라서, 스케일 다운을 위해서 각 층들의 두께를 줄이는 것이 필요하다. 하지만 각 층들의 두께가 감소하면 수직으로 이웃하는 셀 들 사이의 커플링에 의해서 특성이 열화된다. 상기 커플링 감소를 위해서, 수직 채널 측벽에 형성되는 전하 트래핑막을 각 층들마다 분리시킬 필요성이 있다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 과제는 우수한 전기적 특성을 갖는 수직형 메모리 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 일 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 층간 절연 패턴들, 상기 층간 절연 패턴들 사이에 각각 형성된 복수의 게이트 전극들, 상기 기판 상에 상기 수직 방향으로 연장되어 상기 층간 절연 패턴들 및 상기 게이트 전극들을 관통하는 채널, 및 상기 채널과 상기 게이트 전극들 사이에 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴을 포함하는 전하 저장 패턴 구조물을 구비할 수 있다. 상기 전하 트래핑 패턴 구조물은 상기 게이트 전극들 중 제1 게이트 전극들의 측벽들에 상기 수평 방향으로 각각 인접하면서 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성되되, 상기 복수의 전하 트래핑 패턴들 중에서 제1 전하 트래핑 패턴은 상기 층간 절연 패턴들 중 제1 층간 절연 패턴의 측벽을 따라 상기 수직 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 각 터널 절연 패턴 및 상기 각 블로킹 패턴은 상기 채널의 측벽을 따라 상기 수직 방향으로 연장되어 상기 복수의 전하 트래핑 패턴들과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹 패턴은 상기 제1 게이트 전극들의 측벽들 및 상기 각 제1 게이트 전극들의 상면 및 하면 일부 상에 형성될 수 있으며, 상기 층간 절연 패턴들의 측벽에 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 블로킹 패턴은 상기 각 제1 게이트 전극들의 상면 및 하면의 상기 채널에 상대적으로 가까운 부분 상에만 형성되고 상기 채널로부터 상대적으로 먼 부분 상에는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 터널 절연 패턴 및 상기 블로킹 패턴 사이에 형성되어 이들에 각각 접촉하는 제1 매립 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 패턴은 상기 제1 게이트 전극들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 패턴은 상기 제1 층간 절연 패턴의 측벽에 상기 수평 방향으로 인접하도록 형성되지는 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 패턴은 상기 복수의 전하 트래핑 패턴들 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 패턴은 상기 각 전하 트래핑 패턴들의 상면 일부 혹은 저면 일부와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연 패턴 및 상기 블로킹 패턴은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 또한 상기 제1 매립 패턴은 상기 터널 절연 패턴 및 상기 블로킹 패턴과 실질적으로 동일한 물질을 포함하여 이들에 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 매립 패턴 내에는 에어 갭이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연 패턴, 상기 제1 전하 트래핑 패턴 및 상기 블로킹 패턴은 상기 채널의 측벽 및 상기 제1 층간 절연 패턴의 측벽 사이에 순차적으로 적층되어 각각 상기 수직 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 그 측벽이 상기 전하 저장 패턴에 상기 수평 방향으로 인접하지 않는 제2 게이트 전극을 더 포함할 수 있으며, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 최하층에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극은 그라운드 선택 라인(GSL) 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 제2 게이트 전극의 측벽에 상기 수평 방향으로 인접하여 상기 기판 및 상기 채널 사이에 형성된 반도체 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연 패턴들은 그 측벽을 따라 상기 제1 전하 트래핑 패턴이 연장되지 않는 제2 층간 절연 패턴들을 더 포함할 수 있으며, 상기 제1 층간 절연 패턴은 상기 각 제2 층간 절연 패턴들보다 더 큰 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 층간 절연 패턴들의 두께는 상기 블로킹 패턴 두께의 2배와 상기 전하 저장 패턴의 두께의 합보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 제2 층간 절연 패턴들의 두께는 상기 블로킹 패턴 두께와 상기 전하 저장 패턴 두께의 합의 2배보다 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연 패턴은 상기 게이트 전극들 중에서 최상층에 형성된 게이트 전극의 상부에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 최상층에 형성된 게이트 전극은 스트링 선택 라인(SSL) 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 층간 절연 패턴은 상기 게이트 전극들 중에서 최하층에 형성된 게이트 전극과 그 바로 상층에 형성된 게이트 전극 사이에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 각 게이트 전극들의 상면, 하면 및 측벽 일부를 커버하는 블로킹 막을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연 패턴들, 상기 블로킹 패턴 및 상기 터널 절연 패턴은 실질적으로 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연 패턴들, 상기 블로킹 패턴 및 상기 터널 절연 패턴은 서로 연결되어 병합될 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연 패턴들, 상기 블로킹 패턴 및 상기 터널 절연 패턴은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 전하 저장 패턴들은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널의 중심으로부터 상기 수평 방향으로 상기 제1 전하 저장 패턴까지의 거리는 상기 수직 방향을 따라 변동할 수 있다.
예시적인 실시예들에 있어서, 상기 채널의 중심으로부터 상기 수평 방향으로 상기 제1 게이트 전극의 측벽에 인접한 상기 제1 전하 저장 패턴 부분까지의 거리는 상기 채널의 중심으로부터 상기 수평 방향으로 상기 제1 층간 절연 패턴의 측벽에 인접한 상기 제1 전하 저장 패턴 부분까지의 거리보다 작을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 게이트 전극들, 상기 게이트 전극들 사이에 각각 형성된 복수의 층간 절연 패턴들, 상기 기판 상에 상기 수직 방향으로 연장되어 상기 게이트 전극들 및 상기 층간 절연 패턴들을 관통하는 채널, 상기 채널과 상기 각 게이트 전극들의 측벽 사이에 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 및 블로킹 패턴을 포함하는 전하 저장 패턴 구조물, 및 상기 채널과 상기 각 층간 절연 패턴들의 측벽 사이에 상기 수평 방향을 따라 순차적으로 적층된 제1 절연 패턴, 제2 절연 패턴 및 제3 절연 패턴을 포함하고, 상기 각 게이트 전극들의 상면 및 하면의 상기 채널에 가까운 부분 상에만 형성된 절연 패턴 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 패턴은 상기 터널 절연 패턴과 동일한 물질을 포함하며 서로 일체적으로 형성될 수 있고, 상기 제3 절연 패턴은 상기 블로킹 패턴과 동일한 물질을 포함하며 서로 일체적으로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 패턴 및 상기 터널 절연 패턴은 실리콘 산화물을 포함할 수 있고, 상기 제3 절연 패턴 및 상기 블로킹 패턴은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연 패턴은 상기 각 게이트 전극들의 상면 및 하면을 부분적으로 커버할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 패턴은 상기 수직 방향을 따라 적층된 하부, 중앙부 및 상부를 포함할 수 있으며, 상기 중앙부의 상기 수평 방향으로의 두께는 상기 각 상부 및 하부의 상기 수평 방향으로의 두께보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 패턴의 상기 중앙부는 상기 제3 절연 패턴에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 제3 절연 패턴은 일정한 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 패턴의 상기 상부 및 하부는 상기 전하 트래핑 패턴에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 전하 트래핑 패턴은 실리콘 질화물을 포함할 수 있고, 상기 제2 절연 패턴은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널의 측벽으로부터 상기 수평 방향을 따라 상기 제2 절연 패턴에 이르는 거리는 상기 채널의 측벽으로부터 상기 수평 방향을 따라 상기 전하 트래핑 패턴에 이르는 거리보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연 패턴과 상기 제1 절연 패턴의 두께는 서로 실질적으로 동일할 수 있고, 상기 블로킹 패턴과 상기 제3 절연 패턴의 두께는 서로 실질적으로 동일할 수 있으며, 상기 제2 절연 패턴의 상기 수직 방향으로의 중앙부의 상기 수평 방향으로의 두께는 상기 전하 트래핑 패턴의 두께보다 크고, 상기 제2 절연 패턴의 상기 수직 방향으로의 각 상부 및 하부의 상기 수평 방향으로의 두께는 상기 전하 트래핑 패턴의 두께보다 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 패턴은 내부에 에어 갭을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 층간 절연 패턴들의 두께는 상기 블로킹 패턴 두께의 2배와 상기 전하 저장 패턴의 두께의 합보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 층간 절연 패턴들의 두께는 상기 블로킹 패턴 두께와 상기 전하 저장 패턴 두께의 합의 2배보다 작거나 같을 수 있다.
상술한 본 발명의 일 과제를 달성하기 위하여, 또 다른 예시적인 실시예들에 따른 수직형 메모리 장치는, 기판 상면에 수직한 수직 방향으로 연장된 채널, 각각이 상기 채널의 외측벽을 둘러싸면서 상기 수직 방향으로 서로 이격된 복수의 게이트 전극들, 및 상기 채널의 외측벽과 상기 게이트 전극들 사이, 및 상기 수직 방향으로 서로 이격된 상기 게이트 전극들 사이에 형성되고, 내부에 전하 트래핑 패턴 구조물을 수용하는 절연 패턴 구조물을 포함할 수 있다. 상기 전하 트래핑 패턴 구조물은, 상기 채널 중심으로부터 상기 기판 상면에 평행한 수평 방향으로의 거리가 상기 수직 방향을 따라 일정하며, 상기 수직 방향으로 서로 이격된 복수의 제1 전하 트래핑 패턴들, 및 상기 채널 중심으로부터 상기 수평 방향으로의 거리가 상기 수직 방향을 따라 변동하는 제2 전하 트래핑 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 전하 트래핑 패턴들은 상기 게이트 전극들 중에서 각 제1 게이트 전극들의 측벽에 상기 수평 방향으로 인접하여 형성될 수 있고, 상기 제2 전하 트래핑 패턴은, 상기 게이트 전극들 중에서 제2 게이트 전극의 측벽에 상기 수평 방향으로 인접하여 형성되는 제1 부분, 및 상기 제1 부분에 연결되며, 상기 제2 게이트 전극의 상부 혹은 하부에 형성된 상기 절연 패턴 구조물 부분에 상기 수평 방향으로 인접하여 형성되는 제2 부분을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 전하 트래핑 패턴의 상기 제1 부분은 상기 제2 전하 트래핑 패턴의 상기 제2 부분보다 상기 채널 중심으로부터 상기 수평 방향으로의 거리가 작을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 최상층에 형성될 수 있고, 상기 제2 전하 트래핑 패턴의 상기 제2 부분은 상기 제2 게이트 전극의 상부에 형성된 상기 절연 패턴 구조물 부분에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 게이트 전극은 상기 게이트 전극들 중에서 상기 기판 상면으로부터 2번째 층에 형성될 수 있고, 상기 제2 전하 트래핑 패턴의 상기 제2 부분은 상기 제2 게이트 전극의 하부에 형성된 상기 절연 패턴 구조물 부분에 인접하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 전하 트래핑 패턴 구조물은 실리콘 질화물을 포함할 수 있고, 상기 절연 패턴 구조물은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널과 상기 절연 패턴 구조물 사이에 형성되고, 금속 산화물을 포함하는 블로킹 막을 더 구비할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 형성할 수 있다. 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀을 형성할 수 있다. 상기 채널 홀에 노출되는 상기 층간 절연막 부분들을 부분적으로 제거하여 상기 채널 홀에 연통되는 제1 및 제2 리세스들을 형성하되, 상기 제1 리세스는 상기 기판 상면에 수직한 수직 방향으로 제1 폭을 갖고, 상기 제2 리세스는 상기 수직 방향으로 상기 제1 폭보다 큰 제2 폭을 가질 수 있다. 상기 채널 홀의 측벽 및 상기 제1 및 제2 리세스들의 내벽 상에 블로킹 막 및 전하 트래핑 막을 순차적으로 형성하되 상기 제1 및 제2 리세스들에 대응하여 상기 전하 트래핑 막 상에 제3 및 제4 리세스들이 형성되고, 상기 제1 폭은 상기 블로킹 막의 두께와 상기 전하 트래핑 막의 두께의 합의 2배보다 작거나 같을 수 있다. 상기 제3 리세스에 인접한 상기 전하 트래핑 막 부분을 제거하여 상기 수직 방향으로 서로 이격된 복수의 전하 트래핑 패턴들을 형성하면서 상기 제3 리세스를 확장시켜 상기 블로킹 막 일부를 노출시킬 수 있다. 상기 확장된 제3 리세스를 채우는 매립 패턴을 형성할 수 있다. 상기 전하 트래핑 패턴들 및 상기 매립 패턴 상에 터널 절연막 및 채널을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 폭은 상기 블로킹 막의 두께의 2배와 상기 전하 트래핑 막의 두께의 합보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 리세스들의 상기 기판 상면에 평행한 수평 방향으로의 깊이는 상기 블로킹 막의 두께보다는 클 수 있고, 상기 블로킹 막의 두께와 상기 전하 트래핑 막의 두께의 합보다는 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 폭은 상기 블로킹 막의 두께와 상기 전하 트래핑 막의 두께의 합의 2배보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 층간 절연막은 제1 두께를 갖는 제1 층간 절연막, 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 층간 절연막을 포함할 수 있고, 상기 제1 리세스는 상기 제1 층간 절연막을 부분적으로 제거하여 형성되고, 상기 제1 폭은 상기 제1 두께와 동일한 크기를 가질 수 있으며, 상기 제2 리세스는 상기 제2 층간 절연막을 부분적으로 제거하여 형성되고, 상기 제2 폭은 상기 제2 두께와 동일한 크기를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제3 리세스에 인접하는 상기 전하 트래핑 막 부분을 제거하여 상기 복수의 전하 트래핑 패턴들을 형성하면서 상기 제3 리세스를 확장시켜 상기 블로킹 막 일부를 노출시킬 때, 상기 전하 트래핑 막 상에 상기 제3 리세스를 채우며 불순물이 도핑된 제1 반도체 막을 형성할 수 있다. 상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시킬 수 있다. 상기 노출된 전하 트래핑 막 부분 및 상기 반도체 패턴 상에 불순물이 도핑되지 않은 제2 반도체 막을 형성할 수 있다. 열처리를 수행하여 상기 반도체 패턴에 인접하는 상기 제2 반도체 막 부분을 불순물로 도핑시킬 수 있다. 상기 불순물이 도핑된 제2 반도체 막 부분 및 상기 반도체 패턴을 제거하여 상기 전하 트래핑 막의 일부를 노출시킬 수 있다. 상기 노출된 전하 트래핑 막 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 전하 트래핑 막 부분을 제거한 이후에, 상기 불순물이 도핑되지 않은 상기 제2 반도체 막 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시킬 때, 상기 제1 반도체 막을 부분적으로 산화시킬 수 있다. 상기 산화된 제1 반도체 막 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시킬 때, 상기 제1 반도체 막에 대해 에치 백 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 막은 1ㅧ 1020cm-3 이상의 고농도로 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 불순물이 도핑된 제1 반도체 막은 상기 제4 리세스 상에서 컨포멀하게 형성될 수 있으며, 이에 따라 상기 제4 리세스는 모두 채워지지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시킬 때, 상기 제4 리세스 상부에 형성된 상기 불순물이 도핑된 제1 반도체 막 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 확장된 제3 리세스를 채우는 매립 패턴을 형성할 때, 상기 전하 트래핑 패턴들 및 상기 노출된 블로킹 막 부분 상에 매립막을 형성할 수 있다. 상기 매립막에 대해 에치 백 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막 및 상기 채널을 형성한 이후에, 상기 층간 절연막들 및 상기 희생막들을 관통하는 개구를 형성할 수 있다. 상기 개구에 의해 노출된 상기 희생막들을 제거하여 상기 블로킹 막을 각각 노출시키는 갭들(gaps)을 형성할 수 있다. 상기 각 갭들을 채우는 게이트 전극을 형성할 수 있다.
상술한 본 발명의 다른 과제를 달성하기 위하여, 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 적층할 수 있다. 상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀을 형성할 수 있다. 상기 채널 홀에 노출되는 상기 층간 절연막 부분들을 부분적으로 제거하여 상기 채널 홀에 연통되는 제1 리세스들을 각각 형성할 수 있다. 상기 채널 홀의 측벽 및 상기 제1 리세스들의 내벽 상에 블로킹 막 및 전하 트래핑 막을 순차적으로 형성하되, 상기 전하 트래핑 막 상에는 상기 제1 리세스들에 대응하여 각각 제2 리세스들이 형성될 수 있다. 상기 제2 리세스들의 나머지 부분을 각각 채우는 불순물이 도핑된 실리콘 패턴들을 형성할 수 있다. 상기 전하 트래핑 막 및 상기 불순물이 도핑된 실리콘 패턴들 상에 실리콘 막을 형성할 수 있다. 열처리를 수행하여 상기 각 불순물이 도핑된 실리콘 패턴들에 인접하는 상기 실리콘 막 부분을 불순물로 도핑시킬 수 있다. 상기 불순물이 도핑된 실리콘 막 부분 및 상기 불순물이 도핑된 실리콘 패턴들을 제거하여 상기 전하 트래핑 막의 일부를 각각 노출시키는 개구들을 형성할 수 있다. 상기 노출된 전하 트래핑 막 부분을 제거하여 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 복수의 전하 트래핑 패턴들을 형성할 수 있다. 상기 잔류하는 실리콘 막을 제거하여 상기 전하 트래핑 패턴들을 노출시킬 수 있다. 상기 각 개구들을 채우는 매립 패턴을 형성할 수 있다. 상기 노출된 전하 트래핑 패턴들 및 상기 매립 패턴들 상에 채널을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 리세스들의 상기 수직 방향으로의 폭은 상기 블로킹 막의 두께의 2배와 상기 전하 트래핑 막의 두께의 합보다 클 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 리세스들의 상기 수직 방향으로의 폭은 상기 블로킹 막 두께와 상기 전하 트래핑 막 두께의 합의 2배보다 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 리세스들의 상기 기판 상면에 평행한 수평 방향으로의 깊이는 상기 블로킹 막의 두께보다는 크고, 상기 블로킹 막의 두께와 상기 전하 트래핑 막의 두께의 합보다는 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 상기 제2 리세스들의 나머지 부분을 각각 채우는 상기 불순물이 도핑된 실리콘 패턴들을 형성할 때, 상기 제2 리세스들의 나머지 부분을 채우는 불순물이 도핑된 실리콘 막을 상기 전하 트래핑 막 상에 형성할 수 있다. 상기 불순물이 도핑된 실리콘 막을 부분적으로 산화시킬 수 있다. 상기 산화된 불순물이 도핑된 실리콘 막 부분을 제거할 수 있다.
전술한 바와 같이 예시적인 실시예들에 따른 수직형 메모리 장치는, 수직 방향으로 서로 이격된 제1 내지 제3 전하 트래핑 패턴들을 포함할 수 있으며, 이에 따라 게이트 전극들 사이의 기생 커패시턴스가 감소될 수 있다. 또한, 상기 수직형 메모리 장치에서 상기 게이트 전극들 사이에 형성되는 각 층간 절연 패턴들의 두께가 블로킹 패턴의 두께와 전하 트래핑 패턴의 두께의 합의 2배보다 작거나 같을 수 있으며, 이에 따라 이를 포함하는 상기 수직형 메모리 장치는 감소된 두께를 가질 수 있다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 5 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 31 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 35 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 39 내지 도 42는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 5 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 31 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 35 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 39 내지 도 42는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2", "제3" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2", "제3" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 및 도 2는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 이때, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
이하에서는, 기판 상면에 실질적으로 수직한 방향을 제1 방향으로 정의하고, 상기 기판 상면에 실질적으로 평행한 수평 방향들 중에서 서로 교차하는 두 방향들을 각각 제2 및 제3 방향들로 정의한다. 예시적인 실시예들에 있어서, 상기 제2 및 제3 방향들은 서로 직교할 수 있다.
도 1 및 도 2를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 형성된 복수의 층간 절연 패턴들(115), 복수의 게이트 전극들(363, 365, 367), 채널(270), 전하 저장 패턴 구조물, 및 제1 매립 패턴들(232)을 포함할 수 있다. 또한 상기 수직형 메모리 장치는 제1 반도체 패턴(150), 제2 매립 패턴(280), 캐핑 패턴(290), 제2 블로킹 막(330), 제2 스페이서(370), 공통 소스 라인(Common Source Line: CSL)(380), 제1 및 제2 마스크들(130, 300), 제1 및 제2 상부 층간 절연막들(390, 410), 콘택 플러그(400) 및 비트 라인(420)을 더 포함할 수 있다.
층간 절연 패턴들(115)은 기판(100) 상에 상기 제1 방향을 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 층간 절연 패턴들(115)은 그 형성되는 층에 따라 상기 제1 방향으로의 두께가 서로 다를 수 있다. 예를 들어, 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층에 형성되는 층간 절연 패턴(115)은 제4 두께(T4)를 가질 수 있고, 2번째 층에 형성되는 층간 절연 패턴(115)은 제3 두께(T3)를 가질 수 있으며, 최상층에 형성되는 층간 절연 패턴(115)은 제2 두께(T2)를 가질 수 있고, 나머지 가운데 층들에 형성되는 각 층간 절연 패턴들(115)은 제1 두께(T1)를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 두께(T4)는 제1 내지 제3 두께들(T1, T2, T3)보다 작을 수 있고, 제1 두께(T1)는 제2 및 제3 두께들(T2, T3)보다 작을 수 있으며, 제2 및 제3 두께들(T2, T3)은 서로 동일할 수도 있고 서로 다를 수도 있다.
이와는 달리, 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층에 형성되는 층간 절연 패턴(115)이 제4 두께(T4)를 가질 수 있고, 3번째 층에 형성되는 층간 절연 패턴(115)이 제3 두께(T3)를 가질 수 있으며, 최상층에 형성되는 층간 절연 패턴(115)이 제2 두께(T2)를 가질 수 있고, 2번째 층 및 나머지 가운데 층들에 형성되는 각 층간 절연 패턴들(115)이 제1 두께(T1)를 가질 수도 있다.
층간 절연 패턴들(115)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 전극들(363, 365, 367)은 층간 절연 패턴들(115) 사이에 각각 형성될 수 있으며, 이에 따라 복수의 층들에 각각 형성되어 서로 이격될 수 있다. 즉, 층간 절연 패턴들(115) 및 게이트 전극들(363, 365, 367)은 기판(100) 상에서 상기 제1 방향으로 교대로 반복적으로 적층될 수 있다. 각 게이트 전극들(363, 365, 367)은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 각 게이트 전극들(363, 365, 367)은 상기 제2 방향으로 연장되는 제2 개구(310) 내에 형성되는 제2 스페이서(370) 및 공통 소스 라인(CSL)(380)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
게이트 전극들(363, 365, 367)은 상기 제1 방향을 따라 순차적으로 형성된 제1 게이트 전극(363), 제2 게이트 전극(365) 및 제3 게이트 전극(367)을 포함할 수 있다. 이때, 제1 게이트 전극(363)은 그라운드 선택 라인(Ground Selection Line: GSL)(363) 역할을 수행할 수 있고, 제2 게이트 전극(365)은 워드 라인(365) 역할을 수행할 수 있으며, 제3 게이트 전극(367)은 스트링 선택 라인(String Selection Line: SSL)(367) 역할을 수행할 수 있다. 각 제1 내지 제3 게이트 전극들(363, 365, 367)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(363, 365) 사이 및/또는 제2 및 제3 게이트 전극들(365, 367) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(363)은 제3 두께(T3)를 갖는 층간 절연 패턴(115) 하부에 형성될 수 있고, 제2 및 제3 게이트 전극들(365, 367)은 제3 두께(T3)를 갖는 층간 절연 패턴(115) 상부에 형성될 수 있다. 일 실시예에 있어서, 제1 게이트 전극(363)은 최하층에 형성될 수 있고, 제3 게이트 전극(367)은 최상층 및 그 하부의 1개의 층에 형성될 수 있으며, 제2 게이트 전극(365)은 제1 게이트 전극(363) 및 제3 게이트 전극(367) 사이에서 짝수 개의 층들에 형성될 수 있다. 다른 실시예에 있어서, 제1 게이트 전극(363)은 최하층 및 그 상부의 1개의 층에 형성될 수도 있다.
제1 게이트 전극(363)은 제1 반도체 패턴(150)에 상기 수평 방향으로 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(365, 367)은 제1 반도체 패턴(150) 상부에 형성된 채널(270)에 상기 수평 방향으로 인접하여 형성될 수 있다.
제1 게이트 전극(363)은 제1 게이트 도전 패턴(353) 및 이의 상하면 및 일 측벽을 커버하는 제1 게이트 배리어 패턴(343)을 포함할 수 있고, 제2 게이트 전극(365)은 제2 게이트 도전 패턴(355) 및 이의 상하면 및 일 측벽을 커버하는 제2 게이트 배리어 패턴(345)을 포함할 수 있으며, 제3 게이트 전극(367)은 제3 게이트 도전 패턴(357) 및 이의 상하면 및 일 측벽을 커버하는 제3 게이트 배리어 패턴(347)을 포함할 수 있다. 즉, 각 제1 내지 제3 배리어 패턴들(343, 345, 347)은 각 제1 내지 제3 게이트 도전 패턴들(353, 355, 357)의 채널(270)에 인접하는 측벽을 커버할 수 있다.
각 제1 내지 제3 게이트 도전 패턴들(353, 355, 357)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함할 수 있으며, 각 제1 내지 제3 게이트 배리어 패턴들(343, 345, 347)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 이와는 달리, 각 제1 내지 제3 게이트 배리어 패턴들(343, 345, 347)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 두 개의 층들로 구성될 수도 있다.
한편, 각 제1 내지 제3 게이트 전극들(363, 365, 367)의 상면, 하면 및 상기 측벽은 제2 블로킹 막(330)에 의해 커버될 수 있다. 또한, 제2 블로킹 막(330)은 층간 절연 패턴들(115)의 측벽, 제1 및 제2 마스크들(130, 300)의 측벽, 및 기판(100) 상면 일부도 커버할 수 있으며, 전체적으로 요철을 가지면서 상기 제1 방향으로 연장되는 형상을 가질 수 있다.
제2 블로킹 막(330)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
채널(270)은 기판(100) 상면에 형성된 제1 반도체 패턴(150) 상에 상기 제1 방향을 따라 연장될 수 있으며, 교대로 적층된 층간 절연 패턴들(115), 및 제2 및 제3 게이트 전극들(365, 367)을 관통할 수 있다.
제1 반도체 패턴(150)은 기판(100) 상면을 시드로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 통해 형성될 수 있으며, 이에 따라 기판(100)과 실질적으로 동일한 물질을 포함할 수 있다. 제1 반도체 패턴(150)은 예를 들어, 단결정 실리콘 혹은 단결정 게르마늄을 포함할 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다.
제1 반도체 패턴(150)은 원기둥 형상, 타원 기둥 형상, 직사각 기둥 형상, 혹은 필라(pillar) 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 반도체 패턴(150)은 그 상면이 층간 절연 패턴들(115) 중에서 제3 두께(T3)를 갖는 층간 절연 패턴(115)의 상면과 저면 사이에 위치하도록 형성될 수 있다. 이에 따라, 일 실시예에 있어서, 제1 반도체 패턴(150)은 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 층간 절연 패턴(115)의 상면과 저면 사이에 위치하도록 형성될 수 있다. 다른 실시예에 있어서, 제1 반도체 패턴(150)은 기판(100) 상면으로부터 상기 제1 방향으로 3번째 층에 형성된 층간 절연 패턴(115)의 상면과 저면 사이에 위치하도록 형성될 수도 있다.
채널(270)은 제1 게이트 전극(363) 상부에 형성된 층간 절연 패턴들(115) 및 제2 및 제3 게이트 전극들(365, 367)을 관통할 수 있다.
채널(270)은 예를 들어, 불순물이 도핑되거나 혹은 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 예시적인 실시예들에 있어서, 채널(270)은 컵 형상을 가질 수 있으며, 상기 컵 형상의 내부 공간은 필라 형상의 제2 매립 패턴(280)에 의해 채워질 수 있다. 이와는 달리, 채널(270)은 원기둥 형상, 타원 기둥 형상, 직사각 기둥 형상 혹은 필라 형상을 가질 수도 있으며, 이 경우 제2 매립 패턴(280)은 형성되지 않을 수 있다. 제2 매립 패턴(280)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
채널(270)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널들을 포함하는 제1 채널 열(column)(270a)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널들을 포함하면서 상기 제3 방향으로 상기 제1 채널 열과 일정한 간격으로 이격된 제2 채널 열(270b)을 포함할 수 있다. 이때, 상기 제1 채널들은 상기 제2 채널들로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 채널들은 전체적으로 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널들(270)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 열들(270a, 270b)은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 상기 제1 및 제2 채널 열들(270a, 270b)이 교대로 2번씩 배열되어 총 4개의 채널 열들을 포함하는 하나의 채널 블록(hole block)을 형성할 수 있으며, 상기 채널 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 각 채널 블록들 내에 배열된 4개의 채널 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)로 지칭하기로 한다. 즉, 도 1에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 블록들, 및 다른 2개의 각 채널 블록들의 일부가 도시되어 있으며, 상기 각 채널 블록들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 열들(270a, 270b, 270c, 270d)을 포함하고 있다.
상기 전하 저장 패턴 구조물은 채널(270)의 외측벽을 둘러싸면서 상기 제1 방향으로 연장되는 저면 가운데가 뚫린 컵 형상을 가질 수 있다. 이때, 상기 전하 저장 패턴 구조물은 채널(270)과 각 제2 및 제3 게이트 전극들(365, 367) 사이에 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(245), 전하 트래핑 패턴 구조물, 및 제1 블로킹 패턴(175)을 포함할 수 있다.
터널 절연 패턴(245)은 채널(270)의 외측벽에 직접 접촉하면서 상기 제1 방향으로 연장될 수 있으며, 저면 가운데가 뚫린 컵 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 터널 절연 패턴(245)의 상기 수평 방향으로의 두께는 상기 제1 방향을 따라 일정할 수 있다. 터널 절연 패턴(245)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 전하 트래핑 패턴 구조물은 터널 절연 패턴(245)의 외측벽에 각각 직접 접촉하면서 상기 제1 방향으로 서로 이격된 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)을 포함할 수 있다. 각 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 전하 트래핑 패턴(182)은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 제1 전하 트래핑 패턴들(182)은 각 제2 및 제3 게이트 전극들(365, 367)의 측벽에 상기 수평 방향으로 인접할 수 있다. 예시적인 실시예들에 있어서, 제1 전하 트래핑 패턴(182)은 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 상기 제1 방향으로 따라 일정할 수 있다.
제2 전하 트래핑 패턴(184)은 최상층에 형성된 제3 게이트 전극(367)의 측벽에 상기 수평 방향으로 인접할 수 있으며, 나아가 상기 제1 방향으로 더 연장되어 최상층 층간 절연 패턴(115)의 측벽에도 상기 수평 방향으로 인접할 수 있다. 예시적인 실시예들에 있어서, 제2 전하 트래핑 패턴(184)은 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 상기 제1 방향을 따라 변동될 수 있다. 즉, 최상층에 형성된 제3 게이트 전극(367)의 측벽에 인접한 제2 전하 트래핑 패턴(184) 부분은 최상층 층간 절연 패턴(115)의 측벽에 인접한 제2 전하 트래핑 패턴(184) 부분에 비해서 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 더 가까울 수 있다.
제3 전하 트래핑 패턴(186)은 기판(100) 상면으로부터 상기 제1 방향을 따라 2번째 층에 형성된 제2 게이트 전극(365)의 측벽에 상기 수평 방향으로 인접할 수 있으며, 나아가 상기 제1 방향으로 더 연장되어 기판(100) 상면으로부터 상기 제1 방향을 따라 2번째 층에 형성된 층간 절연 패턴(115)의 측벽에도 상기 수평 방향으로 인접할 수 있다. 예시적인 실시예들에 있어서, 제3 전하 트래핑 패턴(186)은 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 상기 제1 방향을 따라 변동될 수 있다. 즉, 2번째 층에 형성된 제2 게이트 전극(365)의 측벽에 인접한 제3 전하 트래핑 패턴(186) 부분은 2번째 층에 형성된 층간 절연 패턴(115)의 측벽에 인접한 제3 전하 트래핑 패턴(186) 부분에 비해서 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 더 가까울 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)의 상기 수평 방향으로의 제6 두께(T6)는 상기 제1 방향을 따라 일정할 수 있다.
한편, 상기 제1 방향으로 서로 이웃하는 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186) 사이에는 각각 제1 매립 패턴들(232)이 형성될 수 있다. 각 제1 매립 패턴들(232)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
각 제1 매립 패턴들(232)은 제1 두께(T1)를 갖는 층간 절연 패턴들(115)의 각 측벽에 상기 수평 방향으로 인접할 수 있다. 예시적인 실시예들에 있어서, 각 제1 매립 패턴들(232)은 상기 제1 방향으로 순차적으로 적층된 하부, 중앙부 및 상부를 포함할 수 있으며, 상기 중앙부는 상기 수평 방향으로의 두께가 상기 상부 혹은 상기 하부의 상기 수평 방향으로의 두께보다 클 수 있다. 이때, 각 제1 매립 패턴들(232)의 상기 상부 혹은 하부는 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)의 저면 혹은 상면에 접촉할 수 있으며, 각 제1 매립 패턴들(232)의 상기 중앙부는 제1 블로킹 패턴(175)에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 각 제1 매립 패턴들(232)의 채널(270) 중심으로부터 상기 수평 방향으로의 거리는 각 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)의 채널(270) 중심으로부터 상기 수평 방향으로의 거리보다 클 수 있다.
제1 블로킹 패턴(175)은 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)의 외측벽들 및 제1 매립 패턴들(232)의 외측벽들에 직접 접촉하면서 상기 제1 방향으로 연장될 수 있으며, 전체적으로 저면 가운데가 뚫린 컵 형상을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 블로킹 패턴(175)의 상기 수평 방향으로의 제5 두께(T5)는 상기 제1 방향을 따라 일정할 수 있다. 제1 블로킹 패턴(175)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹 패턴(175)은 각 제2 및 제3 게이트 전극들(365, 367)의 측벽, 및 상면 및 하면의 일부를 커버할 수 있으며, 각 층간 절연 패턴들(115)의 측벽에 직접 접촉할 수 있다. 보다 구체적으로, 제1 블로킹 패턴(175)은 각 제2 및 제3 게이트 전극들(365, 367)의 채널(270)에 인접하는 측벽, 및 채널(270)에 인접하는 상면 및 하면의 일부를 커버할 수 있다.
예시적인 실시예들에 있어서, 채널(270)과 최상층의 제3 게이트 전극(367) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제2 전하 트래핑 패턴(184), 제1 블로킹 패턴(175) 및 제2 블로킹 막(330)이 형성될 수 있고, 채널(270)과 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 제2 게이트 전극(365) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제3 전하 트래핑 패턴(186), 제1 블로킹 패턴(175) 및 제2 블로킹 막(330)이 형성될 수 있으며, 채널(270)과 나머지 층들에 형성된 각 제2 게이트 전극들(365) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제1 전하 트래핑 패턴(182), 제1 블로킹 패턴(175) 및 제2 블로킹 막(330)이 형성될 수 있다.
각 제2 내지 제3 게이트 전극들(367)의 측벽에 인접하는 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)이 상기 제1 방향으로 서로 이격되므로, 제2 내지 제3 게이트 전극들(367) 사이의 기생 커패시턴스가 감소될 수 있으며, 또한 이웃하는 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186) 사이에서 전하의 이동이 방지될 수 있다.
한편, 채널(270)과 최상층의 제2 두께(T2)를 갖는 층간 절연 패턴(115) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제2 전하 트래핑 패턴(184), 및 제1 블로킹 패턴(175)이 형성될 수 있고, 채널(270)과 2번째 층의 제3 두께(T3)를 갖는 층간 절연 패턴(115) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제3 전하 트래핑 패턴(186), 및 제1 블로킹 패턴(175)이 형성될 수 있으며, 채널(270)과 각 가운데 층들의 제1 두께(T1)를 갖는 층간 절연 패턴들(115) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제1 매립 패턴(232), 및 제1 블로킹 패턴(175)이 형성될 수 있다.
예시적인 실시예들에 있어서, 층간 절연 패턴들(115)의 각 제1 내지 제3 두께들(T1, T2, T3)은 제1 블로킹 패턴(175)의 제5 두께(T5)의 2배와 상기 전하 트래핑 패턴 구조물의 제6 두께(T6)의 합보다 클 수 있다.
예시적인 실시예들에 있어서, 층간 절연 패턴(115)의 제1 두께(T1)는 제1 블로킹 패턴(175)의 제5 두께(T5)와 상기 전하 트래핑 패턴 구조물의 제6 두께(T6)의 합의 2배보다 작거나 같을 수 있다. 이에 따라, 제1 두께(T1)를 갖는 층간 절연 패턴(115)이 얇게 형성될 수 있으므로, 상기 수직형 메모리 장치는 감소된 두께를 가질 수 있다.
한편, 층간 절연 패턴(115)의 제2 두께(T2) 혹은 제3 두께(T3)는 제1 블로킹 패턴(175)의 제5 두께(T5)의 2배와 상기 전하 트래핑 패턴 구조물의 제6 두께(T6)의 합보다 클 뿐만 아니라, 나아가 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다도 클 수 있다.
제1 마스크(130)는 제2 매립 패턴(280), 채널(270), 상기 전하 저장 패턴 구조물 및 제1 매립 패턴(232)을 포함하는 제1 구조물, 및 최상층 층간 절연 패턴(115) 상에 형성될 수 있으며, 캐핑 패턴(290)은 제1 마스크(130)를 관통하여 상기 제1 구조물 상면에 접촉할 수 있다. 캐핑 패턴(290)은 예를 들어, 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
제2 마스크(300)는 제1 마스크(130) 및 캐핑 패턴(290) 상에 형성될 수 있다.
제2 스페이서(370)는 층간 절연 패턴들(115) 및 게이트 전극들(363, 365, 367)을 관통하여 기판(100) 상면을 노출시키며 상기 제2 방향으로 연장되는 제2 개구(310)의 측벽에 형성될 수 있으며, 공통 소스 라인(CSL)(380)은 제2 개구(310)의 나머지 부분을 채울 수 있다. 제2 스페이서(370)는 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 공통 소스 라인(CSL)(380)은 예를 들어, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함할 수 있다.
제1 상부 층간 절연막(390)은 제2 마스크(300), 공통 소스 라인(CSL)(380), 제2 스페이서(370) 및 제2 블로킹 막(330) 상에 형성될 수 있다. 콘택 플러그(400)는 제2 마스크(300) 및 제1 상부 층간 절연막(390)을 관통하여 캐핑 패턴(290) 상면에 접촉할 수 있다. 제2 상부 층간 절연막(410)은 제1 상부 층간 절연막(390) 및 콘택 플러그(400) 상에 형성될 수 있다. 비트 라인(420)은 제2 상부 층간 절연막(410)을 관통하여 콘택 플러그(400) 상면에 접촉할 수 있다. 예시적인 실시예들에 있어서, 비트 라인(420)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 및 제2 상부 층간 절연막들(390, 410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 콘택 플러그(400) 및 비트 라인(420)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함할 수 있다.
전술한 바와 같이 상기 수직형 메모리 장치는 상기 제1 방향으로 서로 이격된 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)을 포함할 수 있으며, 이에 따라 제2 및 제3 게이트 전극들(365, 367) 사이의 기생 커패시턴스가 감소될 수 있다. 또한, 상기 수직형 메모리 장치에서 제2 및 제3 게이트 전극들(365, 367) 사이에 형성되는 각 층간 절연 패턴들(115)의 제1 두께(T1)는 제1 블로킹 패턴(175)의 제5 두께(T5)와 제1 전하 트래핑 패턴(182)의 제6 두께(T6)의 합의 2배보다 작거나 같을 수 있으며, 이에 따라 이를 포함하는 상기 수직형 메모리 장치는 감소된 두께를 가질 수 있다.
도 3은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 수직형 메모리 장치는 제1 매립 패턴(232) 내에 형성된 에어 갭(235)을 더 포함할 수 있다.
도 4는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 수직형 메모리 장치는 내부에 상기 전하 트래핑 패턴 구조물을 포함하는 절연 패턴 구조물(450)을 포함할 수 있다.
구체적으로, 도 2에 도시된 층간 절연 패턴(115), 상기 전하 저장 패턴 구조물 내의 터널 절연 패턴(245) 및 제1 블로킹 패턴(175), 및 제1 매립 패턴(232)이 서로 실질적으로 동일한 물질, 예를 들어 실리콘 산화물을 포함할 수 있으며, 이에 따라 이들은 서로 병합되어 하나의 절연 패턴 구조물(450)을 형성할 수 있다.
결국, 상기 수직형 메모리 장치는, 채널(270)의 외측벽과 게이트 전극들(363, 365, 367) 사이 및 상기 제1 방향으로 서로 이격된 게이트 전극들(363, 365, 367) 사이에 형성되고 내부에 상기 전하 트래핑 패턴 구조물을 수용하는 절연 패턴 구조물(450)을 포함할 수 있다. 이때, 상기 전하 트래핑 패턴 구조물은 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 상기 제1 방향을 따라 일정하며 상기 제1 방향으로 서로 이격된 제1 전하 트래핑 패턴들(182), 및 채널(270) 중심으로부터 상기 수평 방향으로의 거리가 상기 제1 방향을 따라 변동하는 제2 및 제3 전하 트래핑 패턴들(184, 186)을 포함할 수 있다.
도 5 내지 도 29는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 5 내지 도 29는 도 1 내지 도 4에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 각 단면도들은 도 1에 도시된 평면도의 A-A'선을 따라 절단한 것이다.
도 5를 참조하면, 기판(100) 상에 층간 절연막(110) 및 희생막(120)을 교대로 반복적으로 적층할 수 있다. 이에 따라, 복수의 층간 절연막들(110) 및 복수의 희생막들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 도 5에는 예시적으로, 8개 층의 층간 절연막들(110) 및 7개 층의 희생막들(120)이 기판(100) 상에 교대로 형성된 것이 도시되어 있으나, 층간 절연막(110) 및 희생막(120)의 개수는 이에 한정되지 않으며, 각각 더 많거나 혹은 더 적은 개수로 형성될 수도 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
층간 절연막(110) 및 희생막(120)은, 예를 들어, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라스마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 층간 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
층간 절연막(110)은 예를 들어, 피이-테오스(PE-TEOS), 고밀도 플라스마(HDP) 산화물 또는 피이오엑스(PEOX) 등과 같은 실리콘 산화물을 포함하도록 형성될 수 있다. 희생막(120)은 절연막(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 포함하도록 형성될 수 있다.
층간 절연막(110)은 그 형성되는 층에 따라서 상기 제1 방향으로의 두께가 서로 다를 수 있다. 예를 들어, 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층에 형성되는 층간 절연막(110)은 제4 두께(T4)를 가질 수 있고, 2번째 층에 형성되는 층간 절연막(110)은 제3 두께(T3)를 가질 수 있으며, 최상층에 형성되는 층간 절연막(110)은 제2 두께(T2)를 가질 수 있고, 나머지 가운데 층들에 형성되는 각 층간 절연막들(110)은 제1 두께(T1)를 가질 수 있다. 예시적인 실시예들에 있어서, 제4 두께(T4)는 제1 내지 제3 두께들(T1, T2, T3)보다 작을 수 있고, 제1 두께(T1)는 제2 및 제3 두께들(T2, T3)보다 작을 수 있으며, 제2 및 제3 두께들(T2, T3)은 서로 동일할 수도 있고 서로 다를 수도 있다.
이와는 달리, 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층에 형성되는 층간 절연막(110)이 제4 두께(T4)를 가질 수 있고, 3번째 층에 형성되는 층간 절연막(110)이 제3 두께(T3)를 가질 수 있으며, 최상층에 형성되는 층간 절연막(110)이 제2 두께(T2)를 가질 수 있고, 2번째 층 및 나머지 가운데 층들에 형성되는 각 층간 절연막들(110)이 제1 두께(T1)를 가질 수도 있다.
도 6을 참조하면, 최상층 층간 절연막(110) 상에 제1 마스크(130)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 층간 절연막들(110) 및 희생막들(120)을 식각함으로써, 이들을 관통하여 기판(100) 상면을 노출시키는 채널 홀(hole)(140)을 형성할 수 있다.
채널 홀(140)에 형성되는 채널(270, 도 23 참조)의 평면 레이아웃이 도시된 도 1을 함께 참조하면, 채널 홀(140)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 채널 홀 어레이는 상기 제2 방향을 따라 복수 개로 형성된 제1 채널 홀들을 포함하는 제1 채널 홀 열(hole column)과, 상기 제2 방향을 따라 복수 개로 형성된 제2 채널 홀들을 포함하면서 상기 제3 방향으로 상기 제1 채널 홀 열과 일정한 간격으로 이격된 제2 채널 홀 열을 포함할 수 있다. 이때, 상기 제1 채널 홀들은 상기 제2 채널 홀들로부터 상기 제2 방향 혹은 상기 제3 방향과 예각을 이루는 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 채널 홀들은 전체적으로 상기 제2 방향을 기준으로 지그재그(zigzag) 형상으로 배열될 수 있다. 이와 같이 상기 제1 및 제2 채널 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 채널 홀들(140)이 배열될 수 있다.
한편, 상기 제1 및 제2 채널 홀 열들은 상기 제3 방향을 따라 교대로 반복적으로 배열될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 방향을 따라 상기 제1 및 제2 채널 홀 열들이 교대로 2번씩 배열되어 총 4개의 채널 홀 열들을 포함하는 하나의 채널 홀 블록(hole block)을 형성할 수 있으며, 상기 채널 홀 블록은 상기 제3 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 이하에서는 각 채널 홀 블록들 내에 배열된 4개의 채널 홀 열들을 상기 제3 방향을 따라 순서대로 제1, 제2, 제3 및 제4 채널 홀 열들로 지칭하기로 한다. 즉, 도 1에는 상기 제3 방향을 따라 서로 이격된 2개의 채널 홀 블록들, 및 다른 2개의 각 채널 홀 블록들의 일부가 도시되어 있으며, 상기 각 채널 홀 블록들은 상기 제3 방향을 따라 순차적으로 배열된 제1, 제2, 제3 및 제4 채널 홀 열들을 포함하고 있다.
한편, 채널 홀(140)은 상면에서 보았을 때, 원형으로 형성될 수 있으나 반드시 이에 한정되지는 않으며, 예를 들어, 타원 형상, 직사각 형상 등으로 형성될 수도 있다.
도 7을 참조하면, 채널 홀(140)을 부분적으로 채우는 제1 반도체 패턴(150)을 형성할 수 있다.
구체적으로, 채널 홀(140)에 의해 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 채널 홀(140)을 부분적으로 채우는 제1 반도체 패턴(150)을 형성할 수 있다. 이에 따라, 제1 반도체 패턴(150)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다.
이와는 달리, 채널 홀(140)을 채우는 비정질 실리콘 막을 형성한 후, 상기 비정질 실리콘 막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 제1 반도체 패턴(150)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 제1 반도체 패턴(150)은 그 상면이 층간 절연막들(110) 중에서 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 층간 절연막(110)의 상면과 저면 사이에 위치하도록 형성될 수 있다.
제1 반도체 패턴(150)은 후속하여 형성되는 채널(270, 도 23 참조)과 유사하게 채널 역할을 수행할 수 있으며, 이에 따라 하부 채널로 지칭될 수도 있다.
도 8을 참조하면, 채널 홀(140)에 의해 노출된 각 층간 절연막들(110)을 부분적으로 제거하여 제1 내지 제3 리세스들(160, 165, 167)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제3 리세스들(160, 165, 167)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있다.
각 제1 내지 제3 리세스들(160, 165, 167)은 각 층간 절연막들(110)을 전체적으로 제거하여 형성되는 것이 아니라 부분적으로만 제거하여 형성될 수 있으며, 상기 수평 방향, 예를 들어 제2 방향 혹은 제3 방향으로 일정한 깊이(D)를 갖도록 형성될 수 있다. 또한 제1 내지 제3 리세스들(160, 165, 167)은 기판(100) 상면에 수직한 상기 제1 방향으로 각각 제1 내지 제3 폭들(W1, W2, W3)을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 두께들(T1, T2)을 갖는 층간 절연막들(110)에는 이들과 각각 실질적으로 동일한 제1 및 제2 폭들(W1, W2)을 갖는 제1 및 제2 리세스들(160, 165)이 형성될 수 있고, 제3 두께(T3)를 갖는 층간 절연막(110)에는 이보다 작은 제3 폭(W3)을 갖는 제3 리세스(167)가 형성될 수 있으며, 제4 두께(T4)를 갖는 층간 절연막(110)에는 리세스가 형성되지 않을 수 있다. 즉, 채널 홀(140) 하부에 형성된 제1 반도체 패턴(150)에 의해 커버된 최하층 층간 절연막(110)에는 리세스가 형성되지 않을 수 있으며, 제1 반도체 패턴(150)에 의해 부분적으로 커버된 2번째 층 층간 절연막(110)에는 제3 두께(T3)보다 작은 제3 폭(W3)을 갖는 제3 리세스(167)가 형성될 수 있다.
도 9를 참조하면, 채널 홀(140)의 측벽, 제1 내지 제3 리세스들(160, 165, 167)의 내벽, 제1 반도체 패턴(150) 상면, 및 제1 마스크(130) 상면에 제1 블로킹 막(170) 및 전하 트래핑 막(180)을 순차적으로 형성할 수 있다.
제1 블로킹 막(170)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 전하 트래핑 막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다. 일 실시예에 있어서, 제1 블로킹 막(170)은 층간 절연막(110)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 이에 병합될 수도 있다.
제1 블로킹 막(170) 및 전하 트래핑 막(180)은 각각 제5 및 제6 두께들(T5, T6)을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 내지 제3 리세스들(160, 165, 167)의 깊이(D)는 적어도 제1 블로킹 막(170)의 제5 두께(T5)보다 클 수 있으며, 또한 제1 내지 제3 리세스들(160, 165, 167)의 제1 내지 제3 폭들(W1, W2, W3)은 각각 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 클 수 있다. 이에 따라, 전하 트래핑 막(180) 상에는 층간 절연막(110)에 형성된 제1 내지 제3 리세스들(160, 165, 167)에 각각 대응하는 제4 내지 제6 리세스들(190, 195, 197)이 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 리세스들(160, 165, 167)의 깊이(D)는 제5 두께(T5)와 제6 두께(T6)의 합보다 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(160)의 제1 폭(W1)은 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다 작거나 같을 수 있다. 이에 따라, 제1 리세스(160)에 대응하여 형성되는 제4 리세스(190)는 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 상기 제3 방향을 따라 상부로부터 바닥부로 진행함에 따라 상기 제1 방향으로의 폭이 점차 줄어들 수 있다. 또한, 제1 리세스(160)의 제1 폭(W1)이 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다 작거나 같은 작은 값을 가지므로, 이는 곧 제1 리세스(160)가 형성되는 층간 절연막(110)의 제1 두께(T1)가 작은 값을 가질 수 있음을 의미한다. 즉, 제1 두께(T1)를 갖는 층간 절연막(110)은 얇게 형성할 수 있으며, 이에 따라 상기 수직형 메모리 장치의 전체 두께가 감소될 수 있다.
한편, 제2 리세스(165)의 제2 폭(W2)은 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 클 뿐만 아니라, 나아가 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다도 클 수 있다. 이에 따라, 제2 리세스(165)에 대응하여 형성되는 제5 리세스(195)는 제2 리세스(165)와 유사하게 상기 수평 방향, 예를 들어 제2 방향 혹은 상기 제3 방향을 따라 상부로부터 바닥부로 진행함에 따라 상기 제1 방향으로의 폭이 거의 일정할 수 있다. 이때, 제5 리세스(195)의 상기 제1 방향으로의 폭은 제4 리세스(190)의 상기 제1 방향으로의 폭보다 클 수 있다.
제3 리세스(167)의 제3 폭(W3) 역시 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 클 뿐만 아니라, 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다도 클 수 있다. 이에 따라, 제3 리세스(167)에 대응하여 형성되는 제6 리세스(197)는 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 상기 제3 방향을 따라 상부로부터 바닥부로 진행함에 따라 상기 제1 방향으로의 폭이 거의 일정할 수 있으며, 제6 리세스(197)의 상기 제1 방향으로의 폭은 제4 리세스(190)의 상기 제1 방향으로의 폭보다 클 수 있다. 다만, 제3 리세스(167)에 인접하여 형성되는 제1 반도체 패턴(150)의 형상에 따라, 제6 리세스(197)는 제3 리세스(167)와 부분적으로 다른 형상을 가질 수도 있다.
도 10을 참조하면, 전하 트래핑 막(180) 상에 제4 리세스(190)를 채우는 제2 반도체 막(200)을 형성할 수 있다.
제2 반도체 막(200)은 예를 들어, 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 불순물이 고농도로 도핑될 수 있다. 예시적인 실시예들에 있어서, 제2 반도체 막(200)은 예를 들어, 인, 비소 등과 같은 n형 불순물이 도핑될 수 있으며, 예를 들어, 대략 1ㅧ 1020cm-3 이상의 고농도로 도핑될 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 막(200)은 제4 리세스(190)는 충분히 채울 수 있으나, 제5 및 제6 리세스(195, 197)는 모두 채우지 못할 수 있으며, 이들 상에서는 컨포멀하게 형성될 수 있다. 이에 따라 제5 및 제6 리세스(195, 197)는 적어도 부분적으로 잔류할 수 있다.
도 11을 참조하면, 불순물이 도핑된 제2 반도체 막(200)을 부분적으로 산화시켜 반도체 산화막(204)을 형성할 수 있으며, 일부는 산화되지 않은 채 제2 반도체 패턴(202)으로 잔류할 수 있다.
예시적인 실시예들에 있어서, 상기 산화 공정은 제2 반도체 막(200)의 외측벽부터 수행될 수 있으며, 이에 따라 제2 반도체 막(200)의 외측벽으로부터 상대적으로 먼 거리에 형성된 부분, 즉 제4 리세스(190)를 채우는 부분은 산화되지 않을 수 있다. 이에 따라, 각 제2 반도체 패턴들(202)은 제4 리세스(190)를 채우도록 형성될 수 있으며, 링(ring) 형상을 가질 수 있다.
도 12를 참조하면, 반도체 산화막(204)을 제거하여 하부의 전하 트래핑 막(180)을 노출시킬 수 있으며, 이때 불순물이 도핑된 제2 반도체 패턴(202)은 잔류할 수 있다.
예시적인 실시예들에 있어서, 반도체 산화막(204)은 습식 식각 공정에 의해 제거될 수 있다. 반도체 산화막(204)이 제거됨에 따라, 이에 의해 부분적으로 채워진 제5 및 제6 리세스들(195, 197)은 원래의 형상으로 복원될 수 있다.
한편, 도 11 및 도 12를 참조하여 설명한 것과는 달리, 불순물이 도핑된 제2 반도체 막(200)에 에치 백 공정을 수행함으로써, 제4 리세스들(190)을 각각 채우는 제2 반도체 패턴들(202)을 형성할 수도 있다.
도 13을 참조하면, 노출된 전하 트래핑 막(180) 및 제2 반도체 패턴들(202) 상에 제3 반도체 막(210)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 반도체 막(210)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있으며, 불순물이 도핑되지 않을 수 있다.
이후, 예를 들어, 급속 어닐링(Rapid Thermal Annealing: RTA) 공정과 같은 열처리 공정을 수행하여, 제2 반도체 패턴들(202)에 도핑된 불순물들이 제3 반도체 막(210) 일부로 확산될 수 있으며, 이에 따라 불순물이 도핑된 제3 반도체 패턴들(212)이 형성될 수 있다. 각 제2 반도체 패턴들(202)은 전술한 바와 같이 고농도의 불순물들로 도핑되어 있으므로, 상기 열처리 공정에 의해 상기 불순물들이 용이하게 제3 반도체 막(210)으로 확산될 수 있다.
예시적인 실시예들에 있어서, 각 제2 반도체 패턴들(202)과 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 상기 제3 방향으로 인접하는 제3 반도체 막(210) 부분에 상기 불순물들이 확산될 수 있으며, 이에 따라 각 제3 반도체 패턴들(212)은 링 형상을 가질 수 있다. 일 실시예에 있어서, 상기 링 형상의 각 제3 반도체 패턴들(212)은 상기 제1 방향으로의 두께가 외측벽으로부터 내측벽으로 가면서 일정할 수 있다.
이와는 달리, 도 14를 참조하면, 상기 링 형상의 각 제3 반도체 패턴들(212)은 상기 제1 방향으로의 두께가 외측벽으로부터 내측벽으로 가면서 점차 줄어들 수도 있다. 즉, 제3 반도체 패턴(212)은 제2 반도체 패턴(202)으로부터의 거리가 거의 일정하도록 형성될 수 있다. 다만 이하에서는, 설명의 편의를 위해서 도 13에 도시된 형상을 갖는 제3 반도체 패턴(212)에 대해서만 기술하기로 한다.
도 15를 참조하면, 제2 및 제3 반도체 패턴들(202, 212)을 제거하여 각각 전하 트래핑 막(180)을 부분적으로 노출시키는 제1 개구들(220)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 및 제3 반도체 패턴들(202, 212)은 습식 식각 공정 혹은 건식 식각 공정을 통해 제거될 수 있다. 제2 및 제3 반도체 패턴들(202, 212)은 n형 불순물들이 고농도로 도핑되어 있으므로, 불순물이 도핑되지 않은 제3 반도체 막(210)에 대해 높은 식각 선택비를 가질 수 있으며, 이에 따라 상기 식각 공정에 의해 용이하게 제거될 수 있다.
제2 반도체 패턴(202)은 제4 리세스(190)를 채우도록 형성되므로, 제2 반도체 패턴(202) 및 그 상부에 형성된 제3 반도체 패턴(212)이 제거되어 형성된 제1 개구(220)는 당초 제4 리세스(190) 하부에 형성된 전하 트래핑 막(180) 부분을 노출시킬 수 있다.
도 16을 참조하면, 제1 개구(220)에 의해 노출된 전하 트래핑 막(180) 부분을 제거함으로써 상기 제1 방향으로 서로 이격되는 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)을 포함하는 전하 트래핑 패턴 구조물을 형성할 수 있다. 이때, 제1 개구(220)의 크기가 확장될 수 있으며, 확장된 제1 개구(220)는 제1 블로킹 막(170)을 부분적으로 노출시킬 수 있다.
예시적인 실시예들에 있어서, 전하 트래핑 막(180)은 습식 식각 공정 혹은 건식 식각 공정을 통해 제거될 수 있으며, 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)이 보다 확실하게 서로 분리되도록, 전하 트래핑 막(180) 하부의 제1 블로킹 막(170)도 부분적으로 식각될 수 있다.
제1 전하 트래핑 패턴(182)은 희생막(120)의 측벽에 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 제3 방향으로 인접하도록 형성될 수 있으며, 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 전하 트래핑 패턴(182)은 채널 홀(140)의 중심으로부터 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 제3 방향으로의 거리가 상기 제1 방향을 따라 일정할 수 있다.
제2 전하 트래핑 패턴(184)은 희생막(120)의 측벽에 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 제3 방향으로 인접하도록 형성될 수 있을 뿐만 아니라, 나아가 이로부터 층간 절연막(110)의 측벽을 따라 상기 제1 방향으로 더 연장될 수 있다. 예시적인 실시예들에 있어서, 제2 전하 트래핑 패턴(184)은 희생막(120)의 측벽에 상기 수평 방향으로 인접하도록 형성될 수 있을 뿐만 아니라, 이로부터 최상층 층간 절연막(110)의 측벽 상에 형성된 제1 블로킹 막(170) 부분의 측벽을 따라 상기 제1 방향으로 더 연장될 수 있으며, 나아가 제1 마스크(130)의 측벽 및 상면에 형성된 제1 블로킹 막(170) 부분을 커버하도록 연장될 수 있다. 이에 따라, 제2 전하 트래핑 패턴(184)은 채널 홀(140)의 중심으로부터 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 제3 방향으로의 거리가 상기 제1 방향을 따라 변동될 수 있다. 즉, 희생막(120) 측벽에 인접한 제2 전하 트래핑 패턴(184) 부분에 비해서 최상층 층간 절연막(110)의 측벽에 인접한 제2 전하 트래핑 패턴(184) 부분이 채널 홀(140) 중심으로부터 상기 수평 방향으로 보다 멀리 형성될 수 있다.
한편, 제3 전하 트래핑 패턴(186)은 희생막(120)의 측벽에 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 제3 방향으로 인접하도록 형성될 수 있을 뿐만 아니라, 이로부터 기판(100) 상면으로부터 2번째 층 층간 절연막(110)의 측벽 상에 형성된 제1 블로킹 막(170) 부분의 측벽을 따라 상기 제1 방향으로 더 연장될 수 있으며, 나아가 제1 반도체 패턴(150)의 상면에 형성된 제1 블로킹 막(170) 부분을 커버하도록 연장될 수 있다. 이에 따라, 제2 전하 트래핑 패턴(184)과 유사하게 제3 전하 트래핑 패턴(186) 역시 채널 홀(140)의 중심으로부터 상기 수평 방향, 예를 들어 상기 제2 방향 혹은 제3 방향으로의 거리가 상기 제1 방향을 따라 변동될 수 있다.
도 17을 참조하면, 제3 반도체 막(210)을 제거하여 하부의 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)을 노출시킨 후, 노출된 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186), 및 확장된 제1 개구들(220)에 의해 노출된 제1 블로킹 막(170) 부분들 상에 제1 개구들(220)을 채우는 제1 매립막(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 반도체 막(210)은 습식 식각 공정을 통해 제거될 수 있다.
제1 매립막(230)은 예를 들어, 실리콘 산화물을 포함하도록 형성될 수 있다. 일 실시예에 있어서, 제1 매립막(230)은 제1 블로킹 막(170)과 실질적으로 동일한 물질을 포함할 수 있으며, 이에 따라 노출된 제1 블로킹 막(170) 부분에 병합될 수도 있다.
예시적인 실시예들에 있어서, 제1 매립막(230)은 확장된 제1 개구(220)는 충분히 채우도록 형성될 수 있으나, 제5 및 제6 리세스들(195, 197)을 모두 채우지는 않을 수 있으며, 이에 따라 제1 매립막(230)은 제5 및 제6 리세스들(195, 197) 상에서 컨포멀하게 형성될 수 있다.
한편, 도 18을 참조하면, 제1 매립막(230) 내에 에어 갭(235)이 형성될 수도 있다.
도 19를 참조하면, 제1 매립막(230)에 대해 에치 백 공정을 수행하여, 확장된 제1 개구들(220)을 각각 채우는 제1 매립 패턴들(232)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 에치 백 공정에 의해 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)이 노출될 수 있으며, 제1 매립 패턴들(232)은 각각 제1 개구들(220)을 전체적으로 혹은 부분적으로 채울 수 있다. 즉, 각 제1 매립 패턴들(232)은 제1 전하 트래핑 패턴들(182)보다 채널 홀(140)의 중심으로부터 상기 수평 방향으로의 거리가 크거나 같도록 형성될 수 있다.
제1 매립 패턴들(232)은 각각 제1 개구들(220)을 적어도 부분적으로 채우도록 형성되므로, 링 형상을 가질 수 있다. 이때, 각 제1 매립 패턴들(232)은 상기 제1 방향을 기준으로 상부, 중앙부 및 하부를 포함할 수 있으며, 상기 중앙부의 상기 수평 방향으로의 두께는 상기 상부 혹은 하부의 상기 수평 방향으로의 두께보다 클 수 있다. 이때, 각 제1 매립 패턴들(232)의 상기 중앙부는 제1 블로킹 막(170)과 접촉하여 이에 의해 커버될 수 있으며, 각 제1 매립 패턴들(232)의 상기 상부 혹은 하부는 제1 블로킹 막(170) 및 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)과 접촉하여 이들에 의해 커버될 수 있다.
한편, 상기 에치 백 공정을 수행함에 따라서, 제5 및 제6 리세스들(195, 197) 상부의 제1 매립막(230) 부분이 제거되어, 이들은 다시 원래의 형상으로 복원될 수 있다.
도 20은 제1 매립막(230) 내에 에어 갭(235)이 형성된 실시예에 상기 에치 백 공정을 수행한 결과를 도시하며, 제1 매립 패턴(232) 내에 에어 갭(235)이 여전히 잔류하고 있다.
도 21을 참조하면, 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186) 및 제1 매립 패턴들(232) 상에 터널 절연막(240) 및 제1 스페이서 막(250)을 순차적으로 형성할 수 있다.
터널 절연막(240)은 예를 들어, 실리콘 산화물을 포함하도록 형성할 수 있으며, 제1 스페이서 막(250)은 예를 들어 실리콘 질화물을 포함하도록 형성할 수 있다.
도 22를 참조하면, 제1 스페이서 막(250)을 이방성 식각하여 채널 홀(140)의 측벽 상에만 형성되는 제1 스페이서(255)를 형성함으로써 하부의 터널 절연막(240)을 노출시킨 후, 제1 스페이서(255)를 식각 마스크로 사용하여 터널 절연막(240), 제2 및 제3 전하 트래핑 패턴들(184, 186) 및 제1 블로킹 막(170)을 식각할 수 있다.
이에 따라, 제1 반도체 패턴(150) 상면에 형성된 터널 절연막(240), 제3 전하 트래핑 패턴(186) 및 제1 블로킹 막(170) 부분들과, 제1 마스크(130) 상면에 형성된 터널 절연막(240), 제2 전하 트래핑 패턴(184) 및 제1 블로킹 막(170) 부분들이 제거될 수 있으며, 나아가 제1 반도체 패턴(150) 상부도 부분적으로 식각될 수 있다.
상기 식각 공정에 의해, 터널 절연막(240)은 터널 절연 패턴(245)으로 변환될 수 있으며, 제1 블로킹 막(170)은 제1 블로킹 패턴(175)으로 전환될 수 있다. 터널 절연 패턴(245), 제3 전하 트래핑 패턴(186) 및 제1 블로킹 패턴(175)은 각각 저면 중앙부가 뚫린 컵 형상을 가질 수 있고, 제1 및 제2 전하 트래핑 패턴들(182, 184)은 각각 링 형상을 가질 수 있다.
한편, 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 상기 전하 트래핑 패턴 구조물, 및 제1 블로킹 패턴(175)은 전하 저장 패턴 구조물을 형성할 수 있으며, 상기 전하 트래핑 패턴 구조물은 상기 제1 방향으로 서로 이격된 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)을 포함할 수 있다.
도 23을 참조하면, 제1 스페이서(255)를 제거하여 터널 절연 패턴(245)을 노출시킨 후, 노출된 터널 절연 패턴(245), 제1 반도체 패턴(150), 및 제1 마스크(130) 상에 채널막을 형성하고, 채널 홀들(140)의 나머지 부분을 충분히 채우는 제2 매립막을 상기 채널막 상에 형성할 수 있다.
상기 채널막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성할 수 있다. 상기 채널막이 비정질 실리콘을 포함하도록 형성되는 경우, 이후 레이저 에피택시얼 성장(LEG) 공정 혹은 고상 에피택시(SPE) 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다. 상기 제2 매립막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 제1 마스크(130)의 상면이 노출될 때까지 상기 제2 매립막 및 상기 채널막을 평탄화함으로써, 각 채널 홀들(140)의 나머지 부분을 채우는 제2 매립 패턴(280)을 형성할 수 있으며, 상기 채널막은 채널(270)로 변환될 수 있다.
이에 따라, 각 채널 홀들(140) 내 제1 반도체 패턴(150) 상에는 상기 전하 저장 패턴 구조물, 채널(270) 및 제2 매립 패턴(280)이 순차적으로 적층될 수 있다. 이때, 상기 전하 저장 패턴 구조물은 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(270)은 컵 형상으로 형성될 수 있으며, 제2 매립 패턴(280)은 필라(pillar) 형상으로 형성될 수 있다.
채널들(270)이 형성되는 채널 홀들(140)이 제1 내지 제4 채널 홀 열들을 포함하는 채널 홀 블록, 및 복수 개의 채널 홀 블록들을 포함하는 채널 홀 어레이를 정의함에 따라, 채널들(270)도 이에 대응하여 채널 블록 및 채널 어레이를 정의할 수 있다(도 1 참조).
도 24를 참조하면, 제2 매립 패턴(280), 채널(270), 및 상기 전하 저장 패턴 구조물로 구성되는 제1 구조물의 상부를 제거하여 트렌치(도시되지 않음)를 형성하고, 상기 트렌치를 채우는 캐핑 패턴(290)을 형성한다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 상기 트렌치를 형성한 후, 상기 트렌치를 채우는 캐핑막을 상기 제1 구조물 및 제1 마스크(130) 상에 형성하고, 제1 마스크(130)의 상면이 노출될 때까지 상기 캐핑막의 상부를 평탄화하여 캐핑 패턴(290)을 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 캐핑막은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 포함하도록 형성될 수 있으며, 상기 캐핑막이 비정질 실리콘을 포함하도록 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
한편, 각 채널 홀들(140) 내부에 형성되는 상기 제1 구조물, 제1 반도체 패턴(150) 및 캐핑 패턴(290)은 제2 구조물을 정의할 수 있다.
도 25를 참조하면, 제1 마스크(130) 및 캐핑 패턴(290) 상에 제2 마스크(300)를 형성한 후, 제1 및 제2 마스크들(130, 300), 층간 절연막들(110) 및 희생막들(120)을 관통하는 제2 개구(310)를 형성하여 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 있어서, 제2 개구(310)는 상기 채널 블록들 사이에서 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 인접하는 2개의 제2 개구들(310) 사이에는 4개의 채널 열들이 형성될 수 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉, 상기 채널 블록들이 포함하는 채널 열들의 개수에 따라서, 인접하는 2개의 제2 개구들(310) 사이에 형성되는 채널 열들의 개수도 달라질 수 있다.
제2 개구(310)가 형성됨에 따라서, 층간 절연막(110)은 층간 절연 패턴(115)으로 변환될 수 있으며, 희생막(120)은 희생 패턴(도시되지 않음)으로 변환될 수 있다.
이후, 제2 개구(310)에 의해 노출된 상기 희생 패턴들을 제거하여, 각 층의 층간 절연 패턴들(115) 사이에 갭(320)을 형성할 수 있으며, 갭(320)에 의해 제1 블로킹 패턴(175)의 외측벽 일부 및 제1 반도체 패턴(150)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제2 개구(310)에 의해 노출된 상기 희생 패턴들을 제거할 수 있다.
도 26을 참조하면, 노출된 제1 블로킹 패턴(175)의 외측벽, 노출된 제1 반도체 패턴(150)의 측벽, 갭(320)의 내벽, 층간 절연 패턴들(115)의 표면, 노출된 기판(100) 상면, 및 제2 마스크(300)의 상면에 제2 블로킹막(330)을 형성하고, 제2 블로킹 막(330) 상에 게이트 배리어막(340)을 형성한 후, 갭(320)의 나머지 부분을 충분히 채우는 게이트 도전막(350)을 게이트 배리어막(340) 상에 형성한다.
제2 블로킹 막(330)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함하도록 형성할 수 있다. 게이트 도전막(350)은 예를 들어, 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속을 포함하도록 형성될 수 있다. 게이트 배리어막(340)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다. 이와는 달리, 게이트 배리어막(340)은 금속을 포함하는 제1 층 및 금속 질화물을 포함하는 제2 층으로 구성될 수도 있다.
도 27을 참조하면, 게이트 도전막(350) 및 게이트 배리어막(340)을 부분적으로 제거하여, 갭(320) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 게이트 도전막(350) 및 게이트 배리어막(340)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 제2 방향으로 연장될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 즉, 상기 제2 방향으로 연장되는 상기 복수 개의 게이트 전극들은 제2 개구(310)에 의해 상기 제3 방향으로 서로 이격될 수 있다.
상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(363, 365, 367)을 포함할 수 있다. 이때, 제1 게이트 전극(363)은 그라운드 선택 라인(GSL)(363) 역할을 수행할 수 있고, 제2 게이트 전극(365)은 워드 라인(365) 역할을 수행할 수 있으며, 제3 게이트 전극(367)은 스트링 선택 라인(SSL)(367) 역할을 수행할 수 있다. 이때, 각 제1 내지 제3 게이트 전극들(363, 365, 367)은 1개 혹은 복수 개의 층에 형성될 수 있다. 또한, 제1 및 제2 게이트 전극들(363, 365) 사이 및/또는 제2 및 제3 게이트 전극들(365, 367) 사이에는 하나 혹은 복수 개의 더미 워드 라인이 더 형성될 수도 있다.
예시적인 실시예들에 있어서, 제1 게이트 전극(363)은 최하층에 형성되고, 제3 게이트 전극(367)은 최상층 및 그 하부의 1개의 층에 형성되며, 제2 게이트 전극(365)은 제1 게이트 전극(363) 및 제3 게이트 전극(367) 사이에서 짝수 개의 층들에 형성될 수 있다. 이에 따라, 제1 게이트 전극(363)은 제1 반도체 패턴(150)에 인접하여 형성될 수 있고, 각 제2 및 제3 게이트 전극들(365, 367)은 채널(270)에 인접하여 형성될 수 있다.
제1 게이트 전극(363)은 제1 게이트 도전 패턴(353) 및 이의 상하면 및 측벽 일부를 커버하는 제1 게이트 배리어 패턴(343)을 포함할 수 있고, 제2 게이트 전극(365)은 제2 게이트 도전 패턴(355) 및 이의 상하면 및 측벽 일부를 커버하는 제2 게이트 배리어 패턴(345)을 포함할 수 있으며, 제3 게이트 전극(367)은 제3 게이트 도전 패턴(357) 및 이의 상하면 및 측벽 일부를 커버하는 제3 게이트 배리어 패턴(347)을 포함할 수 있다.
도 28을 참조하면, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다.
이후, 불순물 영역(105) 상면, 제2 개구(310)의 측벽 및 제2 마스크(300) 상면에 제2 스페이서 막을 형성한 후, 상기 제2 스페이서 막을 이방성 식각함으로써, 제2 개구(310)의 측벽 상에 제2 스페이서(370)를 형성할 수 있으며, 이에 따라 기판(100) 상부에 형성된 불순물 영역(105)이 부분적으로 노출될 수 있다. 상기 제2 스페이서 막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다.
도 29를 참조하면, 노출된 불순물 영역(105) 상에 제2 개구(310)의 나머지 부분을 채우는 공통 소스 라인(CSL)(380)을 형성한다.
예시적인 실시예들에 따르면, 제2 개구(310)를 채우는 도전막을 노출된 불순물 영역(105), 제2 스페이서(370) 및 제2 마스크(300) 상에 형성한 후, 제2 마스크(300)의 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써, 공통 소스 라인(CSL)(380)을 형성할 수 있다. 이때, 제2 마스크(300) 상면에 형성된 제2 블로킹 막(330) 부분도 함께 제거될 수 있다. 상기 도전막은 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성될 수 있다.
도 1 및 도 2를 다시 참조하면, 제2 마스크(300), 공통 소스 라인(CSL)(380), 제2 스페이서(370) 및 제2 블로킹 막(330) 상에 제1 상부 층간 절연막(390)을 형성한 후, 제1 상부 층간 절연막(390) 및 제2 마스크(300)를 관통하여 캐핑 패턴(290) 상면에 접촉하는 콘택 플러그(400)를 형성할 수 있다.
이후, 제1 상부 층간 절연막(390) 및 콘택 플러그(400) 상에 제2 상부 층간 절연막(410)을 형성한 후, 제2 상부 층간 절연막(410)을 관통하여 콘택 플러그(400) 상면에 접촉하는 비트 라인(420)을 형성함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
이때, 제1 및 제2 상부 층간 절연막들(390, 410)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있으며, 콘택 플러그(400) 및 비트 라인(420)은 예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 탄탈륨 등의 금속 및/또는 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등의 금속 질화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 비트 라인(420)은 상기 제3 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 제2 블로킹 막을 제외하고는 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 30을 참조하면, 상기 수직형 메모리 장치는 도 1 내지 도 4에 도시된 제2 블로킹 막(330) 대신에 제2 블로킹 패턴(335)을 포함할 수 있다.
즉, 제2 블로킹 패턴(335)은 각 제1 내지 제3 게이트 전극들(363, 365, 367)의 상면, 하면, 및 채널(270)에 인접한 일 측벽을 커버할 수 있다. 하지만, 제2 블로킹 패턴(335)은 층간 절연 패턴들(115)의 측벽, 제1 및 제2 마스크들(130, 300)의 측벽, 및 기판(100) 상면 일부는 커버하지 않을 수 있다. 이에 따라, 제2 블로킹 패턴(335)은 제1 내지 제3 게이트 전극들(363, 365, 367)이 형성된 각 층들에 형성되어 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있다.
도 31 내지 도 33은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 31 내지 도 33은 도 30에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 5 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 대한 자세한 설명은 생략한다.
먼저, 도 5 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 31을 참조하면, 도 27을 참조로 설명한 공정과 유사한 공정을 수행한다.
구체적으로, 게이트 도전막(350) 및 게이트 배리어막(340)을 부분적으로 제거하여, 갭(320) 내부에 각각 게이트 도전 패턴 및 게이트 배리어 패턴을 형성할 수 있으며, 이들은 함께 게이트 전극을 형성할 수 있다. 상기 게이트 전극은 상기 제1 방향을 따라 순차적으로 형성된 제1 내지 제3 게이트 전극들(363, 365, 367)을 포함할 수 있다.
예시적인 실시예들에 따르면, 게이트 도전막(350) 및 게이트 배리어막(340)은 건식 식각 공정을 통해 부분적으로 제거될 수 있다. 상기 건식 식각 공정에서, 층간 절연 패턴들(115)의 측벽, 제1 마스크(130)의 측벽 및 기판(100) 상면에 형성된 제2 블로킹 막(330) 부분이 함께 제거될 수 있으며, 이에 따라 각 제1 내지 제3 게이트 전극들(363, 365, 367)의 상하면 및 일 측벽을 커버하는 제2 블로킹 패턴(335)이 형성될 수 있다. 즉, 상기 제1 방향으로 서로 이격되는 복수 개의 제2 블로킹 패턴들(335)이 형성될 수 있다.
도 32를 참조하면, 습식 식각 공정을 수행하여 제2 개구(310)에 인접하는 각 제1 내지 제3 게이트 전극들(363, 365, 367)을 부분적으로 제거할 수 있다.
즉, 각 층들에 형성되는 제1 내지 제3 게이트 전극들(363, 365, 367)이 상기 제1 방향을 따라 보다 확실하게 서로 분리 이격되도록 상기 습식 식각 공정을 더 수행할 수 있으며, 경우에 따라 상기 습식 식각 공정은 생략될 수도 있다.
도 33을 참조하면, 도 28 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이에 따라, 제2 개구(310)에 의해 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있고, 제2 개구(310)의 측벽 상에 제2 스페이서(370)를 형성할 수 있으며, 불순물 영역(105) 상에 제2 개구(310)의 나머지 부분을 채우는 공통 소스 라인(CSL)(380)을 형성할 수 있다.
도 30을 다시 참조하면, 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상기 수직형 메모리 장치는 제1 반도체 패턴, 채널 및 전하 저장 패턴 구조물을 제외하고는 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 34를 참조하면, 상기 수직형 메모리 장치는 도 1 내지 도 4에 도시된 제1 반도체 패턴(150)이 형성되지 않으며, 이에 따라, 채널(270)은 기판(100) 상면에 접촉하는 컵 형상으로 형성될 수 있고, 전하 저장 패턴 구조물은 기판(100) 상면에 접촉하면서 채널(270)의 외측벽을 감싸는 저면 가운데가 뚫린 컵 형상으로 형성될 수 있다.
상기 전하 저장 패턴 구조물은 채널(270)과 각 제1 내지 제3 게이트 전극들(363, 365, 367) 사이에 상기 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴(245), 전하 트래핑 패턴 구조물, 및 제1 블로킹 패턴(175)을 포함할 수 있다.
상기 전하 트래핑 패턴 구조물은 터널 절연 패턴(245)의 외측벽에 각각 직접 접촉하면서 상기 제1 방향으로 서로 이격된 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)을 포함할 수 있다.
제1 전하 트래핑 패턴(182)은 상기 제1 방향으로 서로 이격되도록 복수 개로 형성될 수 있으며, 각 제1 전하 트래핑 패턴들(182)은 각 제2 및 제3 게이트 전극들(365, 367)의 측벽에 상기 수평 방향으로 인접할 수 있다. 제2 전하 트래핑 패턴(184)은 최상층에 형성된 제3 게이트 전극(367)의 측벽에 상기 수평 방향으로 인접할 수 있으며, 나아가 상기 제1 방향으로 더 연장되어 최상층 층간 절연 패턴(115)의 측벽에도 상기 수평 방향으로 인접할 수 있다. 제3 전하 트래핑 패턴(186)은 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층 및 2번째 층에 형성된 각 제1 및 제2 게이트 전극들(363, 365)의 측벽에 상기 수평 방향으로 인접할 수 있다. 나아가 제3 전하 트래핑 패턴(186)은 상기 제1 방향으로 더 연장되어 기판(100) 상면으로부터 상기 제1 방향을 따라 최하층 및 2번째 층에 형성된 각 층간 절연 패턴들(115)의 측벽에도 상기 수평 방향으로 인접할 수 있으며, 기판(100) 상면 일부에도 형성될 수 있다.
예시적인 실시예들에 있어서, 각 제1 내지 제3 전하 트래핑 패턴들(182, 184, 186)의 상기 수평 방향으로의 제6 두께(T6)는 상기 제1 방향을 따라 일정할 수 있다.
예시적인 실시예들에 있어서, 채널(270)과 최상층의 제3 게이트 전극(367) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제2 전하 트래핑 패턴(184), 제1 블로킹 패턴(175) 및 제2 블로킹 막(330)이 형성될 수 있고, 채널(270)과 최하층의 제1 게이트 전극(363) 혹은 채널(270)과 기판(100) 상면으로부터 상기 제1 방향으로 2번째 층에 형성된 제2 게이트 전극(365) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제3 전하 트래핑 패턴(186), 제1 블로킹 패턴(175) 및 제2 블로킹 막(330)이 형성될 수 있으며, 채널(270)과 나머지 층들에 형성된 각 제2 게이트 전극들(365) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제1 전하 트래핑 패턴(182), 제1 블로킹 패턴(175) 및 제2 블로킹 막(330)이 형성될 수 있다.
한편, 채널(270)과 최상층의 제2 두께(T2)를 갖는 층간 절연 패턴(115) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제2 전하 트래핑 패턴(184), 및 제1 블로킹 패턴(175)이 형성될 수 있고, 채널(270)과 최하층의 제4 두께(T4)를 갖는 층간 절연 패턴(115) 사이 혹은 채널(270)과 2번째 층의 제3 두께(T3)를 갖는 층간 절연 패턴(115) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제3 전하 트래핑 패턴(186), 및 제1 블로킹 패턴(175)이 형성될 수 있으며, 채널(270)과 각 가운데 층들의 제1 두께(T1)를 갖는 층간 절연 패턴들(115) 사이에는 상기 수평 방향으로 순차적으로 적층된 터널 절연 패턴(245), 제1 매립 패턴(232), 및 제1 블로킹 패턴(175)이 형성될 수 있다.
예시적인 실시예들에 있어서, 층간 절연 패턴(115)의 제1 두께(T1)는 제1 블로킹 패턴(175)의 제5 두께(T5)와 터널 절연 패턴(245)의 제6 두께(T6)의 합의 2배보다 작거나 같을 수 있다. 예시적인 실시예들에 있어서, 층간 절연 패턴(115)의 제2 및 제3 두께들(T2, T3)은 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 클 뿐만 아니라, 나아가 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다도 클 수 있다. 다만, 층간 절연 패턴(115)의 제4 두께(T4)는 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 작을 수 있다.
도 35 내지 도 36은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 35 내지 도 36은 도 34에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 수직형 메모리 장치의 제조 방법은 도 5 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 대한 자세한 설명은 생략한다.
먼저, 도 5 내지 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다.
이후 도 35를 참조하면, 도 8을 참조로 설명한 공정과 유사한 공정을 수행한다.
구체적으로, 채널 홀(140)에 의해 노출된 각 층간 절연막들(110)을 부분적으로 제거하여 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있다.
각 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)은 각 층간 절연막들(110)을 전체적으로 제거하여 형성되는 것이 아니라 부분적으로만 제거하여 형성될 수 있으며, 상기 수평 방향, 예를 들어 제2 방향 혹은 제3 방향으로 일정한 깊이(D)를 갖도록 형성될 수 있다. 또한 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)은 기판(100) 상면에 수직한 상기 제1 방향으로 각각 제1 내지 제4 폭들(W1, W2, W3, W4)을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 내지 제4 두께들(T1, T2, T3, T4)을 갖는 층간 절연막들(110)에는 이들과 각각 실질적으로 동일한 제1 내지 제4 폭들(W1, W2, W3, W4)을 갖는 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)이 형성될 수 있다.
도 36을 참조하면, 도 9를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 채널 홀(140)의 측벽, 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)의 내벽, 및 제1 마스크(130) 상면에 제1 블로킹 막(170) 및 전하 트래핑 막(180)을 순차적으로 형성할 수 있다.
제1 블로킹 막(170) 및 전하 트래핑 막(180)은 각각 제5 및 제6 두께들(T5, T6)을 갖도록 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)의 깊이(D)는 적어도 제1 블로킹 막(170)의 제5 두께(T5)보다 클 수 있으며, 또한 제1 내지 제3 리세스들(160, 165, 167)의 제1 내지 제3 폭들(W1, W2, W3)은 각각 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 클 수 있다. 이에 따라, 전하 트래핑 막(180) 상에는 층간 절연막(110)에 형성된 제1 내지 제3 리세스들(160, 165, 167)에 각각 대응하는 제4 내지 제6 리세스들(190, 195, 197)이 형성될 수 있다.
다만, 제7 리세스(169)의 제4 폭(W4)은 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 작을 수 있으며, 이에 따라 전하 트래핑 막(180) 상에는 층간 절연막(110)에 형성된 제7 리세스(169)에 대응하는 리세스가 거의 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 각 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)의 깊이(D)는 제5 두께(T5)와 제6 두께(T6)의 합보다 작거나 같을 수 있다.
예시적인 실시예들에 있어서, 제1 리세스(160)의 제1 폭(W1)은 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다 작거나 같을 수 있다. 예시적인 실시예들에 있어서, 제2 및 제3 리세스들(165, 167)의 각 제2 및 제3 폭들(W2, W3)은 제5 두께(T5)의 2배와 제6 두께(T6)의 합보다 클 뿐만 아니라, 나아가 제5 두께(T5)와 제6 두께(T6)의 합의 2배보다도 클 수 있다. 이에 따라, 제2 및 제3 리세스들(165, 167)에 각각 대응하여 형성되는 제5 및 제6 리세스들(195, 197)은 제2 및 제3 리세스들(165, 167)과 유사하게 상기 수평 방향, 예를 들어 제2 방향 혹은 상기 제3 방향을 따라 상부로부터 바닥부로 진행함에 따라 상기 제1 방향으로의 폭이 거의 일정할 수 있다. 이때, 각 제5 및 제6 리세스들(195, 197)의 상기 제1 방향으로의 폭은 제4 리세스(190)의 상기 제1 방향으로의 폭보다 클 수 있다.
도 34를 다시 참조하면, 도 10 내지 도 29 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
도 37 및 도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 상기 수직형 메모리 장치는 제1 반도체 패턴, 채널 및 전하 저장 패턴 구조물을 제외하고는 도 1 내지 도 4에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고 이에 대한 자세한 설명은 생략한다.
도 37 및 도 38을 참조하면, 상기 수직형 메모리 장치는 도 1 내지 도 4에 도시된 제1 반도체 패턴(150)이 형성되지 않을 뿐만 아니라, 서로 이웃하는 두 개의 채널들(270)이 기판(100) 상부에 형성된 트렌치를 통해 서로 연결될 수 있다.
이에 따라, 서로 이웃하는 채널들(270)의 외측벽을 감싸는 전하 저장 패턴 구조물들 역시 서로 연결될 수 있다.
상기 각 전하 저장 패턴 구조물들에 포함된 제3 전하 트래핑 패턴들(186)은 상기 트렌치 내벽까지 연장될 수 있으며, 서로 이웃하는 2개의 제3 전하 트래핑 패턴들(186)이 서로 연결될 수 있다.
도 39 내지 도 42는 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 구체적으로, 도 39 내지 도 42는 도 37 및 도 38에 도시된 수직형 메모리 장치의 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 각 단면도들은 도 37에 도시된 평면도의 B-B'선을 따라 절단한 것이다. 상기 수직형 메모리 장치의 제조 방법은 도 5 내지 도 29를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함할 수 있으며, 이에 대한 자세한 설명은 생략한다.
먼저, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이후 도 39를 참조하면, 도 6을 참조로 설명한 공정과 유사한 공정을 수행한다.
즉, 최상층 층간 절연막(110) 상에 제1 마스크(130)를 형성한 후, 이를 식각 마스크로 사용하여 하부의 층간 절연막들(110) 및 희생막들(120)을 식각함으로써, 이들을 관통하여 기판(100) 상면을 노출시키는 채널 홀들(140)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정을 통해 기판(100) 상부도 부분적으로 제거되어 트렌치(145)가 형성될 수 있으며, 서로 인접하는 채널 홀들(140)은 트렌치(145)를 통해 서로 연통될 수 있다.
각 채널 홀들(140) 내에 형성되는 채널(270)의 평면 레이아웃이 도시된 도 37을 함께 참조하면, 일 실시예에 있어서, 제2 및 제4 채널 열들(270b, 270d)에 포함된 채널들(270)이 각각 형성되는 제2 및 제4 채널 홀 열들 혹은 제1 및 제3 채널 열들(270a, 270c)에 포함된 채널들(270)이 각각 형성되는 제1 및 제3 채널 홀 열들 이 서로 연통될 수 있다. 하지만, 본 발명의 개념은 이에 한정되지는 않으며, 예를 들어, 제1 및 제2 채널 열들(270a, 270b)에 포함된 채널들(270)이 각각 형성되는 제1 및 제2 채널 홀 열들 혹은 제3 및 제4 채널 열들(270c, 270d)에 포함된 채널들(270)이 각각 형성되는 제3 및 제4 채널 홀 열들이 서로 연통될 수도 있다.
도 40을 참조하면, 도 8을 참조로 설명한 공정과 유사한 공정을 수행한다.
구체적으로, 채널 홀(140)에 의해 노출된 각 층간 절연막들(110)을 부분적으로 제거하여 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)은 건식 식각 공정 혹은 습식 식각 공정에 의해 형성될 수 있다.
제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)은 기판(100) 상면에 수직한 상기 제1 방향으로 각각 제1 내지 제4 폭들(W1, W2, W3, W4)을 갖도록 형성될 수 있다.
도 41을 참조하면, 도 9를 참조로 설명한 공정과 유사한 공정을 수행한다.
이에 따라, 채널 홀(140)의 측벽, 제1, 제2, 제3 및 제7 리세스들(160, 165, 167, 169)의 내벽, 트렌치(145)의 내벽 및 제1 마스크(130) 상면에 제1 블로킹 막(170) 및 전하 트래핑 막(180)을 순차적으로 형성할 수 있다.
도 42를 참조하면, 도 10 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행할 수 있다.
다시 도 37 및 도 38을 참조하면, 도 24 내지 도 29 및 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 수직형 메모리 장치를 완성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110: 층간 절연막 115: 층간 절연 패턴
120: 희생막 130, 300: 제1, 제2 마스크
140: 채널 홀
150, 202, 212: 제1 내지 제3 반도체 패턴
160, 165, 167, 190, 195, 197, 169: 제1 내지 제7 리세스
170, 330: 제1, 제2 블로킹막 175, 335: 제1, 제2 블로킹 패턴
180: 전하 트래핑 막
182, 184, 186: 제1, 제2, 제3 전하 트래핑 패턴
240: 터널 절연막 245: 터널 절연 패턴
270: 채널 200, 210: 제2, 제3 반도체 막
220, 310: 제1, 제2 개구 230: 제1 매립막
232, 280: 제1, 제2 매립 패턴 250: 제1 스페이서 막
255, 270: 제1, 제2 스페이서 290: 캐핑 패턴
320: 갭 340: 게이트 배리어막
343, 345, 347: 제1, 제2, 제3 게이트 배리어 패턴
350: 게이트 도전막
353, 355, 357: 제1, 제2, 제3 게이트 도전 패턴
363, 365, 367: 제1, 제2, 제3 게이트 전극
380: 공통 소스 라인 390, 410: 제1, 제2 상부 층간 절연막
400: 콘택 플러그 420: 비트 라인
360, 365, 400, 405, 440, 445, 470, 475, 500, 505, 530, 535, 570, 600, 640, 670: 제1 내지 제16 배리어막 패턴
370, 375, 410, 415, 450, 455, 480, 485, 510, 515, 540, 545, 580, 610, 650, 680: 제1 내지 제16 도전 패턴
380, 385: 제1, 제2 콘택 플러그
420, 425, 460, 465, 660, 690, 427: 제1 내지 제7 배선
490, 495, 550, 555, 590, 620: 제1 내지 제6 비아
110: 층간 절연막 115: 층간 절연 패턴
120: 희생막 130, 300: 제1, 제2 마스크
140: 채널 홀
150, 202, 212: 제1 내지 제3 반도체 패턴
160, 165, 167, 190, 195, 197, 169: 제1 내지 제7 리세스
170, 330: 제1, 제2 블로킹막 175, 335: 제1, 제2 블로킹 패턴
180: 전하 트래핑 막
182, 184, 186: 제1, 제2, 제3 전하 트래핑 패턴
240: 터널 절연막 245: 터널 절연 패턴
270: 채널 200, 210: 제2, 제3 반도체 막
220, 310: 제1, 제2 개구 230: 제1 매립막
232, 280: 제1, 제2 매립 패턴 250: 제1 스페이서 막
255, 270: 제1, 제2 스페이서 290: 캐핑 패턴
320: 갭 340: 게이트 배리어막
343, 345, 347: 제1, 제2, 제3 게이트 배리어 패턴
350: 게이트 도전막
353, 355, 357: 제1, 제2, 제3 게이트 도전 패턴
363, 365, 367: 제1, 제2, 제3 게이트 전극
380: 공통 소스 라인 390, 410: 제1, 제2 상부 층간 절연막
400: 콘택 플러그 420: 비트 라인
360, 365, 400, 405, 440, 445, 470, 475, 500, 505, 530, 535, 570, 600, 640, 670: 제1 내지 제16 배리어막 패턴
370, 375, 410, 415, 450, 455, 480, 485, 510, 515, 540, 545, 580, 610, 650, 680: 제1 내지 제16 도전 패턴
380, 385: 제1, 제2 콘택 플러그
420, 425, 460, 465, 660, 690, 427: 제1 내지 제7 배선
490, 495, 550, 555, 590, 620: 제1 내지 제6 비아
Claims (20)
- 기판 상면에 수직한 수직 방향을 따라 서로 이격된 복수의 층간 절연 패턴들;
상기 층간 절연 패턴들 사이에 각각 형성된 복수의 게이트 전극들;
상기 기판 상에 상기 수직 방향으로 연장되어 상기 층간 절연 패턴들 및 상기 게이트 전극들을 관통하는 채널; 및
상기 채널과 상기 게이트 전극들 사이에 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연 패턴, 전하 트래핑 패턴 구조물 및 블로킹 패턴을 포함하는 전하 저장 패턴 구조물을 구비하며,
상기 전하 트래핑 패턴 구조물은 상기 게이트 전극들 중 제1 게이트 전극들의 측벽들에 상기 수평 방향으로 각각 인접하면서 상기 수직 방향을 따라 서로 이격되도록 복수 개로 형성되되, 상기 복수의 전하 트래핑 패턴들 중에서 제1 전하 트래핑 패턴은 상기 층간 절연 패턴들 중 제1 층간 절연 패턴의 측벽을 따라 상기 수직 방향으로 연장되고,
상기 각 터널 절연 패턴 및 상기 각 블로킹 패턴은 상기 채널의 측벽을 따라 상기 수직 방향으로 연장되어 상기 복수의 전하 트래핑 패턴들과 접촉하며,
상기 터널 절연 패턴 및 상기 블로킹 패턴 사이에 형성되어 이들에 각각 접촉하는 제1 매립 패턴을 더 포함하는 수직형 메모리 장치. - 삭제
- 제1항에 있어서, 상기 블로킹 패턴은 상기 제1 게이트 전극들의 측벽들 및 상기 각 제1 게이트 전극들의 상면 및 하면 일부 상에 형성되며, 상기 층간 절연 패턴들의 측벽에 직접 접촉하는 수직형 메모리 장치.
- 제3항에 있어서, 상기 블로킹 패턴은 상기 각 제1 게이트 전극들의 상면 및 하면의 상기 채널에 상대적으로 가까운 부분 상에만 형성되고 상기 채널로부터 상대적으로 먼 부분 상에는 형성되지 않는 수직형 메모리 장치.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 형성하고;
상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀을 형성하고;
상기 채널 홀에 노출되는 상기 층간 절연막 부분들을 부분적으로 제거하여 상기 채널 홀에 연통되는 제1 및 제2 리세스들을 형성하되, 상기 제1 리세스는 상기 기판 상면에 수직한 수직 방향으로 제1 폭을 갖고, 상기 제2 리세스는 상기 수직 방향으로 상기 제1 폭보다 큰 제2 폭을 가지며;
상기 채널 홀의 측벽 및 상기 제1 및 제2 리세스들의 내벽 상에 블로킹 막 및 전하 트래핑 막을 순차적으로 형성하되 상기 제1 및 제2 리세스들에 대응하여 상기 전하 트래핑 막 상에 제3 및 제4 리세스들이 형성되고, 상기 제1 폭은 상기 블로킹 막의 두께와 상기 전하 트래핑 막의 두께의 합의 2배보다 작거나 같으며;
상기 제3 리세스에 인접한 상기 전하 트래핑 막 부분을 제거하여 상기 수직 방향으로 서로 이격된 복수의 전하 트래핑 패턴들을 형성하면서 상기 제3 리세스를 확장시켜 상기 블로킹 막 일부를 노출시키고;
상기 확장된 제3 리세스를 채우는 매립 패턴을 형성하고; 그리고
상기 전하 트래핑 패턴들 및 상기 매립 패턴 상에 터널 절연막 및 채널을 순차적으로 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법. - 제13항에 있어서, 상기 층간 절연막은 제1 두께를 갖는 제1 층간 절연막, 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 층간 절연막을 포함하고,
상기 제1 리세스는 상기 제1 층간 절연막을 부분적으로 제거하여 형성되고, 상기 제1 폭은 상기 제1 두께와 동일한 크기를 가지며,
상기 제2 리세스는 상기 제2 층간 절연막을 부분적으로 제거하여 형성되고, 상기 제2 폭은 상기 제2 두께와 동일한 크기를 갖는 수직형 메모리 장치의 제조 방법. - 제13항에 있어서, 상기 제3 리세스에 인접하는 상기 전하 트래핑 막 부분을 제거하여 상기 복수의 전하 트래핑 패턴들을 형성하면서 상기 제3 리세스를 확장시켜 상기 블로킹 막 일부를 노출시키는 것은,
상기 전하 트래핑 막 상에 상기 제3 리세스를 채우며 불순물이 도핑된 제1 반도체 막을 형성하고;
상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시키고;
상기 노출된 전하 트래핑 막 부분 및 상기 반도체 패턴 상에 불순물이 도핑되지 않은 제2 반도체 막을 형성하고;
열처리를 수행하여 상기 반도체 패턴에 인접하는 상기 제2 반도체 막 부분을 불순물로 도핑시키고;
상기 불순물이 도핑된 제2 반도체 막 부분 및 상기 반도체 패턴을 제거하여 상기 전하 트래핑 막의 일부를 노출시키고; 그리고
상기 노출된 전하 트래핑 막 부분을 제거하는 것을 포함하는 수직형 메모리 장치의 제조 방법. - 제13항에 있어서, 상기 제3 리세스에 인접하는 상기 전하 트래핑 막 부분을 제거하여 상기 복수의 전하 트래핑 패턴들을 형성하면서 상기 제3 리세스를 확장시켜 상기 블로킹 막 일부를 노출시키는 것은,
상기 전하 트래핑 막 상에 상기 제3 리세스를 채우며 불순물이 도핑된 제1 반도체 막을 형성하고;
상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시키고;
상기 노출된 전하 트래핑 막 부분 및 상기 반도체 패턴 상에 불순물이 도핑되지 않은 제2 반도체 막을 형성하고;
열처리를 수행하여 상기 반도체 패턴에 인접하는 상기 제2 반도체 막 부분을 불순물로 도핑시키고;
상기 불순물이 도핑된 제2 반도체 막 부분 및 상기 반도체 패턴을 제거하여 상기 전하 트래핑 막의 일부를 노출시키고; 그리고
상기 노출된 전하 트래핑 막 부분을 제거하는 것을 포함하며,
상기 제1 반도체 막을 부분적으로 제거하여 상기 제3 리세스를 채우는 반도체 패턴을 형성하면서 상기 전하 트래핑 막의 일부를 노출시키는 것은,
상기 제1 반도체 막을 부분적으로 산화시키고; 그리고
상기 산화된 제1 반도체 막 부분을 제거하는 것을 포함하는 수직형 메모리 장치의 제조 방법. - 삭제
- 삭제
- 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 적층하고;
상기 층간 절연막들 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키는 채널 홀을 형성하고;
상기 채널 홀에 노출되는 상기 층간 절연막 부분들을 부분적으로 제거하여 상기 채널 홀에 연통되는 제1 리세스들을 각각 형성하고;
상기 채널 홀의 측벽 및 상기 제1 리세스들의 내벽 상에 블로킹 막 및 전하 트래핑 막을 순차적으로 형성하되, 상기 전하 트래핑 막 상에는 상기 제1 리세스들에 대응하여 각각 제2 리세스들이 형성되고;
상기 제2 리세스들의 나머지 부분을 각각 채우는 불순물이 도핑된 실리콘 패턴들을 형성하고;
상기 전하 트래핑 막 및 상기 불순물이 도핑된 실리콘 패턴들 상에 실리콘 막을 형성하고;
열처리를 수행하여 상기 각 불순물이 도핑된 실리콘 패턴들에 인접하는 상기 실리콘 막 부분을 불순물로 도핑시키고;
상기 불순물이 도핑된 실리콘 막 부분 및 상기 불순물이 도핑된 실리콘 패턴들을 제거하여 상기 전하 트래핑 막의 일부를 각각 노출시키는 개구들을 형성하고;
상기 노출된 전하 트래핑 막 부분을 제거하여 상기 기판 상면에 수직한 수직 방향으로 서로 이격된 복수의 전하 트래핑 패턴들을 형성하고;
상기 실리콘 막을 제거하여 상기 전하 트래핑 패턴들을 노출시키고;
상기 각 개구들을 채우는 매립 패턴을 형성하고; 그리고
상기 노출된 전하 트래핑 패턴들 및 상기 매립 패턴들 상에 채널을 형성하는 것을 포함하는 수직형 메모리 장치의 제조 방법. - 삭제
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |