KR20210029871A - 정보 저장 패턴을 포함하는 반도체 소자 - Google Patents

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KR20210029871A
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정상훈
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Abstract

정보 저장 패턴을 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 차례로 적층된 층간 절연 층 및 게이트 층을 포함하는 적층 구조물; 및 상기 적층 구조물을 관통하는 수직 구조물을 포함한다. 상기 수직 구조물은 상기 층간 절연 층 및 상기 게이트 층을 관통하는 절연성 코어 영역, 적어도 상기 절연성 코어 영역의 측면을 덮는 채널 반도체 층, 상기 채널 반도체 층과 상기 게이트 층 사이의 정보 저장 패턴, 적어도 상기 정보 저장 패턴과 상기 게이트 층 사이에 개재된 제1 유전체 층 및 적어도 상기 정보 저장 패턴과 상기 채널 반도체 층 사이에 개재된 제2 유전체 층을 포함하고, 상기 정보 저장 패턴은 상기 게이트 층과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 갖고, 상기 정보 저장 패턴의 상기 제2 측면은 오목한 부분을 갖는다.

Description

정보 저장 패턴을 포함하는 반도체 소자{SEMICONDUCTOR DEVICE INCLUDING DATA STORAGE PATTERN}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 정보 저장 패턴을 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
제품의 가격 경쟁력을 높이기 위하여, 반도체 소자의 집적도 향상에 대한 요구가 심화되고 있다. 반도체 소자의 집적도를 향상시키기 위하여, 메모리 셀들을 2차원적으로 배열하는 대신에 메모리 셀들을 3차원적으로 배열하는 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 형성하는 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 개구부를 갖는 적층 구조물; 상기 개구부 내의 수직 구조물; 상기 수직 구조물 상의 콘택 구조물; 및 상기 콘택 구조물 상의 도전성 라인을 포함한다. 상기 적층 구조물은 복수의 게이트 층들 및 복수의 층간 절연 층들을 포함하고, 상기 수직 구조물은 절연성 코어 영역, 채널 반도체 층, 복수의 정보 저장 패턴들, 제1 유전체 층, 및 제2 유전체 층을 포함하고, 상기 절연성 코어 영역은 상기 하부 구조물의 상부면과 수직한 수직 방향으로 연장되고, 상기 채널 반도체 층은 상기 절연성 코어 영역의 측면 및 하부면을 덮고, 상기 복수의 정보 저장 패턴들은 상기 채널 반도체 층과 상기 복수의 게이트 층들 사이에 배치되면서 상기 수직 방향으로 이격되고, 상기 제1 유전체 층의 적어도 일부는 상기 복수의 정보 저장 패턴들과 상기 복수의 게이트 층들 사이에 배치되고, 상기 제2 유전체 층의 적어도 일부는 상기 복수의 정보 저장 패턴들과 상기 채널 반도체 층 사이에 배치되고, 상기 절연성 코어 영역은 상기 복수의 게이트 층들과 마주보는 영역들에서 폭이 증가된 복수의 제1 볼록 부들을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 차례로 적층된 층간 절연 층 및 게이트 층을 포함하는 적층 구조물; 및 상기 적층 구조물을 관통하는 수직 구조물을 포함한다. 상기 수직 구조물은 상기 층간 절연 층 및 상기 게이트 층을 관통하는 절연성 코어 영역, 적어도 상기 절연성 코어 영역의 측면을 덮는 채널 반도체 층, 상기 채널 반도체 층과 상기 게이트 층 사이의 정보 저장 패턴, 적어도 상기 정보 저장 패턴과 상기 게이트 층 사이에 개재된 제1 유전체 층 및 적어도 상기 정보 저장 패턴과 상기 채널 반도체 층 사이에 개재된 제2 유전체 층을 포함하고, 상기 정보 저장 패턴은 상기 게이트 층과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 갖고, 상기 정보 저장 패턴의 상기 제2 측면은 오목한 부분을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물; 상기 하부 구조물 상에서, 차례로 적층된 층간 절연 층 및 게이트 층을 포함하는 적층 구조물; 및 상기 적층 구조물을 관통하는 수직 구조물을 포함한다. 상기 수직 구조물은 상기 층간 절연 층 및 상기 게이트 층을 관통하는 절연성 코어 영역, 적어도 상기 절연성 코어 영역의 측면을 덮는 채널 반도체 층, 상기 채널 반도체 층과 상기 게이트 층 사이의 정보 저장 패턴, 적어도 상기 정보 저장 패턴과 상기 게이트 층 사이에 개재된 제1 유전체 층 및 적어도 상기 정보 저장 패턴과 상기 채널 반도체 층 사이에 개재된 제2 유전체 층을 포함하고, 상기 절연성 코어 영역은 상기 게이트 층과 마주보는 부분에서 적어도 두 개의 변곡 점을 갖는다.
본 발명의 기술적 사상의 실시 예들에 따르면, 집적도를 향상시킬 수 있는 반도체 소자 및 그 형성 방법을 제공할 수 있다. 본 발명의 일 실시예에 따른 반도체 소자는 수직 방향으로 고립된 정보 저장 패턴을 포함할 수 있다. 이와 같은 정보 저장 패턴은 수직 방향으로 고립될 수 있기 때문에, 상기 정보 저장 패턴 내에 트랩된 전하의 보유(retention) 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부를 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 3은 도 2의 'A'로 표시된 부분을 나타낸 부분 확대도이다.
도 4는 도 2의 'B'로 표시된 부분을 나타낸 부분 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 8b는 도 8a의 'A1'로 표시된 부분을 나타낸 부분 확대도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 13a 내지 도 13f는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 14a 내지 도 14c는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 일부를 나타낸 평면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기 위해 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 3은 도 2의 'A'로 표시된 부분을 나타낸 부분 확대도이고, 도 4는 도 2의 'B'로 표시된 부분을 나타낸 부분 확대도이다.
도 1 내지 도 4를 참조하면, 하부 구조물(3) 상에 적층 구조물(68)이 배치될 수 있다. 일 예에서, 상기 하부 구조물(3)은 반도체 기판을 포함할 수 있다. 상기 적층 구조물(68)은 교대로 적층된 복수의 층간 절연 층들(22) 및 복수의 게이트 층들(65)을 포함할 수 있다.
상기 하부 구조물(3)과 상기 적층 구조물(68) 사이에 수평 연결 구조물(62)이 배치될 수 있다. 상기 수평 연결 구조물(62)은 하부 수평 연결 패턴(59) 및 상기 하부 수평 연결 패턴(59) 상의 상부 수평 연결 패턴(17)을 포함할 수 있다. 상기 하부 수평 연결 패턴(59) 및 상기 상부 수평 연결 패턴(17)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 적층 구조물(68)을 관통하는 개구 부(30)가 배치될 수 있다. 상기 개구 부(30) 내에 수직 구조물(50)이 배치될 수 있다. 상기 수직 구조물(50)은 상기 적층 구조물(68)을 관통하면서 하부로 연장되어 상기 수평 연결 구조물(62)을 관통하고 상기 하부 구조물(3) 내로 연장될수 있다.
상기 적층 구조물(68) 및 상기 수직 구조물(50) 상에 차례로 적층된 제1 상부 절연 층(53) 및 제2 상부 절연 층(75)이 배치될 수 있다.
상기 제1 상부 절연 층(53) 및 상기 적층 구조물(68)을 관통하는 분리 구조물들(72)이 배치될 수 있다. 상기 분리 구조물들(72)의 각각은 분리 스페이서(72a) 및 분리 패턴(72b)을 포함할 수 있다. 상기 분리 스페이서(72a)은 상기 분리 패턴(72b)의 측면 상에 배치될 수 있다. 일 예에서, 상기 분리 스페이서(72a)는 절연성 물질로 형성될 수 있고, 상기 분리 패턴(72b)은 도전성 물질로 형성될 수 있다. 다른 예에서, 상기 분리 구주물들(72)은 절연성 물질로 형성될 수 있다.
상기 분리 구조물들(72)은 상기 제1 상부 절연 층(53) 및 상기 적층 구조물(68)을 관통하면서 하부로 연장되어 상기 수평 연결 구조물(62)을 관통할 수 있다. 상기 분리 구조물들(72)은 상기 적층 구조물(68)을 제1 수평 방향(X)으로 분리시킬 수 있다. 상기 분리 구조물들(72)은 상기 제1 수평 방향(X)과 수직한 제2 수평 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제1 및 제2 수평 방향들(X, Y)은 상기 하부 구조물(3)의 상부면(3s)과 평행할 수 있다.
상기 제2 상부 절연 층(75) 상에 도전성 라인(81)이 배치될 수 있다. 상기 도전성 라인(81)과 상기 수직 구조물(50) 사이에 콘택 플러그(78)가 배치될 수 있다.
상기 적층 구조물(68)은 교대로 반복적으로 적층된 층간 절연 층들(22) 및 게이트 층들(65)을 포함할 수 있다.
일 예에서, 상기 복수의 게이트 층들(65)의 각각은 제1 층(66a) 및 제2 층(66b)을 포함할 수 있다. 상기 제1 층(66a)은 상기 제2 층(66b)의 하부면 및 상부면을 덮으면서 상기 제1 층(66a)과 상기 수직 구조물(50) 사이로 연장될 수 있다.
일 예에서, 상기 제2 층(66b)은 도전성 물질(e.g., 도우프트 폴리 실리콘, TiN, TaN, WN, TiSi, TaSi, CoSi, WSi, Ti, Ta 또는 W 등)을 포함할 수 있고, 상기 제1 층(66a)은 유전체 물질을 포함할 수 있다. 상기 제1 층(66a)의 유전체 물질은 AlO 등과 같은 고유전체(high-k dielectric)일 수 있다. 다른 예에서, 상기 제1 층(66a)은 상기 제2 층(66b)의 도전성 물질과 다른 도전성 물질(e.g., TiN 또는 WN 등)로 대체될 수 있다.
상기 복수의 게이트 층들(65)은 하나 또는 복수의 하부 게이트 층(65L), 상기 하나 또는 복수의 하부 게이트 층(66L) 상의 복수의 중간 게이트 층들(65M), 및 상기 복수의 중간 게이트 층들(65M) 상의 하나 또는 복수의 상부 게이트 층(65U)을 포함할 수 있다.
상기 하나 또는 복수의 하부 게이트 층(65L) 중 적어도 하나는 접지 선택 게이트 전극을 포함할 수 있고, 상기 하나 또는 복수의 상부 게이트 층(65U) 중 적어도 하나는 스트링 선택 게이트 전극을 포함할 수 있고, 상기 복수의 중간 게이트 층들(65M)은 워드라인들을 포함할 수 있다. 예를 들어, 상기 복수의 중간 게이트 층들(65)의 상기 제2 층들(66b)은 상기 워드라인들일 수 있다.
상기 층간 절연 층들(22)은 최하위 층간 절연 층(22L), 최상위 층간 절연 층(22U), 및 상기 최하위 층간 절연 층(22L)과 상기 최상위 층간 절연 층(22U) 사이의 중간 층간 절연 층들(22M)을 포함할 수 있다. 상기 층간 절연 층들(22) 중에서, 상기 최상위 층간 절연 층(22U)은 각각의 나머지 층간 절연 층들 보다 큰 두께를 가질 수 있다. 상기 층간 절연 층들(22)은 실리콘 산화물로 형성될 수 있다.
상기 적층 구조물(68)의 상부면으로부터 하부로 연장되어 상기 하나 또는 복수의 상부 게이트 층들(65U)을 관통하는 절연성 패턴(27)이 배치될 수 있다. 상기 절연성 패턴(27)은 실리콘 산화물로 형성될 수 있다. 상기 수직 구조물(50)은 상기 절연성 패턴(27)과 이격될 수 있다. 상기 절연성 패턴(27)과 접촉하며 상기 적층 구조물(68)을 관통하는 더미 구조물(도 1의 50d)이 배치될 수 있다. 상기 더미 구조물(도 1의 50d)의 단면 구조는 상기 수직 구조물(50)의 단면 구조와 동일할 수 있다.
상기 수직 구조물(50)과 인접하는 보강 패턴들(36)이 배치될 수 있다. 상기 보강 패턴들(36)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 보강 패턴들(36)은 상기 수직 구조물(50)의 측면과 인접하며 수직 방향(Z)으로 서로 이격될 수 있다. 상기 수직 방향(Z)은 상기 하부 구조물(3)의 상부면(3s)과 수직한 방향일 수 있다. 상기 보강 패턴들(36)은 상기 층간 절연 층들(22)과 상기 수직 구조물(50) 사이에 배치될 수 있다. 상기 보강 패턴들(36)은 상기 최하위 층간 절연 층(22L)과 상기 수직 구조물(50) 사이에 개재되며 상기 수평 연결 구조물(62)의 일부와 상기 수직 구조물(50) 사이로 연장되는 하부 보강 패턴(36L), 상기 최상위 층간 절연 층(22U)과 상기 수직 구조물(50) 사이에 개재되는 상부 보강 패턴(36U), 및 상기 중간 층간 절연 층들(22)과 상기 수직 구조물(50) 사이에 개재되는 중간 보강 패턴들(36M)을 포함할 수 있다.
각각의 상기 중간 보강 패턴들(36M)은 각각의 상기 중간 층간 절연 층들(22)과 접촉할 수 있다. 각각의 상기 중간 보강 패턴들(36M)은 각각의 상기 중간 층간 절연 층들(22) 보다 큰 수직 두께를 가질 수 있다. 여기서, 수직 두께는 상기 수직 방향(Z)의 두께를 의미할 수 있다. 각각의 상기 중간 보강 패턴들(36M)은 상기 수직 구조물(50)과 마주보는 가운데 부분이 오목할 수 있다.
상기 수직 구조물(50)과 상기 하부 구조물(3) 사이에 개재된 기판 절연 층(37)이 배치될 수 있다. 상기 기판 절연 층(37)은 실리콘 산화물로 형성될 수 있다.
일 예에서, 상기 수직 구조물(50)은 절연성 코어 영역(46), 채널 반도체 층(44), 복수의 정보 저장 패턴들(40), 제1 유전체 층(38), 제2 유전체 층(42), 및 패드 패턴(48)을 포함할 수 있다.
상기 절연성 코어 영역(46)은 상기 수직 방향(Z)으로 연장될 수 있다. 상기 절연성 코어 영역(46)은 절연성 물질을 포함할 수 있다. 예를 들어, 상기 절연성 코어 영역(46)은 실리콘 산화물 등과 같은 절연성 물질로 채워지거나, 또는 내부에 보이드를 갖는 절연성 물질로 형성될 수 있다.
상기 패드 패턴(48)은 상기 절연성 코어 영역(46) 상에 배치될 수 있다. 상기 패드 패턴(48)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 채널 반도체 층(44)의 적어도 일부는 상기 절연성 코어 영역(46)의 측면 및 하부면을 덮을 수 있다. 상기 채널 반도체 층(44)은 상기 패드 패턴(48)과 접촉할 수 있다. 따라서, 상기 채널 반도체 층(44)은 상기 패드 패턴(48)과 전기적으로 연결될 수 있다. 상기 채널 반도체 층(44)은 폴리 실리콘으로 형성될 수 있다.
상기 복수의 정보 저장 패턴들(40)은 상기 복수의 게이트 층들(65)과 상기 채널 반도체 층(44) 사이에 배치되면서 상기 수직 방향(Z)으로 이격될 수 있다. 상기 복수의 정보 저장 패턴들(40)은 상기 복수의 게이트 층들(65)과 일대일로 마주볼 수 있다.
상기 복수의 정보 저장 패턴들(40)은 정보를 저장할 수 있는 물질로 형성될 수 있다. 예를 들어, 본 발명의 실시예에 따른 반도체 소자가 낸드 플래시 등과 같은 메모리 소자인 경우에, 상기 복수의 정보 저장 패턴들(40)은 전하를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
본 발명의 실시예에서, 상기 복수의 정보 저장 패턴들(40)의 물질은 실리콘 질화물에 한정되지 않고, 정보를 저장할 수 있는 다른 물질로 대체될 수도 있다.
상기 제1 유전체 층(38)의 적어도 일부는 상기 복수의 정보 저장 패턴들(40)과 상기 복수의 게이트 층들(65) 사이에 배치될 수 있다. 상기 제1 유전체 층(38)은 상기 복수의 정보 저장 패턴들(40)과 상기 복수의 게이트 층들(65) 사이에 개재된 부분으로부터 상기 보강 패턴들(36)을 덮도록 연장될 수 있다.
상기 제2 유전체 층(42)의 적어도 일부는 상기 복수의 정보 저장 패턴들(40)과 상기 채널 반도체 층(44) 사이에 배치될 수 있다. 상기 제2 유전체 층(42)은 상기 복수의 정보 저장 패턴들(40)과 상기 채널 반도체 층(44) 사이에 개재된 부분으로부터 상기 제1 유전체 층(38)을 덮도록 연장될 수 있다.
상기 채널 반도체 층(44)과 상기 복수의 게이트 층들(65) 사이에서, 상기 복수의 정보 저장 패턴들(40)은 상기 제1 유전체 층(38)과 상기 제2 유전체 층(42) 사이에 배치될 수 있다. 상기 제1 유전체 층(38)은 상기 채널 반도체 층(44)의 바닥면을 덮으며 상기 채널 반도체 층(44)의 외측면을 덮을 수 있다. 상기 제2 유전체 층(42)은 상기 채널 반도체 층(44)과 상기 제1 유전체 층(38) 사이에 배치될 수 있다.
상기 수평 연결 구조물(62)은 하나 또는 복수의 수평 연결 패턴을 포함할 수 있다. 예를 들어, 상기 수평 연결 구조물(62)은 하부 수평 연결 패턴(59) 및 상기 하부 수평 연결 패턴(59) 상의 상부 수평 연결 패턴(17)을 포함할 수 있다. 상기 하부 수평 연결 패턴(59) 및 상기 상부 수평 연결 패턴(17)은 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 하부 수평 연결 패턴(59) 및 상기 상부 수평 연결 패턴(17)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 상부 수평 연결 패턴(17)은 상기 채널 반도체 층(44)과 이격될 수 있다. 상기 하부 수평 연결 패턴(59)은 상기 제1 유전체 층(38) 및 상기 제2 유전체 층(42)을 관통하며 상기 채널 반도체 층(44)과 접촉할 수 있다. 상기 하부 수평 연결 패턴(59)은 상기 하부 구조물(3)과 상기 채널 반도체 층(44) 사이로 연장된 제1 연장 부분(59E1) 및 상기 상부 수평 연결 패턴(17)과 상기 채널 반도체 층(44) 사이로 연장된 제2 연장 부분(59E2)을 더 포함할 수 있다.
상기 복수의 정보 저장 패턴들(40) 각각의 수직 두께는 상기 복수의 게이트 층들(65) 각각의 두께 보다 작을 수 있다.
각각의 상기 복수의 정보 저장 패턴들(40)은 하부면(40L) 및 상부면(40U)을 가질 수 있다. 각각의 상기 복수의 정보 저장 패턴들(40)에서, 상기 하부면(40L) 및 상기 상부면(40U) 중 적어도 하나는 오목한 모양일 수 있다. 예를 들어, 상기 하부면(40L) 및 상기 상부면(40U)은 오목한 모양일 수 있다.
각각의 상기 복수의 정보 저장 패턴들(40)은 상기 복수의 게이트 층들(65)과 마주보는 제1 측면(40S1), 및 상기 채널 반도체 층(44)과 마주보는 제2 측면(40S2)을 포함할 수 있다. 각각의 상기 복수의 정보 저장 패턴들(40)은 상기 제1 측면(40S1)과 인접하는 제1 부분(40p1), 상기 제2 측면(40S2)과 인접하는 제2 부분(40p2), 및 상기 제1 부분(40p1)과 상기 제2 부분(40p2) 사이의 최소 수직 두께 부분(40p3)을 포함할 수 있다. 상기 최소 수직 두께 부분(40p3)의 두께는 상기 제1 부분(40p1)의 최대 수직 두께 및 상기 제2 부분(40p2)의 최대 수직 두께 보다 작을 수 있다.
각각의 상기 복수의 정보 저장 패턴들(40)에서, 상기 최소 수직 두께 부분(40p3)과 상기 제1 측면(40S1) 사이의 거리는 상기 최소 수직 두께 부분(40p3)과 상기 제2 측면(40p2) 사이의 거리 보다 작을 수 있다.
각각의 상기 복수의 정보 저장 패턴들(40)에서, 상기 제2 측면(40S2)은 오목한 부분(40R)을 가질 수 있다. 상기 제2 측면(40S2)은 상기 오목한 부분(40R)의 위와 상기 오목한 부분(40R)의 아래에서 곡면 모양을 가질 수 있다.
일 예에서, 상기 제1 측면(40S1)의 상부 끝과 하부 끝 사이의 거리는 상기 제2 측면(40 S2)의 상부 끝과 하부 끝 사이의 거리 보다 작을 수 있다.
상기 절연성 코어 영역(46)은 상기 복수의 게이트 층들(65)과 마주보는 영역들에서 폭이 증가된 복수의 제1 볼록 부들(46a1)을 포함할 수 있다. 상기 절연성 코어 영역(46)은 상기 복수의 층간 절연 층들(22)과 마주보는 영역들에서 폭이 증가된 복수의 제2 볼록 부들(46a2), 및 상기 제1 볼록 부들(46a1)과 상기 제2 볼록 부들(46a2) 사이에서 폭이 감소된 오목 부들(46b1, 46b2)을 더 포함할 수 있다. 각각의 상기 오목 부들(46b, 46b2)은 각각의 상기 제1 및 제2 볼록 부들(46a1, 46a2) 보다 작은 폭을 가질 수 있다.
이하에서는 설명의 편의를 위하여, 어느 하나의 게이트 층(65)과 마주보는 어느 하나의 제1 볼록 부(46a1)를 기준으로 설명하기로 한다.
상기 절연성 코어 영역(46)의 일부는 어느 하나의 상기 제1 볼록 부(46a1), 상기 제1 볼록 부(46a1) 아래에서 상기 제1 볼록 부(46a1) 보다 작은 폭을 갖는 제1 오목 부(46b1), 및 상기 제1 볼록 부(46a1) 상에서 상기 제1 볼록 부(46a1) 보다 작은 폭을 갖는 제2 오목 부(46b2)를 포함할 수 있다. 상기 절연성 코어 영역(46)의 일부는 상기 제1 오목 부(46b1) 아래에서 상기 제1 오목 부(46b1) 보다 큰 폭을 갖는 제2 볼록 부(46a2)를 더 포함할 수 있다. 상기 제1 오목 부(46b1)에서 최소 수평 폭을 갖는 부분 및 상기 제2 오목 부(46b2)에서 최소 수평 폭을 갖는 부분은 어느 하나의 상기 게이트 층(65)과 마주볼 수 있다.
상기 제1 오목 부(46b1)에서 최소 수평 폭을 갖는 부분과 상기 제2 오목 부(46b2)에서 최소 수평 폭을 갖는 부분 사이의 거리는 어느 하나의 정보 저장 패턴(40)의 최대 수직 폭 보다 클 수 있다.
상기 제1 오목 부(46b1)에서 최소 수평 폭을 갖는 부분과 상기 제2 오목 부(46b2)에서 최소 수평 폭을 갖는 부분 사이의 거리는 어느 하나의 상기 게이트 층(65)의 수직 두께 보다 작을 수 있다.
상기 제2 볼록 부(46a2)의 최대 수평 폭을 갖는 부분과 상기 제1 오목 부(46b1)의 최소 수평 폭을 갖는 부분 사이의 거리는 상기 제1 오목 부(46b1)의 최소 수평 폭을 갖는 부분과 상기 제1 볼록 부(46a1)의 최대 수평 폭을 갖는 부분 사이의 거리 보다 클 수 있다.
상기 제1 오목 부(46b1)의 측면과 상기 제1 볼록 부(46a1)의 측면 사이의 제1 변곡 점(46i1)과 상기 제1 볼록 부(46a1)의 측면과 상기 제2 오목 부(46b2)의 측면 사이의 제2 변곡 점(46i2) 사이의 거리는 어느 하나의 상기 게이트 층(65)의 수직 두께 보다 작을 수 있다.
상기 제1 오목 부(46b1)의 측면과 상기 제1 볼록 부(46a1)의 측면 사이의 제1 변곡 점(46i1)과 상기 제1 볼록 부(46a1)의 측면과 상기 제2 오목 부(46b2)의 측면 사이의 제2 변곡 점(46i2) 사이의 거리는 어느 하나의 정보 저장 패턴(40)의 최대 수직 폭 보다 작을 수 있다.
상기 절연성 코어 영역(46)은 상기 하부 수평 연결 패턴(59)과 마주보는 하부 볼록 부(도 4의 46c), 상기 하부 볼록 부(46c) 아래에서 상기 하부 볼록 부(46c) 보다 작은 폭을 갖는 제1 하부 오목 부(도 4의 46d1), 및 상기 하부 볼록 부(46c) 위에서 상기 하부 볼록 부(46c) 보다 작은 폭을 갖는 제2 하부 오목 부(도 4의 46d2)를 더 포함할 수 있다.
실시예에서, 상기 정보 저장 패턴들(40)은 상기 수직 방향(Z)으로 서로 이격될 수 있다. 따라서, 상기 수직 방향(Z)으로 인접하는 상기 정보 저장 패턴들(40) 사이의 간섭(interference)을 방지할 수 있고, 낸드 플래시 메모리 소자의 동작에 의해 상기 정보 저장 패턴들(40) 내에 트랩된 전하(charge)가 상기 정보 저장 패턴들(40) 이외의 영역으로 움직이는 현상을 방지할 수 있다. 따라서, 낸드 플래시 메모리 소자와 같은 반도체 소자에서, 정보 보유(retention) 특성을 개선할 수 있다.
다음으로, 도 5 및 도 6을 각각 참조하여 앞에서 상술한 상기 복수의 정보 저장 패턴들(40)의 변형 예들을 설명하기로 한다. 도 5 및 도 6은 상기 복수의 정보 저장 패턴들(40)의 변형 예들을 설명하기 위하여 도 3의 부분 확대 단면도에 대응하는 부분 확대 단면도들이다. 여기서, 상기 복수의 정보 저장 패턴들(40) 중 어느 하나의 정보 저장 패턴을 중심으로 설명하기로 한다.
변형 예에서, 도 5를 참조하면, 상기 복수의 정보 저장 패턴들(40) 중 적어도 일부는 상기 제1 측면(40S1)과 상기 제2 측면(40S2) 사이의 보이드(40v)를 더 포함할 수 있다. 상기 보이드(40v)와 상기 제1 측면(40S1) 사이의 거리는 상기 보이드(40v)와 상기 제2 측면(40S2) 사이의 거리 보다 클 수 있다.
변형 예에서, 도 6을 참조하면, 어느 하나의 정보 저장 패턴(40')은 앞에서 설명한 것과 마찬가지로, 오목한 상부면(40U') 및 오목한 하부면(40L')을 가질 수 있다. 상기 정보 저장 패턴(40')은 어느 하나의 게이트 층(65)과 마주보는 제1 측면(40S1'), 상기 채널 반도체 층(44)과 마주보는 제2 측면(40S2')을 가질 수 있다.
일 예에서, 상기 제1 측면(40S1')의 상부끝과 하부 끝 사이의 거리는 상기 제2 측면(40 S2')의 상부 끝과 하부 끝 사이의 거리 보다 클 수 있다.
상기 정보 저장 패턴(40')은 상기 제1 측면(40S1')과 인접하는 제1 부분(40p1'), 상기 제2 측면(40S2')과 인접하는 제2 부분(40p2'), 및 상기 제1 부분(40p1')과 상기 제2 부분(40p2') 사이의 최소 수직 두께 부분(40p3')을 포함할 수 있다. 상기 최소 수직 두께 부분(40p3')의 두께는 상기 제1 부분(40p1')의 최대 수직 두께 및 상기 제2 부분(40p2')의 최대 수직 두께 보다 작을 수 있다.
상기 최소 수직 두께 부분(40p3')과 상기 제1 측면(40S1') 사이의 거리는 상기 최소 수직 두께 부분(40p3')과 상기 제2 측면(40p2') 사이의 거리 보다 클 수 있다.
상기 정보 저장 패턴(40')은 상기 제1 측면(40S1')과 상기 제2 측면(40S2') 사이의 보이드(40v')를 더 포함할 수 있다. 상기 보이드(40v')와 상기 제1 측면(40S1') 사이의 거리는 상기 보이드(40v')와 상기 제2 측면(40S2') 사이의 거리 보다 작을 수 있다.
다음으로, 도 7을 참조하여 앞에서 상술한 상기 절연성 코어 영역(46)의 변형 예를 설명하기로 한다. 도 7은 앞에서 상술한 상기 절연성 코어 영역(46)의 변형 예를 설명하기 위한, 도 4의 부분 확대 단면도에 대응하는 부분 확대 단면도이다.
변형 예에서, 도 7을 참조하면, 상기 수평 연결 구조물(63)과 마주보는 절연성 코어 영역(46')의 부분은 실질적으로 일정한 폭을 가질 수 있다. 따라서, 상기 수평 연결 구조물(63)과 상기 절연성 코어 영역(46')의 측면 사이의 채널 반도체 층(44')은 곧은 라인 모양일 수 있다.
다음으로, 도 8a 및 도 8b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 8a는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이고, 도 8b는 도 8a의 'A1'로 표시된 부분을 나타낸 부분 확대도이다. 도 8a 및 도 8b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명함에 있어서, 도 1 내지 도 4를 참조하여 설명한 구성요소들 중 변형된 구성요소들을 중심으로 설명하면서 변형이 없는 구성요소들은 설명을 생략하거나, 또는 직접적으로 인용하기로 한다.
변형 예에서, 도 8a 및 도 8b를 참조하면, 수직 구조물(50a)은 앞에서 상술한 상기 적층 구조물(68) 및 상기 수평 연결 구조물(62)을 차례로 관통하며 상기 하부 구조물(3) 내부로 연장될 수 있다. 상기 수직 구조물(50a)은 도 2 내지 도 4를 참조하여 설명한 것과 실질적으로 동일한 상기 제1 유전체 층(38), 상기 정보 저장 패턴들(40), 상기 제2 유전체 층(42), 상기 채널 반도체 층(44) 및 상기 패드 패턴(48)을 포함할 수 있다. 상기 수직 구조물(50a)은 도 2 내지 도 4의 상기 절연성 코어 영역(도 2 내지 도 4의 46)과 다른 모양의 절연성 코어 영역(146)을 포함할 수 있다. 예를 들어, 상기 수직 구조물(50a)의 상기 절연성 코어 영역(146)은 상기 정보 저장 패턴들(40)과 마주보는 영역에서 볼록 부들(146a)을 가질 수 있고, 상기 층간 절연 층들(22)과 마주보는 영역에서 볼록 부를 갖지 않을 수 있다. 상기 절연성 코어 영역(146)은 상기 층간 절연 층들(22)과 마주보는 영역에서 실질적으로 일정한 폭을 가질 수 있다.
상기 절연성 영역(146)은 어느 하나의 상기 볼록 부(146a)는 제1 지점(146b1)과 제2 지점(146b2) 사이에서 형성될 수 있다. 이와 같은 상기 볼록 부(146a)의 수직 두께, 즉 상기 제1 지점(146b1)과 상기 제2 지점(146b2) 사이의 거리는 어느 하나의 게이트 층(65)의 두께 보다 작을 수 있다.
상기 정보 저장 패턴들(40)은 상기 층간 절연 층들(22)과 중첩할 수 있다. 도 2 내지 도 4에서 설명한 상기 보강 패턴들(도 2 내지 도 4의 36)은 상기 정보 저장 패턴들(40)과 마주보는 상기 층간 절연 층들(22)의 표면들 상에 형성되도록 변형될 수 있다. 이와 같이 변형된 보강 패턴들(136)은 상기 정보 저장 패턴들(40)과 마주보는 상기 층간 절연 층들(22)의 상부면 및 하부면에 형성될 수 있다.
다음으로, 도 9를 참조하여 도8a 및 도 8b에서 상술한 상기 절연성 코어 영역(146) 및 상기 보강 패턴들(136)의 변형 예를 설명하기로 한다. 도 9는 도8a 및 도 8b에서 상술한 상기 절연성 코어 영역(146) 및 상기 보강 패턴들(136)의 변형 예를 설명하기 위한, 도 9의 부분 확대 단면도에 대응하는 부분 확대 단면도이다.
변형 예에서, 도 9를 참조하면, 어느 하나의 보강 패턴(236)은 둥근 모양으로 어느 하나의 층간 절연 층(22)의 측면을 덮으며 상기 층간 절연 층(22)의 상/하부면들로 연장될 수 있다. 절연성 코어 영역(246)은 상기 게이트 층(65)과 마주보는 볼록 부(246a) 및 상기 층간 절연 층(22)과 마주보는 오목 부(246b)를 포함할 수 있다.
다음으로, 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다. 여기서, 앞에서 도 2 내지 도 4를 참조하여 설명한 일 실시예에 따른 반도체 소자에서 변형된 부분을 중심으로 설명하기로 한다.
도 10을 참조하면, 도 2 내지 도 4에서 설명한 것과 실질적으로 동일한 상기 하부 구조물(3) 및 상기 수평 연결 구조물(62)이 제공될 수 있다. 도 2의 적층 구조물(도 2의 68)은 하부 적층 그룹(68a) 및 상기 하부 적층 그룹(68a) 상의 상부 적층 그룹(68b)을 포함하는 적층 구조물(68')로 변형될 수 있다. 상기 하부 적층 그룹(68a)은 교대로 반복적으로 적층된 하부 층간 절연 층들(22a) 및 하부 게이트 층들(65a)을 포함할 수 있다. 상기 상부 적층 그룹(68b)은 교대로 반복적으로 적층된 상부 층간 절연 층들(22b) 및 상부 게이트 층들(65b)을 포함할 수 있다. 상기 하부 및 상부 층간 절연 층들(22a, 22b)은 서로 동일한 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 하부 및 상부 게이트 층들(65a, 65b)은 서로 동일한 물질 및 구조로 형성될 수 있다. 예를 들어, 상기 하부 및 상부 게이트 층들(65a, 65b)의 각각은 제1 층(66a) 및 제2 층(66b)을 포함할 수 있다. 상기 제1 및 제2 층들(66a, 66b)은 도 2 내지 도 4를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
상기 적층 구조물(68) 및 상기 수평 연결 구조물(62)을 차례로 관통하며 상기 하부 구조물(3) 내로 연장되는 수직 구조물(50c)이 배치될 수 있다.
상기 수직 구조물(50c)은 하부 부분(50c_L) 및 상기 하부 부분(50c_L) 상의 상부 부분(50c_U)을 포함할 수 있다.
상기 수직 구조물(50c)에서, 상기 하부 부분(50c_L)과 인접하는 상기 상부 부분(50c_U)의 하부 영역의 폭은 상기 상부 부분(50c_U)과 인접하는 상기 하부 부분(50c_L)의 상부 영역의 폭 보다 작을 수 있다.
상기 수직 구조물(50c)은 도 2 내지 도 4에서 상술한 상기 수직 구조물(도 2 내지 도 4의 50)과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 상기 수직 구조물(50c)은 도 2 내지 도 4에서 상술한 상기 제1 유전체 층(38), 상기 정보 저장 패턴들(40), 상기 제2 유전체 층(42), 상기 채널 반도체 층(44), 상기 절연성 코어 영역(46) 및 상기 절연성 코어 영역(46)을 포함할 수 있다.
상기 적층 구조물(68') 상에 차례로 적층된 제1 상부 절연 층(53) 및 제2 상부 절연 층(75)이 배치될 수 있다. 상기 제1 상부 절연 층(53), 상기 적층 구조물(68') 및 상기 수평 연결 구조물(62)을 관통하는 분리 구조물(172)이 배치될 수 있다. 상기 분리 구조물(172)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
다음으로, 도 11을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 설명하기로 한다. 도 11은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 11을 참조하면, 하부 구조물(503) 상에 적층 구조물(568)이 배치될 수 있다. 상기 하부 구조물(503)은 반도체 기판을 포함할 수 있다. 상기 적층 구조물(568)은 교대로 반복적으로 적층된 층간 절연 층들(522) 및 게이트 층들(565)을 포함할 수 있다.
상기 층간 절연 층들(522)은 제1 하부 층간 절연 층(522L1), 상기 제1 하부 층간 절연 층(522L1) 상의 제2 하부 층간 절연 층(522L2), 상기 제2 하부 층간 절연 층(522L2) 상의 중간 층간 절연 층들(522M), 및 상기 중간 층간 절연 층들(522M) 상의 상부 층간 절연 층(522U)을 포함할 수 있다.
상기 게이트 층들(565)의 각각은 제1 층(566a) 및 제2 층(566b)을 포함할 수 있다. 상기 제1 층(566a) 및 상기 제2 층(566b)은 도 2 내지 도 4에서 설명한 상기 제1 층(도 2 내지 도 4의 66a) 및 상기 제2 층(도 2 내지 도 4의 66b)에 각각 대응할 수 있다. 따라서, 상기 게이트 층들(565)은 도 2 내지 도 4에서 설명한 상기 게이트 층들(도 2 내지 도 4의 65)과 실질적으로 동일한 물질 및 동일한 구조로 형성될 수 있다.
상기 게이트 층들(565)은 상기 제1 하부 층간 절연 층(522L1)과 상기 제2 하부 층간 절연 층(522L2) 사이의 하부 게이트 층(565L), 상기 하부 게이트 층(565L) 상의 중간 게이트 층들(565M), 및 상기 중간 게이트 층들(565M) 상의 하나 또는 복수의 상부 게이트 층(565U)을 포함할 수 있다.
상기 상부 층간 절연 층(522U)을 관통하며 아래로 연장되어 상기 하나 또는 복수의 상부 게이트 층(565U)을 관통하는 절연성 패턴(527)이 배치될 수 있다.
상기 적층 구조물(568)을 관통하는 상기 하부 구조물(503)을 노출시키는 개구부(530)가 배치될 수 있다. 상기 개구부(530) 내에 수직 구조물(550)이 배치될 수 있다. 상기 수직 구조물(550)은 상기 적층 구조물(568)을 관통하고, 상기 하부 구조물(503) 내로 연장될 수 있다.
상기 수직 구조물(550)은 하부 반도체 패턴(531), 절연성 코어 영역(546), 패드 패턴(548), 채널 반도체 층(544), 제1 유전체 층(538), 제2 유전체 층(542) 및 정보 저장 패턴들(540)을 포함할 수 있다.
상기 하부 반도체 패턴(531)은 상기 하부 구조물(503)과 접촉할 수 있다. 상기 하부 반도체 패턴(531)은 상기 하부 게이트 층(565L)과 마주볼 수 있고, 상기 중간 게이트 층들(565M) 보다 낮은 레벨에 배치될 수 있다. 상기 절연성 코어 영역(546)은 상기 하부 반도체 패턴(531) 상에서 상기 개구부(530)을 부분적으로 채울 수 있다. 상기 패드 패턴(548)은 상기 절연성 코어 영역(546) 상에 배치될 수 있다. 상기 채널 반도체 층(544)은 상기 절연성 코어 영역(546)의 하부면 및 측면을 덮으며 상기 패드 패턴(548)과 연결될 수 있다. 상기 채널 반도체 층(544)은 상기 하부 반도체 패턴(531)과 연결될 수 있다.
상기 제1 유전체 층(538)은 상기 하부 반도체 패턴(531) 상에서 상기 채널 반도체 층(544)과 상기 적층 구조물(568) 사이에 배치될 수 있다. 상기 제2 유전체 층(542)은 상기 하부 반도체 패턴(531) 상에서 상기 채널 반도체 층(544)과 상기 제1 유전체 층(538) 사이에 배치될 수 있다. 상기 정보 저장 패턴들(540)은 상기 하부 반도체 패턴(531) 상에서 상기 중간 및 상부 게이트 층들(565M, 565U)과 마주볼 수 있고, 상기 제1 유전체 층(538) 및 상기 제2 유전체 층(542) 사이에 배치될 수 있다.
상기 중간 및 상부 게이트 층들(565M, 565U), 및 상기 중간 및 상부 층간 절연 층들(522M, 522U)과 인접하는 상기 수직 구조물(550)의 단면 구조는 도 2의 상기 게이트 층들(도 2의 22), 및 상기 중간 및 상부 층간 절연 층들(도 2의 22M, 22U)과 인접하는 상기 수직 구조물(도 2의 50)의 단면 구조와 실질적으로 동일할 수 있다. 따라서, 상기 수직 구조물(550)의 단면 구조는 도 2 및 도 2의 'A1' 부분을 확대한 도 3을 참조하여 설명한 상기 수직 구조물(도 2 및 도 3의 50)의 단면 구조와 실질적으로 동일할 수 있다.
상기 수직 구조물(550)과 인접하는 보강 패턴들(536)이 배치될 수 있다. 상기 보강 패턴들(536)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 일 예에서, 상기 보강 패턴들(536)은 상기 제2 하부 층간 절연 층(522L2)과 상기 수직 구조물(550) 사이에 개재되며 상기 하부 반도체 패턴(531)의 상부면의 일부와 접촉하는 하부 보강 패턴(536L), 상기 상부 층간 절연 층(522U)과 상기 수직 구조물(550) 사이에 개재되는 상부 보강 패턴(536U), 및 상기 중간 층간 절연 층들(522)과 상기 수직 구조물(550) 사이에 개재되는 중간 보강 패턴들(536M)을 포함할 수 있다.
상기 적층 구조물(568) 상에 제1 상부 절연 층(553) 및 제2 상부 절연 층(575)이 차례로 배치될 수 있다. 상기 제1 상부 절연 층(553) 및 상기 적층 구조물(568)을 관통하는 분리 구조물들(572)이 배치될 수 있다. 상기 분리 구조물들(572)의 각각은 분리 스페이서(572a) 및 분리 패턴(572b)을 포함할 수 있다. 상기 분리 스페이서(572a)은 상기 분리 패턴(572b)의 측면 상에 배치될 수 있다. 일 예에서, 상기 분리 스페이서(572a)는 절연성 물질로 형성될 수 있고, 상기 분리 패턴(572b)은 도전성 물질로 형성될 수 있다. 다른 예에서, 상기 분리 구주물들(572)은 절연성 물질로 형성될 수 있다.
상기 제2 상부 절연 층(575) 상에 도전성 라인(581)이 배치될 수 있다. 상기 도전성 라인(581)과 상기 수직 구조물(550) 사이에 콘택 플러그(578)가 배치될 수 있다.
다음으로, 도 12를 참조하여 앞에서 상술한 하부 구조물(3)의 변형 예를 설명하기로 한다. 도 12는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
변형 예에서, 도 12를 참조하면, 도 2에서 상술한 하부 구조물(도 2의 3)은 하부 기판(5), 상기 하부 기판(5) 상의 주변 회로 영역(7), 상기 주변 회로 영역(7) 상의 상부 기판(9)을 포함하는 하부 구조물(3')로 대체될 수 있다. 상기 하부 기판(5)은 반도체 기판일 수 있다. 상기 주변 회로 영역(7)은 주변 회로 배선(7a) 및 상기 주변 회로 배선(7a)을 덮는 주변 절연 층(7b)을 포함할 수 있다. 상기 상부 기판(9)은 도전성 기판일 수 있다. 예를 들어, 상기 상부 기판(9)은 N형의 도전형을 갖는 폴리 실리콘, 및/또는 금속 물질을 포함할 수 있다.
다음으로, 도 13a 내지 도 13f를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다. 도 13a 내지 도 13f는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기 위하여 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1 및 도 13a를 참조하면, 하부 구조물(3) 상에 하부 수평 몰드 층(15) 및 상부 수평 연결 패턴(17)을 차례로 형성할 수 있다. 상기 하부 수평 몰드 층()은 차례로 적층된 제1 하부 수평 몰드 층(15a), 제2 하부 수평 몰드 층(15b) 및 제3 하부 수평 몰드 층(15c)를 포함할 수 있다.
일 예에서, 상기 제1 및 제3 하부 수평 몰드 층들(15a, 15c)은 제1 물질(e.g., 실리콘 산화물)로 형성될 수 있고, 상기 제2 하부 수평 몰드 층(15b)은 상기 제1 및 제3 하부 수평 몰드 층들(15a, 15c)과 다른 제2 물질(e.g., 실리콘 질화물 또는 폴리 실리콘)로 형성될 수 있다.
상기 상부 수평 연결 패턴(17)은 폴리 실리콘으로 형성될 수 있다. 예를 들어, 상기 상부 수평 연결 패턴(17)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 상부 수평 연결 패턴(17) 상에 몰드 구조물()을 형성할 수 있다.
상기 몰드 구조물(20)은 교대로 반복적으로 적층된 복수의 층간 절연 층들(22) 및 복수의 희생 게이트 층들(24)을 포함할 수 있다. 상기 복수의 층간 절연 층들(22)은 최하위 층간 절연 층(22L), 상기 최하위 층간 절연 층(22L) 상의 복수의 중간 층간 절연 층들(22M) 및 상기 복수의 중간 층간 절연 층들(22M) 상의 최상위 층간 절연 층(22U)을 포함할 수 있다. 상기 복수의 희생 게이트 층들(24)은 상기 최하위 층간 절연 층(22L)과 최상위 층간 절연 층(22U) 사이에 형성될 수 있다.
상기 복수의 층간 절연 층들(22)은 실리콘 산화물로 형성될 수 있고, 상기 복수의 희생 게이트 층들(24)은 상기 복수의 층간 절연 층들(22)과 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 최상위 층간 절연 층(22U)을 관통하며 아래로 연장되어 상기 희생 게이트 층들(24) 중 하나 또는 복수의 상부 희생 게이트 층들을 관통하는 절연성 패턴(27)을 형성할 수 있다. 상기 절연성 패턴(27)은 실리콘 산화물로 형성될 수 있다.
상기 몰드 구조물(20)을 관통하며 아래로 연장되어 상기 상부 수평 연결 패턴(17) 및 상기 하부 수평 몰드 층(15)을 차례로 관통하고 상기 하부 구조물(3) 내로 연장되는 개구부(30)를 형성할 수 있다. 상기 개구부(30)는 복수개가 형성될 수 있다.
도 1 및 도 13b를 참조하면, 상기 층간 절연 층들(22)을 식각하고, 상기 층간 절연 층들(22)의 측면들 상에 예비 보강 층들(33)을 형성할 수 있다. 상기 예비 보강 층들(33)은 폴리 실리콘으로 형성될 수 있다.
상기 제1 및 제3 하부 수평 몰드 층들(15a, 15c) 및 상기 층간 절연 층들(22)이 서로 동일한 물질로 형성되는 경우에, 상기 층간 절연 층들(22)을 식각하면서 상기 제1 및 제3 하부 수평 몰드 층들(15a, 15c)도 같이 식각되고, 상기 제1 하부 수평 몰드 층(15a)의 측면 상에 제1 하부 예비 보강 층(33L1)이 형성되고 상기 제3 하부 수평 몰드 층(15c)의 측면 상에 제2 하부 예비 보강 층(33L2)이 형성될 수 있다.
도 1 및 도 13c를 참조하면, 상기 희생 게이트 층들(24)을 선택적으로 식각하여 리세스 영역들(34)을 형성할 수 있다.
일 예에서, 상기 제2 하부 수평 몰드 층(15b)이 상기 희생 게이트 층들(24)과 동일한 물질, 예를 들어 실리콘 질화물로 형성되는 경우에, 상기 제2 하부 수평 몰드 층(15b)은 상기 희생 게이트 층들(24)과 함께 식각되어, 최하위 리세스 영역(34L)이 형성될 수 있다.
다른 예에서, 상기 제2 하부 수평 몰드 층(15b)이 상기 희생 게이트 층들(24)과 다른 물질, 예를 들어 폴리 실리콘으로 형성되는 경우에, 상기 제2 하부 수평 몰드 층(15b)은 상기 희생 게이트 층들(24)을 선택적으로 식각하는 동안에 실질적으로 식각되지 않을 수 있다.
이하에서, 설명의 편의를 위하여, 상기 제2 하부 수평 몰드 층(15b)이 상기 희생 게이트 층들(24)과 동일한 물질로 형성되는 예를 중심으로 설명하기로 한다.
도 1 및 도 13d를 참조하면, 산화 공정을 진행하여 보강 패턴들(36) 및 기판 절연 층(37)을 형성할 수 있다. 상기 산화 공정은 실리콘을 산화시키어 실리콘 산화물을 형성하는 공정일 수 있다.
상기 산화 공정은 상기 예비 보강 층들(도 13c의 33), 상기 제1 및 제2 하부 예비 보강 층들(도 13c의 33L1, 33L2), 상기 상부 수평 연결 패턴(17), 및 상기 하부 구조물(3)을 산화시키어 실리콘 산화물을 형성하는 공정일 수 있다.
상기 보강 패턴들(36)은 상부 보강 패턴(36U), 중간 보강 패턴들(36M), 및 하부 보강 패턴(36L)을 포함할 수 있다. 상기 상부 보강 패턴(36U)은 상기 최상위 층간 절연 층(22U)의 측면들 상의 예비 보강 층(도 13c의 33)이 산화되어 형성될 수 있다. 상기 중간 보강 패턴들(36M)은 상기 중간 층간 절연 층들(22M)의 측면들 상의 예비 보강 층들(도 13c의 33)이 산화되어 형성될 수 있다. 상기 하부 보강 패턴(36L)은 상기 최하위 층간 절연 층(22L)의 측면 상의 예비 보강 층(도 13c의 33), 상기 상부 수평 연결 패턴(17) 및 상기 제2 하부 예비 보강 층(도 13c의 33L2)이 산화되어 형성될 수 있다. 상기 기판 절연 층(37)은 상기 개구부(30)에 의해 노출된 상기 하부 구조물(3)의 표면 및 상기 제1 하부 예비 보강 층(도 13c의 33L1)이 산화되어 형성될 수 있다.
따라서, 도 2 내지 도 4를 참조하여 설명한 것과 같은 상기 보강 패턴들(36) 및 상기 기판 절연 층(37)을 형성할 수 있다.
다른 예에서, 상기 보강 패턴들(36)은 도 8a 및 도 8b의 보강 패턴들(도 8a 및 도 8b의 136)으로 대체되어 형성될 수도 있다. 예를 들어, 도 13에서와 같은 상기 개구부(도 13a의 30)을 형성한 후에, 상기 희생 게이트 층들(도 13의 24)을 식각하여 리세스하고, 상기 희생 게이트 층들(도 13의 24)을 식각하면서 노출되는 상기 층간 절연 층들(22)의 표면들에 도 8a 및 도 8b에서와 같은 보강 패턴들(도 8a 및 도 8b의 136)을 형성할 수 있다. 이와 같은 보강 패턴들(도 8a 및 도 8b의 136)은 상기 희생 게이트 층들(도 13의 24)을 식각하면서 발생하는 절연성의 부산물에 의해 형성될 수 있다.
또 다른 예에서, 상기 보강 패턴들(36)은 도 9의 보강 패턴들(도 9의 236)으로 대체되어 형성될 수도 있다. 예를 들어, 도 13에서와 같은 상기 개구부(도 13a의 30)을 형성한 후에, 상기 희생 게이트 층들(도 13의 24)을 식각하여 리세스하고, 상기 희생 게이트 층들(도 13의 24)을 식각하면서 노출되는 상기 층간 절연 층들(22)의 측면들을 덮는 낮은 스텝 커버리지를 갖는 산화물 층을 증착하여, 도 9에서 설명한 것과 같은 보강 패턴들(도 9의 236)을 형성할 수도 있다.
도 1 및 도 13e를 참조하면, 상기 보강 패턴들(36) 및 상기 기판 절연 층(37)이 형성된 상기 개구부(30) 내에 수직 구조물(50)을 형성할 수 있다. 상기 수직 구조물(50)을 형성하는 것은 상기 개구부(30)의 내벽을 콘포멀하게 덮는 제1 유전체 층(38)을 형성하고, 상기 제1 유전체 층(38) 상에 상기 리세스 영역들(34) 내에 한정되는 복수의 정보 저장 패턴들(40)을 형성하고, 제2 유전체 층(42)을 콘포멀하게 형성하고, 채널 반도체 층(44)을 콘포멀하게 형성하고, 상기 채널 반도체 층(44) 상에 상기 개구부(30)를 부분적으로 채우는 절연성 코어 영역(46)을 형성하고, 상기 절연성 코어 영역(46) 상에 패드 패턴(48)을 형성하는 것을 포함할 수 있다.
상기 복수의 정보 저장 패턴들(40)을 형성하는 것은 상기 제1 유전체 층(38) 상에 상기 개구부(30)의 내벽을 덮으며 상기 리세스 영역들(34)을 채우는 정보 저장 층을 형성하고, 상기 정보 저장 층을 부분 식각하여 상기 리세스 영역들(34) 내에 상기 정보 저장 층을 잔존시키는 것을 포함할 수 있다.
도 1 및 도 13f를 참조하면, 상기 몰드 구조물(도 13e의 20) 상에 제1 상부 절연 층(53)을 형성할 수 있다. 상기 하부 수평 몰드 층(도 13e의 15)을 하부 수평 연결 패턴(59)으로 대체하면서 상기 하부 수평 연결 패턴(59)을 상기 채널 반도체 층(44)과 연결시킬 수 있다. 예를 들어, 상기 제1 상부 절연 층(53), 상기 몰드 구조물(도 13e의 20), 상기 상부 수평 연결 패턴(17) 및 상기 제3 하부 수평 몰드 층(도 13e의 15c)을 관통하며 상기 제2 하부 수평 몰드 층(도 13e의 15b)을 노출시키는 예비 트렌치를 형성하고, 상기 예비 트렌치의 측벽 상에 희생 스페이서를 형성하고, 상기 제2 하부 수평 몰드 층(도 13e의 15b)을 제거하고, 이어서 상기 제1 하부 수평 몰드 층(도 13e의 15a), 상기 제3 하부 수평 몰드 층(도 13e의 15c), 및 상기 하부 수평 몰드 층(도 13e의 15)와 상기 채널 반도체 층(44) 사이에 위치하는 상기 제1 유전체 층(38), 상기 정보 저장 패턴들(40) 중 어느 하나의 정보 저장 패턴, 상기 제2 유전체 층(42)을 차례로 식각하면서 상기 하부 보강 패턴(36L)의 일부 및 상기 기판 절연 층(37)의 일부를 식각하고, 상기 하부 구조물(3)과 상기 상부 수평 연결 패턴(17) 사이를 채우며 상기 채널 반도체 층(44)과 접촉하는 상기 하부 수평 연결 패턴(59)을 형성하고, 상기 희생 스페이서를 제거할 수 있다. 상기 예비 트렌치는 상기 하부 구조물(3)을 노출시키는 트렌치(56)로 형성될 수 있다.
일 예에서, 상기 하부 수평 연결 패턴(59) 및 상기 상부 수평 연결 패턴(17)은 수평 연결 구조물(62)을 구성할 수 있다.
상기 트렌치(56)에 의해 상기 희생 게이트 층들(도 13e의 24)이 노출될 수 있다. 상기 트렌치(56)에 의해 노출된 상기 희생 게이트 층들(13e의 24)를 게이트 층들(65)로 대체할 수 있다. 상기 게이트 층들(65)을 형성하는 것은 상기 트렌치(56)에 의해 노출된 상기 희생 게이트 층들(13e의 24)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들의 내벽을 콘포멀하게 덮는 제1 층(65a)을 형성하고, 상기 제1 층(65a) 상에 상기 빈 공간들을 채우는 제2 층(65b)을 형성하는 것을 포함할 수 있다. 따라서, 상기 게이트 층들(65)의 각각은 상기 제1 및 제2 층들(65a, 65b)을 포함할 수 있다. 일 예에서, 상기 제1 층(65a)은 절연성 물질로 형성될 수 있고, 상기 제2 층(65b)은 도전성 물질로 형성될 수 있다. 다른 예에서, 상기 제1 및 제2 층들(65a, 65b)은 서로 다른 도전성 물질로 형성될 수 있다.
상기 게이트 층들(65) 및 상기 층간 절연 층들(22)은 적층 구조물(68)을 구성할 수 있다.
이어서, 상기 트렌치(56)를 채우는 분리 구조물(72)을 형성할 수 있다. 상기 분리 구조물(72)은 상기 트렌치(56)의 측벽 상의 분리 스페이서(72a) 및 상기 트렌치(56)를 채우는 분리 패턴(72b)을 포함할 수 있다.
다시, 도 1 내지 도 4를 참조하면, 상기 분리 구조물(72) 및 상기 제1 상부 절연 층(53) 상에 제2 상부 절연 층(75)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층들(53, 75)을 덮는 콘택 플러그(78)를 형성할 수 있다. 상기 콘택 플러그(78) 상에 도전성 라인(81)을 형성할 수 있다. 상기 도전성 라인(81)은 비트 라인일 수 있다. 상기 도전성 라인(81)은 상기 콘택 플러그(78)를 통하여 상기 수직 구조물(50)의 상기 패드 패턴(48)과 전기적으로 연결될 수 있다.
다음으로, 도 14a 내지 도 14c를 참조하여 도 11을 참조하여 설명한 반도체 소자를 형성하는 방법에 대하여 설명하기로 한다. 도 14a 내지 도 14c는 도 11을 참조하여 설명한 반도체 소자를 형성하는 방법에 대하여 설명하기 위한 단면도들이다.
도 14a를 참조하면, 하부 구조물(503) 상에 몰드 구조물(520)을 형성할 수 있다. 상기 몰드 구조물(520)은 교대로 반복적으로 적층된 층간 절연 층들(522) 및 희생 게이트 층들(524)을 포함할 수 있다. 상기 층간 절연 층들(522)은 실리콘 산화물로 형성될 수 있고, 상기 희생 게이트 층들(524)은 상기 층간 절연 층들(522)과 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 층간 절연 층들(522)은 제1 하부 층간 절연 층(522L1), 상기 제1 하부 층간 절연 층(522L1) 상의 제2 하부 층간 절연 층(522L2), 상기 제2 하부 층간 절연 층(522L2) 상의 중간 층간 절연 층들(522M), 및 상기 중간 층간 절연 층들(522M) 상의 상부 층간 절연 층(522U)을 포함할 수 있다. 상기 희생 게이트 층들(524)은 상기 제1 하부 층간 절연 층(522L1)과 상기 제2 하부 층간 절연 층(522L2) 사이의 하부 희생 게이트 층(524L), 상기 하부 희생 게이트 층(524L) 상의 중간 희생 게이트 층들(524M), 및 상기 중간 희생 게이트 층들(524M) 상의 하나 또는 복수의 상부 희생 게이트 층(524U)을 포함할 수 있다.
상기 상부 층간 절연 층(522U)을 관통하며 아래로 연장되어 상기 하나 또는 복수의 상부 희생 게이트 층(524U)을 관통하는 절연성 패턴(527)을 형성할 수 있다.
상기 몰드 구조물(520)을 관통하며 상기 하부 구조물(503)을 노출시키는 개구부(530)을 형성할 수 있다.
에피택시얼 성장 공정을 진행하여, 상기 하부 구조물(503)으로부터 에피택시 성장된 하부 반도체 패턴(531)을 형성할 수 있다. 상기 하부 구조물(503)이 실리콘 기판으로 형성되는 경우에, 상기 하부 반도체 패턴(531)은 에피택시얼 성장 공정에 의한 실리콘으로 형성될 수 있다. 상기 하부 반도체 패턴(531)의 상부면은 상기 중간 희생 게이트 층들(524M) 보다 낮은 레벨에 형성될 수 있다.
도 14b를 참조하면, 상기 하부 반도체 패턴(531) 상에서, 상기 개구부(530)에 의해 노출된 상기 층간 절연 층들(522)을 식각하고, 상기 층간 절연 층들(522)의 측면들 상에 예비 보강 층들(533)을 형성할 수 있다. 상기 예비 보강 층들(533)은 폴리 실리콘으로 형성될 수 있다.
상기 예비 보강 층들(533)은 상기 하부 반도체 패턴(531) 상에서 상기 개구부(530)에 의해 노출된 상기 제2 하부 층간 절연 층(522L2)과 접촉하는 예비 보강 층, 상기 개구부(530)에 의해 노출된 상기 상부 층간 절연 층(522U)과 접촉하는 예비 보강 층, 및 상기 개구부(530)에 의해 노출된 상기 중간 층간 절연 층들(522)과 접촉하는 예비 보강 층들을 포함할 수 있다.
도 14c를 참조하면, 산화 공정을 진행하여, 상기 예비 보강 층들(533) 및 상기 하부 반도체 패턴(531)의 표면을 산화시키어, 보강 패턴들(536)을 형성할 수 있다.
상기 보강 패턴들(536)은 상기 제2 하부 층간 절연 층(522L2)과 접촉하는 예비 보강 층 및 상기 하부 반도체 패턴(531)의 상부면이 산화되어 형성되는 하부 보강 패턴(536L), 상기 상부 층간 절연 층(522U)과 접촉하는 예비 보강 층이 산화되어 형성되는 상부 보강 패턴(536U), 및 상기 중간 층간 절연 층들(522)과 접촉하는 예비 보강 층들이 산화되어 형성되는 중간 보강 패턴들(536M)을 포함할 수 있다.
이어서, 제1 유전체 층(538)을 콘포멀하게 형성할 수 있다. 상기 제1 유전체 층(538) 상에 정보 저장 패턴들(540)을 형성할 수 있다. 상기 정보 저장 패턴들(540)은 상기 보강 패턴들(536) 사이에 형성될 수 있다. 상기 정보 저장 패턴들(540)을 형성하는 것은 상기 제1 유전체 층(538) 상에 정보 저장 층을 형성하고, 상기 정보 저장 층을 부분 식각하여 상기 정보 저장 층을 상기 보강 패턴들(536) 사이에 잔존시키는 것을 포함할 수 있다.
다시, 도 11을 참조하면, 상기 정보 저장 패턴들(540) 상에 제2 유전체 층(542)을 콘포멀하게 형성하고, 상기 제1 및 제2 유전체 층들(538, 542)의 하부를 식각하여 상기 하부 반도체 패턴(531)의 상부면의 적어도 일부를 노출시키고, 상기 제2 유전체 층(542) 및 상기 하부 반도체 패턴(431)을 덮는 채널 반도체 층(544)을 콘포멀하게 형성하고, 상기 채널 반도체 층(544) 상에 상기 개구부(530)을 부분적으로 채우는 절연성 코어 영역(546)을 형성하고, 상기 절연성 코어 영역(546) 상에 패드 패턴(548)을 형성할 수 있다. 따라서, 상기 개구부(530) 내에, 상기 하부 반도체 패턴(531), 상기 제1 유전체 층(538), 상기 정보 저장 패턴들(540), 상기 제2 유전체 층(542), 상기 채널 반도체 층(544), 상기 절연성 코어 영역(546) 및 상기 패드 패턴(548)을 포함하는 수직 구조물(550)이 형성될 수 있다.
상기 몰드 구조물(도 14c의 520) 상에 제1 상부 절연 층(553)을 형성할 수 있다. 상기 제1 상부 절연 층(553) 및 상기 몰드 구조물(도 14c의 520)을 관통하는 트렌치를 형성하고, 상기 트렌치에 의해 노출된 상기 희생 게이트 층들(도 14c의 524)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들을 채우는 게이트 층들(565)을 형성하고, 상기 트렌치를 채우는 분리 구조물(572)을 형성할 수 있다.
상기 분리 구조물(572) 및 상기 제1 상부 절연 층(553) 상에 제2 상부 절연 층(575)을 형성할 수 있다. 상기 제1 및 제2 상부 절연 층들(553, 575)을 관통하며 상기 수직 구조물(550)의 상기 패드 패턴(548)과 전기적으로 연결되는 콘택 플러그(578)를 형성할 수 있다. 상기 콘택 플러그(578) 상에 도전성 라인(581)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 하부 구조물 15 : 하부 수평 몰드 층
17 : 상부 수평 연결 패턴 20 : 몰드 구조물
22 : 층간 절연 층들 24 : 희생 게이트 층들
27 : 절연성 패턴 30 : 개구부
33 : 예비 보강 층 34 : 리세스 영역
36 : 보강 패턴 36U : 상부 보강 패턴
36M : 중간 보강 패턴 36L : 하부 보강 패턴
37 : 기판 절연 층 38 : 제1 유전체 층
40 : 정보 저장 패턴 40v : 보이드
42 : 제2 유전체 층 44 : 채널 반도체 층
46 : 절연성 코어 영역 48 : 패드 패턴
50 : 수직 구조물 53 : 제1 상부 절연 층
56 : 트렌치 59 : 하부 수평 연결 패턴
62 : 수평 연결 구조물 65 : 게이트 층들
68 : 적층 구조물 72 : 분리 구조물
75 : 제2 상부 절연 층 78 : 콘택 플러그
81 : 도전성 라인

Claims (20)

  1. 하부 구조물;
    상기 하부 구조물 상에서, 개구부를 갖는 적층 구조물;
    상기 개구부 내의 수직 구조물;
    상기 수직 구조물 상의 콘택 구조물; 및
    상기 콘택 구조물 상의 도전성 라인을 포함하되,
    상기 적층 구조물은 복수의 게이트 층들 및 복수의 층간 절연 층들을 포함하고,
    상기 수직 구조물은 절연성 코어 영역, 채널 반도체 층, 복수의 정보 저장 패턴들, 제1 유전체 층, 및 제2 유전체 층을 포함하고,
    상기 절연성 코어 영역은 상기 하부 구조물의 상부면과 수직한 수직 방향으로 연장되고,
    상기 채널 반도체 층은 상기 절연성 코어 영역의 측면 및 하부면을 덮고,
    상기 복수의 정보 저장 패턴들은 상기 채널 반도체 층과 상기 복수의 게이트 층들 사이에 배치되면서 상기 수직 방향으로 이격되고,
    상기 제1 유전체 층의 적어도 일부는 상기 복수의 정보 저장 패턴들과 상기 복수의 게이트 층들 사이에 배치되고,
    상기 제2 유전체 층의 적어도 일부는 상기 복수의 정보 저장 패턴들과 상기 채널 반도체 층 사이에 배치되고,
    상기 절연성 코어 영역은 상기 복수의 게이트 층들과 마주보는 영역들에서 폭이 증가된 복수의 제1 볼록 부들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 절연성 코어 영역은 상기 복수의 층간 절연 층들과 마주보는 영역들에서 폭이 증가된 복수의 제2 볼록 부들, 및 상기 제1 볼록 부들과 상기 제2 볼록 부들 사이에서 폭이 감소된 오목 부들을 더 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    각각의 상기 복수의 정보 저장 패턴들은 상기 복수의 게이트 층들과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 포함하고,
    각각의 상기 복수의 정보 저장 패턴들은 상기 제1 측면과 인접하는 제1 부분, 상기 제2 측면과 인접하는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이의 최소 수직 두께 부분을 포함하고,
    상기 최소 수직 두께 부분은 상기 제1 부분의 최대 수직 두께 및 상기 제2 부분의 최대 수직 두께 보다 작은 반도체 소자.
  4. 제 3 항에 있어서,
    상기 최소 수직 두께 부분과 상기 제1 측면 사이의 거리는 상기 최소 수직 두께 부분과 상기 제2 측면 사이의 거리 보다 작은 반도체 소자.
  5. 제 3 항에 있어서,
    상기 최소 수직 두께 부분과 상기 제1 측면 사이의 거리는 상기 최소 수직 두께 부분과 상기 제2 측면 사이의 거리 보다 큰 반도체 소자.
  6. 제 1 항에 있어서,
    각각의 상기 복수의 정보 저장 패턴들은 각각의 상기 복수의 게이트 층들과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 포함하고,
    상기 복수의 정보 저장 패턴들 중 적어도 몇몇은 상기 제1 측면과 상기 제2 측면 사이의 보이드를 더 포함하고,
    상기 보이드와 상기 제1 측면 사이의 거리는 상기 보이드와 상기 제2 측면 사이의 거리 보다 큰 반도체 소자.
  7. 제 1 항에 있어서,
    각각의 상기 복수의 정보 저장 패턴들은 각각의 상기 복수의 게이트 층들과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 포함하고,
    상기 복수의 정보 저장 패턴들 중 적어도 몇몇은 상기 제1 측면과 상기 제2 측면 사이의 보이드를 더 포함하고,
    상기 보이드와 상기 제1 측면 사이의 거리는 상기 보이드와 상기 제2 측면 사이의 거리 보다 작은 반도체 소자.
  8. 제 1 항에 있어서,
    각각의 상기 복수의 정보 저장 패턴들은 각각의 상기 복수의 게이트 층들과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 포함하고,
    상기 제2 측면은 오목한 부분을 갖는 반도체 소자.
  9. 제 1 항에 있어서,
    각각의 상기 복수의 정보 저장 패턴들에서, 상기 상부면 및 상기 하부면 중 적어도 하나는 오목한 모양인 반도체 소자.
  10. 제 1 항에 있어서,
    상기 하부 구조물과 상기 적층 구조물 사이의 수평 연결 구조물을 더 포함하고,
    상기 수평 연결 구조물은 하부 수평 연결 패턴 및 상기 하부 수평 연결 패턴 상의 상부 수평 연결 패턴을 포함하고,
    상기 수직 구조물은 상기 적층 구조물을 관통하면서 아래로 연장되어 상기 수평 연결 구조물을 관통하고 상기 하부 구조물 내로 연장되고,
    상기 상부 수평 연결 패턴은 상기 수직 구조물의 상기 채널 반도체 층과 이격되고,
    상기 하부 수평 연결 패턴은 상기 수직 구조물의 상기 채널 반도체 층과 접촉하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 절연성 코어 영역은 상기 하부 수평 연결 패턴과 마주보는 하부 볼록 부를 더 포함하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 절연성 코어 영역은 상기 층간 절연 층들과 마주보는 영역들에서 폭이 감소된 오목 부를 갖는 반도체 소자.
  13. 제 1 항에 있어서,
    상기 절연성 코어 영역은 상기 층간 절연 층들과 마주보는 영역들에서 일정한 폭을 갖는 반도체 소자.
  14. 하부 구조물;
    상기 하부 구조물 상에서, 차례로 적층된 층간 절연 층 및 게이트 층을 포함하는 적층 구조물; 및
    상기 적층 구조물을 관통하는 수직 구조물을 포함하되,
    상기 수직 구조물은 상기 층간 절연 층 및 상기 게이트 층을 관통하는 절연성 코어 영역, 적어도 상기 절연성 코어 영역의 측면을 덮는 채널 반도체 층, 상기 채널 반도체 층과 상기 게이트 층 사이의 정보 저장 패턴, 적어도 상기 정보 저장 패턴과 상기 게이트 층 사이에 개재된 제1 유전체 층 및 적어도 상기 정보 저장 패턴과 상기 채널 반도체 층 사이에 개재된 제2 유전체 층을 포함하고,
    상기 정보 저장 패턴은 상기 게이트 층과 마주보는 제1 측면, 및 상기 채널 반도체 층과 마주보는 제2 측면을 갖고,
    상기 정보 저장 패턴의 상기 제2 측면은 오목한 부분을 갖는 반도체 소자.
  15. 제 14 항에 있어서,
    상기 정보 저장 패턴의 상기 제2 측면은 상기 오목한 부분의 위와 상기 오목한 부분의 아래에서 곡면 모양을 갖는 반도체 소자.
  16. 제 14 항에 있어서,
    상기 절연성 코어 영역은 제1 오목 부, 상기 제1 오목 부 상에서 상기 제1 오목 부 보다 큰 폭을 갖는 제1 볼록 부 및 상기 제1 볼록 부 상에서 상기 제1 볼록 부 보다 작은 폭을 갖는 제2 오목 부를 포함하고,
    상기 제1 볼록 부는 상기 정보 저장 패턴과 마주보고,
    상기 제1 오목 부에서 최소 수평 폭을 갖는 부분 및 상기 제2 오목 부에서 최소 수평 폭을 갖는 부분은 상기 게이트 층과 마주보는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 오목 부에서 최소 수평 폭을 갖는 부분과 상기 제2 오목 부에서 최소 수평 폭을 갖는 부분 사이의 거리는 상기 게이트 층의 수직 두께 보다 작고 상기 정보 저장 패턴의 최대 수직 두께 보다 큰 반도체 소자.
  18. 제 16 항에 있어서,
    상기 절연성 코어 영역은 상기 제1 오목 부 아래에서 상기 제1 오목 부 보다 큰 폭을 갖는 제2 볼록 부를 더 포함하되,
    상기 제2 볼록 부는 상기 층간 절연 층과 마주보는 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제2 볼록 부의 최대 수평 폭을 갖는 부분과 상기 제1 오목 부의 최소 수평 폭을 갖는 부분 사이의 거리는 상기 제1 오목 부의 최소 수평 폭을 갖는 부분과 상기 제1 볼록 부의 최대 수평 폭을 갖는 부분 사이의 거리 보다 큰 반도체 소자.
  20. 하부 구조물;
    상기 하부 구조물 상에서, 차례로 적층된 층간 절연 층 및 게이트 층을 포함하는 적층 구조물; 및
    상기 적층 구조물을 관통하는 수직 구조물을 포함하되,
    상기 수직 구조물은 상기 층간 절연 층 및 상기 게이트 층을 관통하는 절연성 코어 영역, 적어도 상기 절연성 코어 영역의 측면을 덮는 채널 반도체 층, 상기 채널 반도체 층과 상기 게이트 층 사이의 정보 저장 패턴, 적어도 상기 정보 저장 패턴과 상기 게이트 층 사이에 개재된 제1 유전체 층 및 적어도 상기 정보 저장 패턴과 상기 채널 반도체 층 사이에 개재된 제2 유전체 층을 포함하고,
    상기 절연성 코어 영역은 상기 게이트 층과 마주보는 부분에서 적어도 두 개의 변곡 점을 갖는 반도체 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200078784A (ko) * 2018-12-21 2020-07-02 삼성전자주식회사 3차원 반도체 메모리 장치
US11877452B2 (en) * 2021-03-04 2024-01-16 Sandisk Technologies Llc Three-dimensional memory device including laterally-undulating memory material layers and methods for forming the same
CN113644074B (zh) * 2021-06-04 2023-12-15 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法
US11895834B2 (en) * 2021-12-28 2024-02-06 Micron Technology, Inc. Methods used in forming a memory array comprising strings of memory cells

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009277770A (ja) * 2008-05-13 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2010010596A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5356005B2 (ja) 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8187938B2 (en) 2009-04-13 2012-05-29 Hynix Semiconductor Inc. Non-volatile memory device and method for fabricating the same
US9553146B2 (en) * 2014-06-05 2017-01-24 Sandisk Technologies Llc Three dimensional NAND device having a wavy charge storage layer
US9666593B2 (en) 2014-09-29 2017-05-30 Sandisk Technologies Llc Alternating refractive index in charge-trapping film in three-dimensional memory
US10672785B2 (en) 2015-04-06 2020-06-02 Micron Technology, Inc. Integrated structures of vertically-stacked memory cells
US9997533B2 (en) 2015-10-06 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
KR102624498B1 (ko) 2016-01-28 2024-01-12 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10115732B2 (en) 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR20180012640A (ko) 2016-07-27 2018-02-06 삼성전자주식회사 수직형 메모리 소자 및 이의 제조방법
US10290642B2 (en) 2017-09-30 2019-05-14 Intel Corporation Flash memory devices incorporating a polydielectric layer
KR102476135B1 (ko) * 2018-10-19 2022-12-12 삼성전자주식회사 반도체 소자 및 그 형성 방법
US10700090B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same

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