KR20110070354A - 수직채널형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 수직채널형 비휘발성 메모리 소자의 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 식각하여 상기 기판의 표면을 노출시키면서 측벽에 소정 간격으로 복수의 돌출부를 갖는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물의 전면에 전하차단막을 형성하는 단계; 상기 복수의 돌출부 내에 각각 전하트랩막 또는 전하저장막을 매립하는 단계; 및 상기 전하트랩막 또는 전하저장막이 매립된 결과물의 전면에 터널절연막을 형성하는 단계를 포함한다.
본 기술에 따르면, 채널을 따라 적층된 복수의 메모리 셀들의 전하트랩막 또는 전하저장막을 각각 분리시킴으로써, 메모리 셀들의 문턱 전압 이동을 방지할 수 있다. 따라서, 메모리 소자의 사이클링 특성 및 데이터 보유 특성을 향상시켜 메모리 소자의 신뢰성을 개선할 수 있다.
수직채널형 비휘발성 메모리 소자
Description
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 수직채널형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
2007년에 발표된 논문 "H.Tanaka, M.Kido, K.Yahashi*, M.Oomura*, R.Katsumata, M.Kito, Y.Fukuzumi, M.Sato, Y.Nagata**, Y.Matsuoka, Y.Iwata, H.Aochi and A.Nitayama, 'Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory', 2007 Symposium on VLSI Technology Digest of Technical Papers, Page(s):14-15"를 참조하면, 낸드 플래시 메모리 소자의 스트링(STRING)을 기판으로부터 수직으로 형성함으로써 종래의 평판형 소자에 비해 집적도를 획기적으로 향상시킬 수 있음이 기재되어 있다.
위와 같은 3차원 구조의 낸드 플래시 메모리 소자에서는 전하저장막이 아닌 전하트랩막을 이용하여 데이터를 저장하는데, 2004년에 발표된 논문 "White, M.H.; Adams, D.A.; Murray, J.R.; Wrazien, S.; Yijie Zhao; Yu Wang; Khan, B.; Miller, W.; Mehrotra, R. 'Characterization of scaled SONOS EEPROM memory devices for space and military systems', Non-Volatile Memory Technology Symposium, 2004 15-17 Nov. 2004 Page(s):51 - 59"을 참조하면, 종래의 플로팅 게이트 전극 대신에 질화막을 이용하여 데이터를 저장할 수 있음이 기재되어 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조 비휘발성 메모리 소자의 구조 및 그 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도로서, 특히, 수직채널형 비휘발성 메모리 소자의 단면을 나타낸다.
도시된 바와 같이, 종래기술에 따른 수직채널형 비휘발성 메모리 소자는 기판(10)의 표면으로부터 수직으로 돌출된 채널(CH)을 따라 하부 선택 트랜지스터(LST), 복수의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)가 차례로 적층되며, 그에 따라 기판(10)으로부터 수직으로 스트링이 배열된다.
이와 같은 구조를 갖는 수직채널형 비휘발성 메모리 소자의 제조 공정을 간단히 살펴보면 다음과 같다.
먼저, 소스 영역 등 설 어레이 동작에 요구되는 하부 구조물이 형성된 기판(10) 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 적층한 후, 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 트렌치를 형성한다.
이어서, 트렌치의 내벽에 게이트 절연막(13)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 하부 선택 트랜지스터(LST)가 형성된다.
이어서, 하부 선택 트랜지스터(LST)가 형성된 결과물 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 적층한 후, 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 하부 선택 트랜지스터(LST)의 채널(CH)을 노출시키는 트렌치를 형성한다.
이어서, 트렌치의 내벽에 전하차단막, 전하트랩막 및 터널절연막(14)을 차례로 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 기판(10)으로부터 수직으로 돌출된 채널(CH)을 따라 복수의 메모리 셀(MC)이 형성된다.
이어서, 복수의 메모리 셀(MC)이 형성된 결과물 상에 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 적층한 후, 복수의 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 메모리 셀(MC)의 채널(CH)을 노출시키는 트렌치 를 형성한다.
이어서, 트렌치의 내벽에 게이트 절연막(15)을 형성한 후, 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 상부 선택 트랜지스터(UST)가 형성된다.
그러나, 전술한 바와 같은 종래기술에 따르면, 트렌치의 내벽을 따라 전하트랩막을 형성한다. 따라서, 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)들의 전하트랩막이 상호 연결된 구조를 갖게 되며, 그에 따라, 인접한 메모리 셀(MC)들 간에 전하가 수평 이동(migration)될 수 있다. 이와 같은 전하의 수평 이동은 메모리 셀(MC)의 문턱 전압(Vt) 변동(shift)을 유발하여 메모리 소자의 사이클링 특성 및 데이터 보유 특성을 저하시킨다. 즉, 메모리 소자의 신뢰성을 저하시킨다.
이와 같은 문제점은 2004년에 발표된 논문 "Lusky, E.; Shacham-Diamand, Y.; Mitenberg, G.; Shappir, A.; Bloom, I.; Eitan, B. 'Investigation of channel hot electron injection by localized charge-trapping nonvolatile memory devices', Electron Devices, IEEE Transactions on Volume 51, Issue 3, March 2004 Page(s):444 - 451"에 상세히 기재되어 있다.
한편, 전도성 밴드 내에 전하를 저장하는 폴리실리콘막과 같은 전하저장막의 경우, 전하저장막 내에 저장된 전하의 이동이 자유롭다. 즉, 깊은 준위 트랩 사이트에 전하를 트랩하는 전하트랩막보다 전하의 이동이 훨씬 자유롭다.
따라서, 폴리실리콘막 등과 같이 전하의 이동이 자유로운 전하저장막을 전술한 바와 같은 구조의 수직채널형 비휘발성 메모리 소자에 적용하는 경우, 인접한 메모리 셀들 간의 전하 이동에 의해 메모리 소자의 신뢰성을 확보할 수 없을 뿐만 아니라 셀의 동작 자체가 불가능하다. 즉, 종래의 수직채널형 비휘발성 메모리 소자에 전하저장막을 적용하는 것이 불가능하다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 복수의 메모리 셀들 간의 전하 수평 이동에 따른 메모리 소자의 신뢰성 저하를 방지하는데 적합한 수직채널형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 식각하여 상기 기판의 표면을 노출시키면서 측벽에 소정 간격으로 복수의 돌출부를 갖는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물의 전면에 전하차단막을 형성하는 단계; 상기 복수의 돌출부 내에 각각 전하트랩막 또는 전하저장막을 매립하는 단계; 및 상기 전하트랩막 또는 전하저장막이 매립된 결과물의 전면에 터널절연막을 형성하는 단계를 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 식각하여 상기 기판의 표면을 노출시키면서 측벽에 소정 간격으로 복수의 돌출부를 갖는 트렌치를 형성하는 단계; 상기 트렌치가 형성된 결과물의 전면에 전하차단막, 전하트랩막 또는 전하저장막 및 터널절연막을 차례로 형성하는 단계; 상기 돌출부를 제외한 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막이 노출되도록 비등방성 식각 공정을 수행하는 단계; 및 상기 복수의 돌출부 내에 각각 매립된 전하트랩막 또는 전하저장막이 각각 분리되도록 상기 노출된 전하트랩막 또는 전하저장막을 산화시키는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자 제조 방법에 있어서, 기판상에 복수의 층간절연막 및 도전막을 교대로 적층하는 단계; 상기 복수의 층간절연막 및 도전막을 비등방성 식각하여 상기 기판의 표면을 노출시키는 트렌치를 형성하는 단계; 등방성 식각 공정을 수행하여 상기 트렌치 내벽에 의해 노출되는 복수의 도전막을 선택적으로 일부 두께 식각하여 상기 트렌치의 측벽에 복수의 돌출부를 형성하는 단계; 상기 트렌치가 형성된 결과물의 전면에 전하차단막을 형성하는 단계; 상기 전하차단막이 형성된 결과물의 전면에 전하트랩막 또는 전하저장막을 형성하는 단계; 상기 복수의 돌출부를 제외한 상기 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막이 제거되도록 비등방성 식각 공정을 수행하는 단계; 및 상기 비등방성 식각 공정이 수행된 결과물의 전면에 터널절연막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
또한, 본 발명은 수직채널형 비휘발성 메모리 소자에 있어서, 기판으로부터 돌출된 채널; 상기 채널을 따라 적층된 복수의 메모리 셀을 포함하되, 상기 복수의 메모리 셀들은 상호 분리된 전하트랩막 또는 전하저장막을 각각 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 채널을 따라 적층된 복수의 메모리 셀들의 전하트랩막 또는 전하저장막을 각각 분리시킴으로써, 메모리 셀들의 문턱 전압 이동을 방지할 수 있다. 따라서, 메모리 소자의 사이클링 특성 및 데이터 보유 특성을 향상시켜 메모리 소자의 신뢰성을 개선할 수 있다.
뿐만 아니라, 수직채널형 비휘발성 메모리 소자에 전하저장막을 적용할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제 조 방법을 설명하기 위한 공정 단면도이다. 단, 설명의 편의를 위하여 복수의 메모리 셀들을 중심으로 도시하였으며, 그 밖에 하부 선택 트랜지스터 등은 생략하여 도시하였다.
도 2a에 도시된 바와 같이, 소스 영역, 하부 선택 트랜지스터 등의 요구되는 하부 구조물이 형성된 기판(20)상에 복수의 층간절연막(21) 및 도전막(22)을 교대로 형성한다.
여기서, 층간절연막(21)은 적층된 복수의 메모리 셀을 상호 분리시키기 위한 것으로서, 산화막으로 이루어지는 것이 바람직하다. 또한, 도전막(22)은 메모리 셀의 게이트 전극을 형성하기 위한 것으로서, P타입의 불순물 또는 N타입의 불순물이 도핑된 폴리실리콘막으로 이루어지는 것이 바람직하다.
또한, 기판(20)상에 적층하고자 하는 메모리 셀의 갯수에 따라 층간절연막(21) 및 게이트 전극용 도전막(22)을 반복 형성하는데, 본 실시예에서는, 설명의 편의를 위하여 4개의 메모리 셀이 적층되는 경우에 대해 도시하고 있다.
이어서, 복수의 층간절연막(21) 및 도전막(22)을 식각하여 기판(20)의 표면을 노출시키면서 측벽에 소정 간격으로 복수의 돌출부(도면 부호 "①" 참조)를 갖는 트렌치(T1)를 형성한다.
여기서, 트렌치(T1)의 형성 공정을 살펴보면 다음과 같다.
먼저, 복수의 층간절연막(21) 및 도전막(22)이 형성된 결과물 상에 트렌치 형성을 위한 마스크 패턴(23)을 형성한다. 이어서, 마스크 패턴(23)을 식각베리어로 복수의 층간절연막(21) 및 도전막(22)을 비등방성 식각하여 기판(20)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 등방성 식각 공정에 의해 트렌치(T1)의 내벽에 의해 노출된 복수의 도전막(22)을 선택적으로 일부 두께 식각한다. 이를 통해, 측벽에 소정 간격으로 복수의 돌출부(①)를 갖는 트렌치(T1)가 형성되며, 트렌치(T1)의 내벽은 톱니바퀴 구조를 갖게 된다.
여기서, 돌출부(①) 형성 단계는 층간절연막(21)과 도전막(22) 간의 식각 선택비가 큰 조건에서 수행되는 것이 바람직하다. 이를 통해, 도전막(22)만을 선택적으로 일부 두께 식각할 수 있다.
도 2b에 도시된 바와 같이, 돌출부(①)가 형성된 결과물의 전면에 전하차단막(24)을 형성한다.
여기서, 전하차단막(24)은 전하가 전하트랩막 또는 전하저장막을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하기 위한 것으로서, 열산화 공정 또는 증착 공정에 의해 형성된 산화막을 포함하는 것이 바람직하다. 또한, 전하차단막(24)은 전기적 특성에 따라 게이트 전극과 전하트랩막 또는 전하저장막을 차단할 수 있을 정도의 두께로 형성되는 것이 바람직한데, 돌출부(①)의 전면을 따라 형성되되 돌출부(①)의 중심 영역은 오픈될 정도의 두께로 형성되는 것이 바람직하다.
이어서, 전하차단막(24)이 형성된 결과물의 전면에 전하트랩막 또는 전하저장막(25)을 형성한다.
여기서, 전하트랩막 또는 전하저장막(25)은 실질적인 데이터 저장소로서 사용되는데, 데이터 저장 방식에 따라 전도성 밴드 내에 전하를 저장하는 전하저장막을 형성하거나, 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막을 형성할 수 있다. 전하저장막의 경우 폴리실리콘막을 포함하는 것이 바람직하며, 전하트랩막의 경우 질화막을 포함하는 것이 바람직하다.
전하트랩막 또는 전하저장막(25)의 형성 공정은 증착 공정에 의해 수행되는 것이 바람직하다. 또한, 전하차단막(24)은 형성된 돌출부(①)의 나머지 영역을 충분히 매립할 수 있을 정도의 두께로 형성되는 것이 바람직하다.
도 2c에에 도시된 바와 같이, 비등방성 식각 공정을 수행하여 돌출부(①)를 제외한 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막(25)을 제거한다. 물론, 이 과정에서 돌출부(①)를 제외한 트렌치의 내벽에 형성된 전하차단막(24) 또한 함께 제거될 수 있다. 본 도면에서는 비등방성 식각 공정에 의해 식각된 전하차단막을 도면 부호 "24A"로 도시하였으며, 식각된 전하트랩막 또는 전하저장막을 도면 부호 "25A"로 도시하였다.
이와 같은 비등방성 식각 공정을 통해, 복수의 돌출부(①) 내에 매립된 전하트랩막 또는 전하저장막(25A)들이 각각 분리된다. 즉, 비등방성 식각 공정을 수행함으로써, 후속 공정에 의해 형성되는 복수의 메모리 셀 들의 전하트랩막 또는 전하저장막(25A)을 각각 분리시킬 수 있다.
이어서, 돌출부(①) 내에 전하트랩막 또는 전하저장막(25A)이 매립된 결과물의 전면에 터널절연막(26)을 형성한다. 여기서, 터널절연막(26)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막을 포함하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 에치백 공정을 수행하여 트렌치 저면의 기판(20) 표면을 노출시킨다. 이어서, 기판(20) 표면이 노출된 트렌치 내에 채널용 막을 매 립하여 채널(CH)을 형성한다.
이로써, 기판(20)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)들이 형성된다.
전술한 바와 같은 본 발명에 따르면, 기판으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)들이 상호 분리된 전하트랩막 또는 전하저장막(25A)을 각각 포함하도록 형성할 수 있다. 특히, 메모리 셀(MC)이 채널(CH)의 전면을 둘러싸는 터널절연막(26), 터널절연막(26)을 둘러싸되 소정 간격으로 각각 분리되어 형성된 전하트랩막 또는 전하저장막(25A) 및 전하트랩막 또는 전하저장막(25A)을 둘러싸면서 전하트랩막 또는 전하저장막(25A)과 게이트 전극을 차단하는 전하차단막(24A)을 포함하도록 형성함으로써, 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)들의 전하트랩막 또는 전하저장막(25)을 각각 분리시킬 수 있다.
따라서, 인접한 메모리 셀(MC)들 간의 전하 이동에 의해 문턱 전압이 변동되는 것을 방지할 수 있다. 따라서, 메모리 소자의 신뢰성을 향상시킬 수 있다. 뿐만 아니라, 메모리 셀(MC)들 간의 전하 이동이 원천적으로 방지되므로, 폴리실리콘막 등과 같은 전하저장막을 데이터 저장소로서 사용하는 것이 가능해진다.
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다. 단, 앞서 제1 실시예에서 설명한 내용과 중복되는 내용은 생략하여 설명하도록 한다.
도 3a에 도시된 바와 같이, 소스 영역, 하부 선택 트랜지스터 등의 요구되는 하부 구조물이 형성된 기판(30)상에 복수의 층간절연막(31) 및 도전막(32)을 교대로 형성한다.
이어서, 복수의 층간절연막(31) 및 도전막(32)이 형성된 결과물 상에 트렌치 형성을 위한 마스크 패턴(33)을 형성한다.
이어서, 마스크 패턴(33)을 식각베리어로 비등방성 식각 공정에 의해 층간절연막(31)을 식각함으로써, 제1폭(W1)의 제1트렌치(T2-1)를 형성한다. 즉, 최상부에 형성된 층간절연막(31)을 선택적으로 식각하여 제1트렌치(T2-1)를 형성한다. 본 도면에서는 비등방성 식각된 층간절연막을 도면 부호 "31A"로 도시하였다.
이어서, 제1트렌치(T2-1)의 저면에 노출된 도전막(32)을 등방성 식각하여 제1폭(W1)보다 큰 값을 갖는 제2폭(W2)의 제2트렌치(T2-1)를 형성한다. 본 도면에서는 등방성 식각된 도전막을 도면 부호 "32A"로 도시하였다.
도 3b에 도시된 바와 같이, 기판(30)의 표면이 노출될 때까지 앞서 설명한 제1트렌치(T2-1) 형성 단계 및 제2트렌치(T2-2) 형성 단계를 반복 수행한다.
이때, 반복적으로 수행되는 층간절연막(31)의 비등방성 식각 공정은 마스크 패턴(33)을 식각 베리어로 하여 수행되므로, 먼저 형성된 제1트렌치(T2-1)와 동일한 제1폭(W1)을 갖도록 형성된다. 또한, 제1트렌치(T2-1)의 저면에 노출되는 도전막(32)은 등방성 식각되어 먼저 형성된 제2트렌치(T2-2)와 마찬가지로 제2폭(W2)을 갖도록 형성된다.
이로써, 기판(30)의 표면을 노출시키면서 측벽에 소정 간격으로 복수의 돌출 부(도면 부호 "②" 참조)를 갖는 트렌치(T3)가 형성된다.
이와 같이, 교대로 적층된 복수의 층간절연막(31A) 및 도전막(32A)을 비등방성 식각과 등방성 식각 공정을 반복 수행하여 트렌치(T3)를 형성하는 경우, 앞서 설명한 제1실시예보다 공정 단계를 줄일 수 있다. 예를 들어, 제1 실시예에서는 기판(30)의 표면을 노출시키기는 트렌치(T1)를 형성하기 위해 총 9회의 식각 공정을 수행한 후, 돌출부를 형성하기 위한 등방성 식각 공정을 수행한다. 즉, 제1 실시예에 따르면 총 10회의 식각 공정을 수행해야 한다. 반면에, 제2 실시예에 따르면, 비등방성 식각 5회 및 등방성 식각 4회를 교대로 실시하므로 총 9회의 식각 공정만을 수행하게 된다. 따라서, 제1 실시예보다 제조 공정을 간소화할 수 있다.
또한, 제1 실시예는 총 9회의 비등방성 식각 공정을 연속으로 수행하는데, 이러한 경우 식각 깊이가 깊기 때문에 트렌치(T1)의 하부로 갈수록 폭이 좁아지는 문제점이 발생할 수 있다. 반면에, 제2 실시예에서는 비등방성 식각 공정과 등방성 식각 공정을 번갈아 수행하므로, 트렌치(T3) 폭의 균일도를 향상시킬 수 있다.
도 3c에 도시된 바와 같이, 트렌치(T3)가 형성된 결과물의 전면에 전하차단막(34)을 형성한 후, 복수의 돌출부(②) 내에 전하트랩막 또는 전하저장막(35)을 매립한다. 이때, 앞서 설명한 바와 같이, 전하차단막(34)이 형성된 결과물의 전면에 전하트랩막 또는 전하저장막(35)을 형성한 후, 비등방성 식각 공정을 수행하여 복수의 돌출부(②) 내에 전하트랩막 또는 전하저장막(35)을 매립할 수 있다. 물론, 이 과정에서 돌출부(②)를 제외한 트렌치(T3)의 내벽에 형성된 전하차단막(34)이 함께 제거될 수 있다.
이어서, 복수의 돌출부(②) 내에 전하트랩막 또는 전하저장막(35)이 매립된 결과물의 전면에 터널절연막(36)을 형성한다.
이어서, 트렌치 저면의 기판(30) 표면이 노출되도록 에치백 공정을 수행한 후, 기판(30) 표면이 노출된 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다.
이로써, 기판(30)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)들이 형성된다.
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도로서, 앞서 제1 실시예 및 제2 실시예에서 설명한 사항과 중복되는 내용은 생략하여 설명하도록 한다.
도 4a에 도시된 바와 같이, 소스 영역, 하부 선택 트랜지스터 등의 요구되는 하부 구조물이 형성된 기판(40)상에 복수의 층간절연막(41) 및 도전막(42)을 교대로 형성한다.
이어서, 복수의 층간절연막(41) 및 도전막(42)을 식각하여 기판(40)의 표면을 노출시키면서 측벽에 소정 간격으로 돌출부를 갖는 트렌치를 형성한다.
이어서, 트렌치가 형성된 결과물의 전면에 전하차단막(43), 전하트랩막 또는 전하저장막(44) 및 터널절연막(45)을 차례로 형성한다.
여기서, 전하트랩막 또는 전하저장막(44)은 증착 공정에 의해 형성되는 것이 바람직한데, 증착 공정에 의해 물질막을 형성하는 경우 물질의 스텝 커버리지(step coverage) 특성에 의해 영역에 따라 형성 두께가 차이날 수 있다. 따라서, 상대적으로 스텝 커버리지가 불량한 증착 방식에 의해 톱니바퀴 구조의 트렌치 내벽을 따라 전하트랩막 또는 전하저장막(44)을 형성하는 경우, 모서리 영역(도면 부호 "③" 참조)에는 상대적으로 거의 전하트랩막 또는 전하저장막(44)이 증착되지 않고, 그 외의 영역에 전하트랩막 또는 전하저장막(44)이 주로 증착된다.
이와 같이, 스텝 커버리지가 불량한 증착 방식에 의해 전하트랩막 또는 전하저장막(44)을 증착하는 경우, 돌출부에 의해 전하 트랩막 또는 전하저장막(44)이 상호 분리되도록 형성된다. 즉, 증착 방식에 의해 인접한 메모리 셀들의 전하트랩막 또는 전하저장막(44)이 1차적으로 분리된다. 또한, 돌출부 내에 매립된 전하트랩막 또는 전하저장막(44)과 돌출부를 제외한 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막(44)이 터널절연막(45)에 의해 분리된다.
도 4b에 도시된 바와 같이, 돌출부를 제외한 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막(44)을 노출되도록 비등방성 식각 공정을 수행한다.
전하트랩막 또는 전하저장막(44)이 형성된 결과물의 전면을 따라 터널절연막(45)을 형성한 경우, 돌출부의 영역 상에 형성된 터널절연막(45)은 상대적으로 낮은 위치에 형성되는 반면(도 4a의 도면 부호 "④" 참조) 돌출부를 제외한 트렌치의 내벽상에 형성된 터널절연막(45)은 상대적으로 높은 위치에 형성된다(도 4a의 도면 부호 "⑤" 참조).
따라서, 비등방성 식각 공정을 수행하는 과정에서, 돌출부를 제외한 트렌치의 내벽상에 형성된 터널절연막(45)이 식각되며, 그에 따라, 돌출부를 제외한 트렌 치의 내벽상에 형성된 전하트랩막 또는 전하저장막(44)이 노출된다(도면 부호 "⑥" 참조). 이때, 돌출부 영역에 형성된 터널절연막(45)은 식각되지 않으므로 돌출부 내에 매립된 전하트랩막 또는 전하저장막(44)은 노출되지 않는다.
물론, 비등방성 식각 공정을 수행하는 과정에서 트렌치의 저면에 형성된 전하트랩막 또는 전하저장막(44) 또한 노출될 수 있다.
도 4c에 도시된 바와 같이, 산화공정을 수행하여 노출된 전하트랩막 또는 전하저장막(44)을 산화시킨다. 본 도면에서는 산화된 전하트랩막 또는 전하저장막을 도면 부호 "44A"로 도시하였다.
예를 들어, 전하트랩막 또는 전하저장막(44)이 전하저장막의 일종인 폴리실리콘막을 포함하는 경우 산화공정을 통해 SiO2막이 형성되며, 전하트랩막 또는 전하저장막(44)이 전하트랩막의 일종인 질화막을 포함하는 경우 산화공정을 통해 SiON막이 형성된다.
결국, 전하트랩막 또는 전하저장막(44)은 터널절연막(45)을 둘러싸도록 형성되되, 인접한 메모리 셀들 사이에 형성된 전하트랩막 또는 전하저장막(44)은 산화되어 인접한 메모리 셀들의 전하트랩막 또는 전하저장막(44)을 각각 분리시키게 된다. 여기서, 산화된 전하트랩막 또는 전하저장막(44A)은 터널절연막으로서의 역할을 수행하게 된다.
이와 같이, 산화된 전하트랩막 또는 전하저장막(44A)에 의해 돌출부 내에 매립된 전하트랩막 또는 전하저장막(44)을 2차적으로 분리시킬 수 있다. 따라서, 복 수의 돌출부 내에 각각 매립된 전하트랩막 또는 전하저장막(44)들은 터널절연막(45A) 및 산화된 전하트랩막 또는 전하저장막(44A)에 의해 완벽하게 분리될 수 있다.
또한, 돌출부를 제외한 트렌치의 내벽상에 형성된 전하트랩막 또는 전하저장막을 제거하기 위한 별도의 공정을 수행할 필요가 없으므로, 제조 공정이 단순화된다.
이어서, 본 도면에서는 도시되지 않았으나, 산화된 전하트랩막 또는 전하저장막(44A) 상에 추가로 산화막을 증착시킬 수 있다.
이어서, 트렌치 저면의 기판(40) 표면이 노출되도록 에치백 공정을 수행한 후, 기판(40) 표면이 노출된 트렌치 내에 채널용 막을 매립하여 채널(CH)을 형성한다.
이로써, 기판(40)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리 셀(MC)들이 형성된다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 단면도
도 2a 내지 도 2d는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
도 3a 내지 도 3c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
도 4a 내지 도 4c는 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도
[도면의 주요 부분에 대한 부호의 설명]
20: 기판 21: 층간절연막
22: 도전막 24: 마스크 패턴
25: 전하차단막 26: 전하트랩막 또는 전하저장막
26: 터널절연막
Claims (18)
- 기판상에 복수의 층간절연막 및 도전막을 교대로 형성하는 단계;상기 복수의 층간절연막 및 도전막을 식각하여 상기 기판의 표면을 노출시키면서 측벽에 소정 간격으로 복수의 돌출부를 갖는 트렌치를 형성하는 단계;상기 트렌치가 형성된 결과물의 전면에 전하차단막을 형성하는 단계;상기 복수의 돌출부 내에 각각 전하트랩막 또는 전하저장막을 매립하는 단계; 및상기 전하트랩막 또는 전하저장막이 매립된 결과물의 전면에 터널절연막을 형성하는 단계를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 터널절연막 형성 단계 후에,상기 트렌치 저면의 기판 표면이 노출되도록 에치백 공정을 수행하는 단계; 및상기 기판 표면이 노출된 트렌치 내에 채널용 막을 매립하는 단계를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 트렌치 형성 단계는,상기 복수의 층간절연막 및 도전막을 비등방성 식각하여 상기 기판의 표면을 노출시키는 트렌치를 형성하는 단계; 및등방성 식각 공정에 의해 상기 트렌치 내벽에 의해 노출되는 복수의 도전막을 일부 두께 식각하여 상기 복수의 돌출부를 형성하는 단계를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 트렌치 형성 단계는,비등방성 식각 공정에 의해 상기 층간절연막을 식각하여 제1트렌치를 형성하는 단계; 및상기 제1트렌치 저면에 노출된 도전막을 등방성 식각하여 상기 제1트렌치보다 넓은 폭의 제2트렌치를 형성하는 단계를 포함하고,상기 트렌치의 저면에 상기 기판의 표면이 노출될 때까지 상기 제1트렌치 형성 단계 및 제2트렌치 형성 단계를 반복 수행하는수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 전하트랩막 또는 전하저장막 매립 단계는,상기 전하차단막이 형성된 결과물의 전면에 전하트랩막 또는 전하저장막을 형성하는 단계; 및상기 돌출부를 제외한 상기 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막이 제거되도록 비등방성 식각 공정을 수행하는 단계를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 비등방성 식각 단계는,상기 복수의 돌출부 내에 매립된 전하트랩막 또는 전하저장막을 각각 분리시키는수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 전하트랩막 또는 전하저장막을 매립하는 단계는,상기 전하차단막이 형성된 트렌치의 전면을 따라, 상대적으로 스텝 커버리지 가 불량한 방식에 의해 전하트랩막 또는 전하저장막을 형성하여 상기 돌출부에 의해 상기 전하트랩막 또는 전하저장막이 상호 분리되도록 형성하는수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 터널절연막 형성 단계 후에,상기 돌출부를 제외한 트렌치의 내벽에 형성된 전하트랩막 또는 전하저장막이 노출되도록 비등방성 식각 공정을 수행하는 단계; 및상기 노출된 전하트랩막 또는 전하저장막을 산화시키는 단계를 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 노출된 전하트랩막 또는 전하저장막을 산화시키는 단계 후에,상기 산화된 전하트랩막 또는 전하저장막 상에 산화막을 증착하는 단계를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 노출된 전하트랩막 또는 전하저장막을 산화시키는 단계 후에,상기 트렌치 저면의 기판 표면을 노출시키도록 에치백 공정을 수행하는 단계; 및상기 기판 표면이 노출된 트렌치 내에 채널용 막을 매립하는 단계를 더 포함하는 수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 8 항에 있어서,상기 노출된 전하트랩막 또는 전하저장막의 산화 단계는,상기 복수의 돌출부 내에 매립된 전하트랩막 또는 전하저장막을 각각 분리시키는수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 11 항에 있어서,상기 산화된 전하트랩막 또는 전하저장막은 터널절연막으로서 역할을 수행하는수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 복수의 돌출부를 형성하는 단계는,상기 층간절연막과 도전막 간의 식각 선택비가 큰 조건에서 수행되는수직채널형 비휘발성 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 전하트랩막은 질화막이고, 상기 전하저장막은 폴리실리콘막인수직채널형 비휘발성 메모리 소자 제조 방법.
- 기판으로부터 돌출된 채널;상기 채널을 따라 적층된 복수의 메모리 셀을 포함하되,상기 복수의 메모리 셀들은 상호 분리된 전하트랩막 또는 전하저장막을 각각 포함하는수직채널형 비휘발성 메모리 소자.
- 제 15 항에 있어서,상기 메모리 셀은,상기 채널의 전면을 둘러싸는 터널절연막;상기 터널절연막을 둘러싸되 소정 간격으로 각각 분리되어 형성된 전하트랩막 또는 전하저장막; 및상기 전하트랩막 또는 전하저장막을 둘러싸는 전하차단막을 포함하는 수직채널형 비휘발성 메모리 소자.
- 제 16 항에 있어서,상기 전하트랩막 또는 전하저장막은,상기 터널절연막을 둘러싸도록 형성되되, 인접한 상기 메모리 셀들 사이에 형성된 상기 전하트랩막 또는 전하저장막은 산화 공정에 의해 일부 산화되어 상기 터널절연막으로서 역할을 하는수직채널형 비휘발성 메모리 소자.
- 제 17 항에 있어서,상기 전하트랩막이 질화막인 경우, 상기 전하트랩막은 상기 산화 공정에 의해 SiON으로 산화되고,상기 전하저장막이 폴리실리콘막인 경우, 상기 전하저장막은 상기 산화 공정 에 의해 SiO2로 산화되는수직채널형 비휘발성 메모리 소자.
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