KR20110108770A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 Download PDF

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KR20110108770A
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Abstract

본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 본 발명은 3차원구조의 비휘발성 메모리소자에 있어서, 기판 위에 교대로 형성된 복수의 게이트전극막 및 복수의 층간 절연막;상기 기판 위의 복수의 게이트전극막 및 복수의 층간 절연막을 관통하면서 측벽에 계단형의 단차를 갖는 채널; 및 상기 채널의 측벽을 둘러싸는 전하차단막, 전하저장막 또는 전하트랩막, 및 터널절연막을 포함하는 복수의 메모리 셀을 포함한다.
본 발명에 따르면 인접한 메모리셀들 간의 전하 이동을 방지하기 위하여, 복수의 메모리셀들에 포함된 전하저장막 또는 전하트랩막을 각각 물리적으로 분리시킨다. 따라서, 인접한 메모리셀들간의 전하 이동을 차단하여 전하 이동에 따른 문턱 전압 이동 현상을 방지 할 수 있다.
또한, 채널 측벽이 계단형의 단차를 갖되, 채널이 하부록 갈수록 폭이 좁아지도록 형성함으로써, 상부에 적층된 메모리셀들의 채널 지름 폭을 하부에 적층된 메모리셀의 채널지름에 비해 상대적으로 증가시켜,메모리 소자의 신뢰성을 향상시킬 수 있다

Description

3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 {3D NON-VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급을 중단하여도 데이터를 보유할 수 있는 특성을 갖는 메모리 소자이다. 이와 같은 특성을 갖는 비휘발성 메모리 소자, 예를 들면, 플래쉬메모리(flash memory)는 이동통신 단말기 또는 이동형 데이터 저장장치 등에 널리 사용되고 있으며, 그 수요가 기하급수적으로 증가하여, 메모리 시장의 중요한 부분을 차지하고 있다.
한편, 평면에 셀을 배치하는 2차원 구조의 메모리 소자 집적도 향상이 한계에 도달함에 따라, 기판으로부터 수직으로 메모리셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
논문 "H.Tanaka, M.Kido, K.Yahashi, M.Oomura, R.Katsumata, M.Kito, Y.Fukuzumi, M.Sato, Y.Nagata, Y.Matsuoka, Y.Iwata, H.Aochi and A.Nitayama, 'Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory', 2007 Symposium on VLSI Technology Digest of Technical Papers, p14-15 "을 참조하면, 기판으로부터 수직으로 스트링을 배열하는 3차원 구조의 비휘발성 메모리 소자를 통해 메모리 소자의 집적도를 획기적으로 향상시키는 방법을 제안한다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 문제점을 상세히 살펴보도록 한다.
도 1a는 종래기술에 따른 3차원 비휘발성 메모리 소자의 단면을 나타내는 단면도이다.
도시한 바와 같이, 종래기술에 따른 비휘발성 메모리 소자는 기판(10)으로부터 돌출된 채널(CH)을 구비하며, 채널을 따라 적층된 하부선택게이트(LSG), 복수의 메모리셀(MC) 및 상부선택게이트(USG)를 구비한다. 이를 통해 기판(10)으로부터 수직으로 스트링을 배열시킴으로써, 메모리 소자의 집적도를 향상시킬 수 있다.
여기서, 하부선택게이트(LSG) 및 상부선택게이트(USG)는 게이트전극막(12) 및 게이트절연막(13)을 구비하며, 각각 층간절연막(11)으로 절연된다.
복수의 메모리셀(MC)의 형성방법을 살펴보면 다음과 같다.
먼저, 하부선택게이트(LSG)가 형성된 결과물 상에 복수의 게이트전극막(12) 및 복수의 층간절연막(11)을 교대로 형성한 후, 이들을 식각하여 채널 트렌치를 형성한다. 이어서, 채널 트렌치의 내벽에 전하차단막(14), 전하트랩막(15) 및 터널절연막(16)을 차례로 형성한 후 , 채널 트랜치 내에 채널용 막을 매립하여 채널(CH)을 형성한다.
이로써, 층간절연막(11)에 의해 상호 분리되며, 채널(CH)을 공유하는 복수의 메모리셀(MC)들이 형성된다. 특히 각각의 메모리셀(MC)들은 게이트전극막(12), 전하차단막(14), 전하트랩막(15) 및 터널절연막(16)을 포함하도록 형성된다.
여기서, 전하트랩막(15)은 깊은 준위 트랩사이트에 전하를 트랩하여 데이터를 저장하는데, 일반적으로 질화막이 선호된다. 이와 같이, 질화막을 이용하여 데이터를 저장하는 3차원 구조의 비휘발성 메모리 소자의 구조는 'White, M.H.; Adams, D.A.; Murray, J.R.; Wrazien, S.; Yijie Zhao; Yu Wang; Khan, B.; Miller, W.; Mehrotra, R. 'Characterization of scaled SONOS EEPROM memory devices for space and military systems', Non-Volatile Memory Technology Symposium, 2004 15-17 Nov. 2004 Page(s):51 - 59"에 상세히 기술되어 있다.
도 1b는 전하이동에 따른 메모리 셀의 문턱 전압 변동을 나타낸다.
도시한 바와 같이, 인접한 메모리셀(MC) 간에 전하트랩막(15)이 물리적으로 연결되어 있는 경우, 전하트랩막(15)에 트랩된 전하가 이동될 수 있다.
도 1c는 전하의 이동에 따른 메모리 소자의 셀 분포 변화를 나타낸다.
도시한 바와 같이, 전하의 이동에 의해 메모리 셀의 문턱 전압이 변동되는 경우, 메모리 소자의 셀 분포 폭이 증가하게 된다. 따라서, 메모리 소자의 프로그램/소거 싸이클링 특성 및 데이터 보유(data retention) 특성이 저하되며, 그에 따라 메모리 소자의 신뢰성이 저하된다.
한편, 3차원 구조의 비휘발성 메모리 소자의 경우, 메모리 소자의 집적도에 따라 적층되는 메모리셀(MC)의 개수가 결정된다. 따라서, 상부에 적층 된 메모리셀(MC)일 수록 소스 저항 증가에 의한 문턱전압의 변동(Vth Shift)이 문제되며, 이는 메모리 소자의 신뢰성 저하를 유발하게 된다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위해 제안된 것으로, 전하저장막 또는 전하트랩막이 각각 분리된 복수의 메모리셀을 포함하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리소자에 있어서, 기판 위에 교대로 형성된 복수의 게이트전극막 및 복수의 층간 절연막;상기 기판 위의 복수의 게이트전극막 및 복수의 층간 절연막을 관통하면서 측벽에 계단형의 단차를 갖는 채널; 및 상기 채널의 측벽을 둘러싸는 전하차단막, 전하저장막 또는 전하트랩막, 및 터널절연막을 포함하는 복수의 메모리 셀을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조의 비휘발성 메모리 소자의 제조방법에 있어서, 기판 위에 복수의 게이트전극막 및 복수의 층간 절연막을 교대로 형성하는 단계; 상기 복수의 게이트전극막 및 복수의 층간 절연막을 식각하여 내벽에 계단형의 단차를 갖는 트렌치를 형성하는 단계; 상기 트렌치의 전면에 따라 전하차단막을 형성하는 단계; 상기 전하차단막 상에 전하저장막 또는 전하트랩막을 형성하는 단계; 상기 전하저장막 또는 전하트랩막이 상기 단차에 의해 각각 분리되도록 식각 공정을 수행하는 단계; 및 상기 식각 공정에 의해 각각 분리된 전하저장막 또는 전하트랩막 상에 터널절연막을 형성하는 단계를 포함하는 것을 다른 특징으로 한다. .
본 발명은 인접한 메모리셀들 간의 전하 이동을 방지하기 위하여, 복수의 메모리셀들에 포함된 전하저장막 또는 전하트랩막을 각각 물리적으로 분리시킨다.
구체적으로, 채널 측벽이 계단형의 단차를 갖도록 형성함으로써, 채널 측벽의 계단형 단차에 의해 각층마다 각각 분리된 전하저장막 또는 전하트랩막을 형성한다. 이를 통해, 인접한 메모리셀들간의 전하 이동을 차단하여 전하 이동에 따른 문턱 전압 이동 현상을 방지 할 수 있다.
또한, 채널 측벽이 계단형의 단차를 갖되, 채널이 하부록 갈수록 폭이 좁아지도록 형성함으로써, 상부에 적층된 메모리셀들의 채널 지름 폭을 하부에 적층된 메모리셀의 채널지름에 비해 상대적으로 증가시킬 수 있다. 따라서, 상부에 적층된 메모리 셀이 하부에 적층된 메모리 셀에 비해 큰 값의 소스 저항을 갖더라도 이를 상쇄시킬 수 있다. 따라서, 메모리 소자의 신뢰성을 향상시킬 수 있다.
도 1a는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 문제점을 설명하기 위한 단면도
도 1b는 전하의 이동(electron migration)에 따른 문턱전압변동(Vth shift)의 문제점을 설명하기 위한 도면
도 1c는 문턱전압변동(Vth shift)에 따른 셀 분포의 변화를 도시한 그래프
도 2a 내지 도2n은 본 발명의 실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도
도 3은 본 발명의 실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a내지 도 2n은 본 발명의 일 실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정 단면도를 도시한 것이다. 본 발명의 요지가 아닌 부분이나, 당업자에게 자명한 공지의 부분은 생략될 수 있다.
도 2a에 도시한 바와 같이, 기판(20) 위에 복수의 층간절연막(21) 및 게이트전극막(22)을 교대로 형성한 후, 이들을 식각하여 기판(20)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치의 내벽에 게이트 절연막(23)을 형성한 후, 트렌치 내에 채널막물질을 매립하여 채널(CH)을 형성한다. 이로써, 하부선택게이트(LSG)가 형성된다.
이어서, 하부선택게이트(LSG)가 형성된 결과물 위에 복수의 게이트전극막(22) 및 층간절연막(21)을 교대로 형성한다. 이때, 적층되는 게이트전극막(22) 및 층간절연막(21)의 개수는 적층하고자 하는 메모리셀(MC)의 개수를 고려하여 결정된다. 본 실시 예에서는 3개의 메모리셀(MC)을 예시로 들고 있다.
여기서, 게이트전극막(22)은 메모리셀(MC)의 게이트 전극을 형성하기 위한 것으로서, P타입의 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 또한, 층간절연막(21)은 복수의 게이트전극막(22)을 분리시켜 복수개의 메모리셀(MC)을 상호 분리시키기 위한 것으로서, 산화막을 포함할 수 있다.
도 2b에 도시한 바와 같이, 하부선택게이트(LSG)가 형성된 결과물 위의 복수의 게이트전극막(22) 및 층간절연막(21)을 식각하여, 내벽에 계단형의 단차를 갖는 트렌치(T1)을 형성한다.
여기서, 트렌치(T1)는 채널이 형성될 영역에 형성되는데, 일 예로, 단일 마스크를 이용하여 식각공정을 수행하는 경우, 비등방성식각과 등방성식각을 교대로 반복수행함으로써, 내벽에 계단형의 단차를 갖는 트렌치(T1)를 형성할 수 있다.
이하, 도 2c내지 도 2h를 참조하여 단일 마스크를 이용하여 내벽에 계단형의 단차를 갖는 트렌치(T1)의 형성방법에 대해 살펴보도록 한다.
도 2c에서 도시한 바와 같이, 복수의 게이트전극막(22) 및 복수의 층간절연막(21)이 형성된 결과물 상에 채널 트렌치가 형성될 부분을 개구부로 갖는 마스크(25)를 형성한다.
이어서, 상기 마스크(25)를 식각베리어로 노출된 층간절연막(21)을 비등방성 식각 한 후, 등방성 식각공정을 수행한다. 이 경우 층간절연막(21)은 비등방성 식각에 의하여 수직방향(①)으로 식각되고, 등방성 식각에 의해 수평방향(②)으로 더 식각된다. 이때, 층간절연막(21)의 식각 공정은 층간절연막(21)과 게이트전극막(22)간의 식각선택비가 큰 조건에서 수행되는 것이 바람직하다.
여기서, 식각된 층간절연막은 도면부호 '21A'로 표시했으며, 도면부호 'W1'은 층간절연막(21)이 등방성 식각된 두께를 나타낸다.
도 2d에서 도시한 바와 같이, 마스크(25)를 식각베리어로 노출된 게이트전극막(22)을 비등방성 식각후, 등방성 식각공정을 한다. 이 경우 마찬가지로 게이트전극막(22)은 비등방성 식각에 의해 수직방향(①)으로 식각되고, 등방성 식각에 의해 수평방향(②)으로 더 식각된다. 이때, 게이트전극막(22)의 식각공정은 게이트전극막(22)과 층간절연막(21)간의 식각선택비가 큰 조건에서 수행되는 것이 바람직하다.
여기서, 식각된 게이트전극막은 도면부호 '22A'로 표시했으며,도면부호 'W2'는 게이트전극막이 비등방성 식각된 두께를 나타낸다.
이 경우, 층간절연막(21A)의 식각두께(W1)와 게이트전극막(22A)의 식각두께(W2)는 실질적으로 동일한 값을 갖는 것이 바람직하며, 층간절연막(21A)의 등방성 식각 조건과 게이트전극막(22A)의 등방성 식각조건을 조절함으로써 식각두께(W1,W2)가 실질적으로 동일한 값을 갖도록 할 수 있다.
이하 본 실시 예에서는 식각두께(W1,W2)가 동일한 값을 갖는 경우에 대해 설명하도록 한다. 단, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다.
도 2e에서 도시한 바와 같이, 마스크(25)를 식각베리어로 노출된 층간절연막(21)을 비등방성 식각 한 후, 등방성 식각공정을 한다.
이때, 층간절연막(21)을 등방성 식각하는 과정에서 트렌치의 상부 내벽에 의해 노출된 층간절연막(21A)도 함께 등방성 식각되며, 이는 본 도면에서 도면부호 '21B'로 표시했으며, 본 공정에 의해 식각된 층간절연막은 본 도면에서 도면부호 '21A'로 표시했다.
도 2f에서 도시한 바와 같이, 마스크(25)를 식각베리어로 노출된 게이트전극막(22)을 비등방성 식각 한 후, 등방성 식각공정을 수행한다.
이때, 게이트전극막(22)을 등방성 식각시 트렌치의 상부 내벽에 의해 노출된 상층부의 게이트전극막(22A)도 함께 등방성 식각되며, 이는 본 도면에서 도면부호 '22B'로 표시했으며, 본 공정에 의해 식각된 게이트전극막은 본 도면에서 도면부호 '22A'로 표시했다.
도 2g에서 도시한 바와 같이, 마스크(25)를 식각베리어로 이용하여, 노출된 층간절연막(21)을 비등방성 식각후, 등방성 식각공정을 한다.
이때, 층간절연막(21)을 등방성 식각시 트렌치의 상부 내벽에 의해 노출된 상층부의 층간절연막(21A,21B)도 함께 등방성 식각되며, 이는 본 도면에서 도면부호 '21B','21C'로 표시했으며, 본 공정에 의해 식각된 층간절연막은 본 도면에서 도면부호 '21A'로 표시했다.
도 2h에서 도시한 바와 같이, 마스크(25)를 식각베리어로 이용하여, 노출된 게이트전극막(22)을 비등방성 식각후, 등방성 식각공정을 한다.
이때, 게이트전극막(22)을 등방성 식각시 트렌치의 상부 내벽에 의해 노출된 상층부의 게이트전극막(22A,22B)도 함께 등방성 식각되며, 이는 본 도면에서 도면부호 '22B','22C'로 표시했으며, 본 공정에 의해 식각된 층간절연막은 본 도면에서 도면부호 '22A'로 표시했다.
결국, 도 2c내지 도2h에서 도시한 바와 같이 복수의 게이트전극막(22) 및 복수의 층간절연막(21) 중 최하부에 형성된 게이트전극막(22) 및 층간절연막 (21)을 식각할 때까지 상기 비등방성 식각 및 등방성 식각공정을 반복하면 도면부호'T1'과 같은 계단형의 트렌치를 형성 할 수 있다. 본 실시 예에서는 3개의 메모리셀(MC)을 예시한 것으로서, 최상부의 층간절연막 및 게이트전극막은 3번의 등방성 식각공정을 했으므로, 각각 도면부호 '21C','22C'로 표현했고, 중간부의 층간절연막 및 게이트전극막은 2번의 등방성 식각공정을 했으므로, 각각 도면부호 '21B','22B'로 표현했다.
이로써, 내벽에 계단형의 단차를 갖는 채널 트렌치가 최종적으로 형성된다. 전술한 바와 같은 본 발명의 일 실시 예에 따르면, 단일 마스크를 이용하여 식각공정을 반복 수행하므로 별도의 마스크를 추가로 사용할 필요 없이 용이하게 채널 트렌치를 형성할 수 있다.
도 2i에 도시한 바와 같이, 마스크(25)를 제거한 후, 전하차단막(26)을 트렌치 전면에 형성한다.
여기서, 전하차단막(26)은 전하가 후속 공정에 의해 형성될 전하저장막 또는 전하트랩막을 통과하여 게이트전극막(22)방향으로 이동하는 것을 방지하기 위한 막을 말한다.
도 2j에 도시한 바와 같이, 전하차단막(26) 상에 전하저장막 또는 전하트랩막(27)을 형성한다. 예를 들어, 전하차단막(26) 상에 전하저장막을 형성하거나, 전하차단막(26) 상에 전하트랩막을 형성하는 것을 말한다.
여기서, 전하저장막 또는 전하트랩막(27)은 실질적인 데이터 저장소로서 사용되는데, 데이터 저장방식에 따라 전도성 밴드 내에 전하를 저장하는 전하저장막을 형성하거나, 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막을 형성할 수 있다. 전하저장막의 경우 폴리 실리콘막을 포함할 수 있고, 전하트랩막의 경우 질화막을 포함 할 수 있다.
도 2k에 도시한 바와 같이, 트렌치 내벽의 단차에 의해 전하저장막 또는 전하트랩막(27)이 각각 분리되도록 식각공정을 수행한다. 이를 통해, 각각의 메모리셀(MC)에 포함되는 전하저장막 또는 전하트랩막(27)을 상호분리시켜줄 수 있다.
일 예로, 식각공정은 비등방성 식각공정에 의해 수행되는 것이 바람직하다. 즉, 복수의 메모리셀(MC)에 포함될 전하저장막 또는 전하트랩막(27)이 단차에 의해 각각 분리되도록 비등방성 식각공정에 의해 전하저장막 또는 전하트랩막(27)의 각 층의 연결부위를 일정부분 제거한다.
이때, 비등방성 식각공정에 의해 전하저장막 또는 전하트랩막(27)이 일정두께 식각되어 각 층의 연결부위가 제거되는데, 여기서 식각두께는 각층의 층간절연막 측벽상에 형성된 전하저장막 또는 전하트랩막(27)을 제거하여 복수의 메모리셀(MC)에 포함될 전하저장막 또는 전하트랩막(27)이 충분히 분리될 수 있을 정도 인 것이 바람직하다.
여기서, 각 메모리셀의 전하저장막 또는 전하트랩막(27)은 반드시 층간절연막(21A,21B,21C)의 부분이 모두 제거되어야 하는 것은 아니며, 각 메모리셀의 전하저장막 또는 전하트랩막(27)이 상호 분리될 수 있을 정도로 일정부분 식각하여 제거되면 족함에 주의하여야 한다.
이로써, 식각두께만큼 각각의 메모리셀(MC)에 형성될 전하저장막 또는 전하트랩막(27A)은 상호 분리될 수 있다.
따라서, 차후 형성될 메모리셀(MC)의 전하의 이동(electron migration)을 막을 수 있어, 문턱 전압이동 문제를 해결 할 수 있다.
도 2l에 도시한 바와 같이 전하저장막 또는 전하트랩막(27A)이 식각된 결과물상에 터널절연막(28)을 형성한다.
여기서, 터널절연막(28)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막을 포함할 수 있다.
이 경우, 각각의 메모리셀의 전하차단막(26A) 및 터널절연막(28)은 채널 측벽의 계단형의 단차를 따라 서로 연결되는 구조를 가질 수 있다. 즉, 메모리셀 각각의 전하저장막 또는 전하트랩막(27A)은 분리되어 있으나, 각각의 전하차단막(26A) 및 터널절연막(28)은 서로 연결되는 구조를 가질 수 있다.
도 2m에 도시한 바와 같이 트렌치 저면에 형성된 전하차단막(26) 및 터널절연막(28)등의 물질을 비등방성 식각을 통하여 제거한다. 이로써, 하부선택게이트(LSG)와 연결되는 채널(CH)공간을 확보 할 수 있다.
여기서, 트렌치 저면에 전하저장막 또는 전하트랩막(27A)이 잔존해 있다면,비등방성 식각 수행시 함께 제거될 수 있고, 최상부의 층간절연막(21C)위에 형성된 전하차단막(26) 및 터널절연막(28)등의 물질 또한 비등방성 식각시 함께 제거 될 수 있다.
도 2n에 도시한 바와 같이 채널막 물질을 매립하여 채널(CH)을 형성한다.
여기서, 채널막 물질은 N형 불순물 이온이 포함 될 수 있는데, 이 경우 하부선택게이트(LSG)보다 고농도의 N형 불순물 이온이 포함할 수 있다.
이로써, 기판(20)으로부터 돌출된 채널(CH)을 따라 적층된 복수의 메모리셀(MC)들이 형성된다.
도 3은 본 발명의 일 실시 예에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 나타내는 단면도이다. 본 발명의 요지가 아닌 부분, 당업자에게 자명한 공지의 부분 및 앞서 설명한 부분과 중복된 부분의 설명은 생략한다.
도시한 바와 같이, 3차원 구조의 비휘발성 메모리소자는 소스 영역 등 셀 어레이 동작에 요구되는 하부 구조물이 형성된 기판(30)으로부터 돌출된 채널(CH)을 구비하며, 채널을 따라 적층된 하부선택게이트(LSG),복수의 메모리셀(MC) 및 상부선택게이트(USG)를 포함한다. 이를 통해 기판(30)으부터 수직으로 스트링을 배열시킴으로써, 하나의 채널을 공유하는 스트링 구조가 형성된다.
여기서, 본 발명의 특징인 복수의 메모리셀(MC)의 구조를 살펴보면 다음과 같다. 다만, 기판(30),하부선택게이트(LSG) 및 상부선택게이트(USG)에 대한 설명은 본 발명의 요지가 아니므로, 그 설명은 생략한다.
본 발명의 각각의 메모리셀(MC)은 복수의 게이트전극막(32), 복수의 층간절연막(31)을 관통하면서 측벽에 계단형의 단차를 갖는 채널(CH), 채널(CH)을 따라 적층되며 채널(CH)의 측벽을 둘러싸는 전하차단막(36), 전하저장막 또는 전하트랩막(37), 및 터널 절연막(38)을 포함한다.
여기서, 각각의 메모리셀(MC)은 층간절연막(31)으로 상호분리된다.
여기서, 게이트전극막(32)은 메모리셀(MC)의 게이트 전극을 형성하기 위한 것으로서, P타입의 불순물이 도핑된 폴리실리콘막이 포함 될 수 있다.
그리고, 채널(CH)은 상부에서 하부로 갈수록 폭이 좁아지는 구조를 갖는다. 이는 상부에 적층된 메모리셀(MC)이 하부에 적층된 메모리셀(MC)에 비해 큰 값의 소스 저항을 갖더라도 채널의 지름폭을 증가시킴으로써 소스저항 증가에 따른 문제점을 상쇄시키기 위한 것이다. 따라서, 본 발명의 메모리셀(MC)은 프로그램/소거 싸이클링 특성 및 데이터 보유(data retention)특성을 보장 할 수 있어, 메모리셀(MC)의 신뢰성을 보장 할 수 있다.
전하차단막(36)은 전하가 전하저장막 또는 전하트랩막(37)을 통과하여 게이트전극막(32) 방향으로 이동하는 것을 방지하기 위한 막을 말하며, 산화막을 포함할 수 있다.
전하저장막 또는 전하트랩막(37)은 실질적인 데이터 저장소로 사용되는데, 데이터 저장방식에 따라 전도성 밴드 내에 전하를 저장하는 전하저장막을 형성하거나, 깊은 준위 트랩사이트에 전하를 트랩하는 전하트랩막을 형성할 수 있다. 전하저장막의 경우 폴리실리콘막을 포함할 수 있고, 전하트랩막의 경우 질화막을 포함 할 수 있다.
그리고, 본 발명의 메모리셀(MC)의 전하저장막 또는 전하트랩막(37)은 각각 분리된 구조를 갖고 있다. 이와 같은 구조는 측벽에 계단형의 단차를 갖는 트렌치의 전면을 따라 전하저장막 또는 전하트랩막(37)을 형성한 후 각 계단의 측벽에 형성된 전하저장막 또는 전하트랩막(37)의 일정두께를 식각공정에 의해 제거함으로써 형성될 수 있다. 여기서, 일정두께는 식각공정에 의해 각 메모리셀의 전하저장막 또는 전하트랩막(37)을 상호 분리시킬 수 있을 정도의 두께이면 족하다.
이러한, 전하저장막 또는 전하트랩막(37)의 배치는 종래에 전하트랩막이 상호 연결되어 문제되던 메모리셀(MC)의 전하의 이동(electron migration)을 막을 수 있어, 문턱전압이동(Vth Shift) 문제를 해결할 수 있다.
터널절연막(38)은 전하의 터널링에 따른 에너지 장벽막으로 제공되는 것으로서, 산화막을 포함할 수 있다. 이 경우, 각각의 메모리셀의 전하차단막(36) 및 터널절연막(38)은 채널 측벽의 계단형의 단차를 따라 서로 연결되는 구조를 가질 수 있다. 즉, 메모리셀 각각의 전하저장막 또는 전하트랩막(37)은 분리되어 있으나, 각각의 전하차단막(36) 및 터널절연막(38)은 서로 연결되는 구조를 가질 수 있다.
본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
10 : 기판 11 : 층간절연막 12 : 게이트전극막 13: 게이트절연막
14 : 전하차단막 15 : 전하트랩막 16 : 터널절연막
20 : 기판 21 : 층간절연막 22 : 게이트전극막
23 : 게이트절연막 25 : 마스크
26 : 전하차단막 27 : 전하저장막 또는 전하트랩막
28 : 터널절연막
30 : 기판 31 : 층간절연막 32 : 게이트전극막
33 : 게이트절연막
36 : 전하차단막 37 : 전하정막 또는 전하트랩막
38 ; 터널절연막

Claims (13)

  1. 기판 위에 교대로 형성된 복수의 게이트전극막 및 복수의 층간 절연막;
    상기 복수의 게이트전극막 및 복수의 층간 절연막을 관통하면서 측벽에 계단형의 단차를 갖는 채널; 및
    상기 채널을 따라 적층되며, 채널내 측벽에 형성된 전하차단막, 전하저장막 또는 전하트랩막, 및 터널절연막을 포함하는 복수의 메모리 셀
    을 포함하는 3차원 구조의 비휘발성 메모리 소자
  2. 제1항에 있어서,
    상기 채널은 상부에서 하부로 갈수록 폭이 좁아지는
    3차원 구조의 비휘발성 메모리 소자.
  3. 제1항 또는 제2항 중 어느 한 항에 있어서,
    상기 복수의 메모리 셀에 포함된 전하저장막 또는 전하트랩막은 상기 채널 측벽의 계단형 단차에 의해 각 층마다 각각 분리된 3차원 구조의 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 복수의 메모리 셀에 포함된 전하차단막 및 터널절연막은
    상기 채널 측벽의 계단형의 단차를 따라
    서로 연결되는 3차원 구조의 비휘발성 메모리 소자.
  5. 기판 위에 복수의 게이트전극막 및 복수의 층간 절연막을 교대로 형성하는 단계;
    상기 복수의 게이트전극막 및 복수의 층간 절연막을 식각하여 내벽에 계단형의 단차를 갖는 트렌치를 형성하는 단계;
    상기 트렌치의 전면을 따라 전하차단막을 형성하는 단계;
    상기 전하차단막 상에 전하저장막 또는 전하트랩막을 형성하는 단계;
    상기 전하저장막 또는 전하트랩막이 상기 계단형의 단차에 의해 각각 분리되도록 식각 공정을 수행하는 단계; 및
    상기 식각 공정에 의해 각각 분리된 전하저장막 또는 전하트랩막 상에 터널절연막을 형성하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조방법.
  6. 제5항에 있어서,
    상기 식각 공정을 수행하는 단계는,
    복수의 메모리 셀에 포함될 상기 전하저장막 또는 전하트랩막이 상기 계단형의 단차에 의해 각각 분리되도록 비등방성 식각공정에 의해 상기 전하저장막 또는 전하트랩막의 각 층의 연결부위를 제거하는
    3차원 구조의 비휘발성 메모리 소자 제조방법.
  7. 제5항에 있어서,
    상기 트렌치는 상부에서 하부로 갈수록 폭이 좁아지는
    3차원 구조의 비휘발성 메모리 소자 제조방법.
  8. 제5항에 있어서,
    상기 계단형의 단차를 갖는 트렌치 형성 단계는,
    상기 복수의 게이트전극막 및 복수의 층간절연막이 형성된 결과물 상에 상기 트렌치가 형성될 부분을 노출시키는 마스크를 형성하는 단계;
    상기 마스크를 식각베리어로 상기 층간절연막을 비등방성 식각한 후, 식각된 층간절연막을 등방성 식각하는 제1단계; 및
    상기 마스크를 식각베리어로 상기 게이트전극막을 비등방성 식각한 후, 식각된 게이트전극막을 등방성 식각하는 제2단계
    를 포함하되,
    상기 복수의 게이트전극막 및 복수의 층간절연막 중 최하부를 식각할때까지 상기 제1단계 및 제2단계를 반복하여 수행하는
    3차원 구조의 비휘발성 메모리 소자 제조방법.
  9. 제8항에 있어서,
    상기 제1단계 및 상기 제2단계는 동일한 두께로 상기 층간절연막 또는 게이트전극막을 등방성 식각하는
    3차원 구조의 비휘발성 메모리 소자 제조방법.
  10. 제8항에 있어서,
    상기 제1단계 및 제2단계의 반복 수행시, 상기 트렌치의 상부 내벽에 의해 노출된 게이트전극막 또는 층간절연막은 상기 등방성 식각시 추가로 식각되어 상기 계단형의 단차를 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. 제8항에 있어서,
    상기 제1단계 및 제2단계는,
    상기 게이트전극막과 층간절연막 간의 식각 선택비가 큰 조건에서 수행되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. 제5항에 있어서,
    상기 터널절연막을 형성하는 단계 후에,
    상기 트렌치 저면의 터널절연막 및 전하차단막을 식각하여 상기 기판의 표면을 노출시키는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조방법.
  13. 제12항에 있어서,
    상기 트렌치 내에 채널용 막을 매립하여 채널을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150063849A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9741735B2 (en) 2015-02-02 2017-08-22 Samsung Electronics Co., Ltd. Vertical memory devices having charge storage layers with thinned portions
KR20190061124A (ko) * 2017-11-27 2019-06-05 한양대학교 산학협력단 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076879B2 (en) 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9559111B2 (en) 2012-09-11 2017-01-31 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device
US9899411B2 (en) 2012-09-11 2018-02-20 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR20150063849A (ko) * 2013-12-02 2015-06-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9741735B2 (en) 2015-02-02 2017-08-22 Samsung Electronics Co., Ltd. Vertical memory devices having charge storage layers with thinned portions
KR20190061124A (ko) * 2017-11-27 2019-06-05 한양대학교 산학협력단 서로 다른 홀 사이즈로 형성된 수직 채널 구조를 포함하는 3차원 플래시 메모리 소자 및 그 제조 방법

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