KR101797630B1 - 3차원 구조의 비휘발성 메모리 소자 제조 방법 - Google Patents

3차원 구조의 비휘발성 메모리 소자 제조 방법 Download PDF

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Abstract

본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것으로, 기판 상에 복수의 제1 층간절연막들 및 복수의 제1 도전막들을 교대로 형성하는 단계; 상기 복수의 제1 층간절연막들 및 복수의 제1 도전막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치의 내벽에 노출된 상기 복수의 제1 층간절연막들을 일부 두께 리세스하는 단계; 상기 복수의 제1 층간절연막들이 리세스된 상기 제1 트렌치의 내면을 따라 전하차단막을 형성하는 단계; 상기 제1 층간절연막의 리세스 영역이 매립되도록 상기 제1 트렌치의 내면을 따라 제2 도전막을 형성하는 단계; 상기 복수의 제1 트렌치들의 개구부를 덮고 상기 복수의 제1 트렌치들의 저면은 노출시키도록, 상기 복수의 제1 트렌치들의 상부 내벽 및 상기 복수의 제1 트렌치들 사이의 상기 복수의 제1 층간절연막들 및 복수의 제1 도전막들의 상부에 버퍼막을 형성하는 단계; 및 상기 복수의 제1 트렌치들의 저면에 형성된 상기 제2 도전막 및 상기 전하차단막을 제거하는 단계를 포함한다. 본 발명에 따르면, 트렌치의 개구부에 버퍼막을 형성한 후에 트렌치 저면의 전하차단막 및 플로팅 게이트용 도전막을 제거하므로, 상부의 플로팅 게이트 및 전하차단막이 손상되는 것을 방지할 수 있다.

Description

3차원 구조의 비휘발성 메모리 소자 제조 방법{METHOD FOR MANUFACTURING 3D STRUCTURED NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조의 비휘발성 메모리 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조 및 그에 따른 문제점을 상세히 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 전하트랩형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 소스 영역(미도시됨)이 형성된 기판(10) 상에 복수의 층간절연막들(11) 및 도전막(12)을 교대로 형성한 후, 이를 식각하여 기판(10)의 표면을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(13)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 하부 선택 트렌치스터(LST)가 형성된다.
이어서, 하부 선택 트랜지스트(LST)가 형성된 결과물 상에 복수의 층간절연막들(14) 및 복수의 도전막들(15)을 교대로 형성한다. 여기서, 적층되는 층간절연막(14) 및 도전막(15)의 개수는 적층하고자 하는 메모리 셀의 개수에 따라 결정된다.
이어서, 복수의 층간절연막들(14) 및 복수의 도전막들(15)을 식각하여 하부 선택 트랜지스터(LST)의 채널(CH)을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 전하차단막, 전하트랩막 및 터널절연막(16)을 차례로 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 여기서, 전하트랩막은 전하를 트랩/방출하여 데이터를 저장/소거하기 위한 일종의 데이터 저장소로서 사용되며, 일반적으로 질화막으로 이루어진다. 이로써, 복수의 메모리 셀(MC)들이 형성된다.
이어서, 복수의 메모리 셀(MC)들 상에 복수의 층간절연막들(17) 및 도전막(18)을 교대로 형성한 후, 이를 식각하여 메모리 셀(MC)의 채널(CH)을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 내벽에 게이트 절연막(19)을 형성한 후, 채널용 막을 매립하여 채널(CH)을 형성한다. 이로써, 상부 선택 트랜지스터(UST)가 형성된다.
여기서, 복수의 메모리 셀(MC)들은 하부 선택 트랜지스터(LST) 및 상부 선택 트랜지스터(UST) 사이에 직렬로 연결되어 하나의 스트링(ST)을 구성하며, 각 채널(CH)은 비트라인(BL)과 연결된다.
전술한 바와 같은 종래기술에 따르면, 3차원 구조의 전하트랩형 비휘발성 메모리 소자를 형성할 수 있다. 그러나, 전하트랩형 비휘발성 메모리 소자는 플로팅 게이트 전극에 전하를 주입/방출하여 데이터를 저장하는 플로팅 게이트형 비휘발성 메모리 소자에 비해 특성이 나쁘다는 문제점이 있다.
특히, 전하트랩형 비휘발성 메모리 소자는 플로팅 게이트형 비휘발성 메모리 소자에 비해 프로그램/소거 동작의 속도가 느리고, 데이터 보유 특성이 나쁘다. 더욱이, 3차원 구조의 비휘발성 메모리 소자의 구조적 특성상, 채널을 따라 적층된 복수의 메모리 셀들의 전하트랩막이 상호 연결되어 있기 때문에, 데이터 보유 특성이 더욱 저하되는 문제점이 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 3차원 구조를 갖는 플로팅 게이트형 비휘발성 메모리 소자의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 복수의 제1 층간절연막들 및 복수의 제1 도전막들을 교대로 형성하는 단계; 상기 복수의 제1 층간절연막들 및 복수의 제1 도전막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계; 상기 제1 트렌치의 내벽에 노출된 상기 복수의 제1 층간절연막들을 일부 두께 리세스하는 단계; 상기 복수의 제1 층간절연막들이 리세스된 상기 제1 트렌치의 내면을 따라 전하차단막을 형성하는 단계; 상기 제1 층간절연막의 리세스 영역이 매립되도록 상기 제1 트렌치의 내면을 따라 제2 도전막을 형성하는 단계; 상기 복수의 제1 트렌치들의 개구부를 덮고 상기 복수의 제1 트렌치들의 저면은 노출시키도록, 상기 복수의 제1 트렌치들의 상부 내벽 및 상기 복수의 제1 트렌치들 사이의 상기 복수의 제1 층간절연막들 및 복수의 제1 도전막들의 상부에 버퍼막을 형성하는 단계; 및 상기 복수의 제1 트렌치들의 저면에 형성된 상기 제2 도전막 및 상기 전하차단막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자를 제공함으로써, 종래의 3차원 구조의 전하트랩형 비휘발성 메모리 소자에 비해 메모리 소자의 퍼포먼스를 향상시키고 신뢰성을 높일 수 있다. 특히, 하나의 메모리 셀에 하나의 플로팅 게이트 전극 및 두 개의 콘트롤 게이트 전극을 포함시킴으로써, 저전압의 프로그램 전압 및 소거 전압을 이용하여 메모리 셀을 보다 용이하게 구동시킬 수 있다. 또한, 전하차단막이 플로팅 게이트 전극의 전면을 둘러싸도록 형성함으로써, 종래에 비해 간섭 효과를 감소시킬 수 있다.
또한, 본 발명에 따르면, 트렌치의 개구부를 덮는 버퍼막을 형성한 후에 트렌치의 저면의 전하차단막 및 플로팅 게이트용 도전막을 제거하므로, 상부의 플로팅 게이트 및 전하차단막이 손상되는 것을 방지할 수 있다. 따라서, 상부에 형성된 플로팅 게이트가 손상되어 상부 메모리 셀의 커플링 비가 저하되는 것을 방지할 수 있다. 또한, 상부에 형성된 전하차단막이 손상되어 플로팅 게이트와 콘트롤 게이트가 전기적으로 연결되는 것을 방지할 수 있다.
도 1은 종래기술에 따른 3차원 구조의 전하트랩형 비휘발성 메모리 소자의 구조 및 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(20) 상에 제1 층간절연막(21)을 형성한 후 제1 층간절연막(21) 상에 파이프 게이트(22)를 형성한다. 여기서, 제1 층간절연막(21)은 산화막으로 형성될 수 있고, 파이프 게이트(22)는 폴리실리콘막으로 형성될 수 있다.
이어서, 파이프 게이트(22)를 식각하여 제1 트렌치(T1)를 형성한 후, 제1 트렌치(T1) 내에 희생막(23)을 매립한다. 여기서, 제1 트렌치(T1)는 파이프 채널의 형성 영역을 확보하기 위한 것이다. 희생막(23)은 질화막으로 형성될 수 있다.
이어서, 희생막(23)이 매립된 결과물의 전체 구조 상에 복수의 제2 층간절연막들(24) 및 복수의 제1 도전막들(25)을 교대로 형성한다.
제2 층간절연막(24)은 적층된 메모리 셀들을 상호 분리시키기 위한 것으로, 산화막으로 형성될 수 있다. 여기서, 최상부의 제2 층간절연막(24)은 후속 평탄화 공정시 식각 정지막으로서의 역할을 하기 위해 하부의 제2 층간절연막들(24)에 비해 더 두껍게 형성될 수 있다. 제1 도전막(25)은 워드라인을 형성하기 위한 것으로, 폴리실리콘막으로 형성될 수 있다.
도 2b에 도시된 바와 같이, 복수의 제2 층간절연막들(24) 및 복수의 제1 도전막들(25)을 식각하여 복수의 제2 트렌치들(T2)을 형성한다. 이때, 한 쌍의 제2 트렌치들(T2)이 하나의 제1 트렌치(T1)에 연결되도록 형성한다.
도 2c에 도시된 바와 같이, 제2 트렌치(T2)의 내벽에 노출된 복수의 제2 층간절연막들(24)을 일부 두께 리세스하여 제2 트렌치(T2)의 내벽에 요철을 형성한다. 본 도면에서는 식각된 제2 층간절연막을 도면 부호 "24A"로 나타내고, 내벽에 요철이 형성된 제2 트렌치를 도면 부호 "T2'"로 나타내었다.
여기서, 제1 층간절연막들(24A)의 리세스된 영역은 후속 공정에서 플로팅 게이트를 형성하기 위한 영역이다. 따라서, 플로팅 게이트의 두께를 고려하여 제1 층간절연막(24A)을 식각하며, 예를 들어, 습식 식각 공정에 의해 제1 층간절연막(24A)을 250 내지 500Å 식각하는 것이 바람직하다.
도 2d에 도시된 바와 같이, 복수의 제2 층간절연막들(24)이 일부 두께 리세스된 결과물의 전면을 따라 전하차단막(26)을 형성한다. 전하차단막(26)은 플로팅 게이트에 저장된 전하가 콘트롤 게이트로 이동되는 것을 방지하기 위한 것으로, 고 유전상수 물질 또는 산화막, 질화막 및 산화막이 적층된 ONO막으로 형성될 수 있다.
이어서, 전하차단막(26)이 형성된 결과물의 전면을 따라 제2 도전막(27)을 형성한다. 제2 도전막(27)은 전하차단막(26)이 형성된 제2 층간절연막(24A)의 리세스 영역에 매립된다. 제2 도전막(27)은 플로팅 게이트를 형성하기 위한 것으로 폴리실리콘막으로 형성될 수 있다. 제2 도전막(27)은 100 내지 500Å의 두께로 형성되는 것이 바람직하다.
이어서, 제2 트렌치(T2')의 개구부를 덮되 제2 트렌치(T2')의 저면을 노출시키는 버퍼막(28)을 형성한다. 여기서, 버퍼막(28)은 후속 전면 건식 식각 공정에서 일종의 보호막으로 사용하기 위한 것으로, 제2 트렌치(T2')의 내부가 중공이 되도록 형성된다.
후속 전면 건식 식각 공정은 제2 트렌치(T2')의 저면에 형성된 제2 도전막(27) 및 전하차단막(26)을 제거하여 하부의 희생막(23)을 노출시키기 위한 것인데, 식각 공정시 제2 트렌치(T2')의 상부에 형성된 제2 도전막(28) 및 전하차단막(26)이 손상될 수 있다. 특히, 제2 트렌치(T2')의 개구부 또는 최상부의 제1 도전막(25)이 돌출된 영역에서 제2 도전막(28)의 돌출된 모서리(A)가 전면 건식 식각 공정에서 손상될 가능성이 높다.
따라서, 버퍼막(28)은 제2트렌치(T2')의 요철에 의한 제2 도전막(27)의 모서리(A)를 덮도록 복수의 제2 트렌치들(T2')의 개구부에 형성되며, 복수의 제1 도전막들(25) 중 최상부의 제1 도전막(25)이 형성된 높이까지 형성되는 것이 바람직하다. 즉, 버퍼막(28)은 복수의 제2 트렌치들(T2')의 어깨(shoulder) 영역, 다시 말해, 복수의 제2 트렌치들(T2')의 상부 내벽 및 복수의 제2 트렌치들(T2') 사이의 복수의 제2 층간절연막들(24A) 및 복수의 제1 도전막들(25)의 상부에 형성되는 것이 바람직하다.
버퍼막(28)은 물질의 특성상 스텝 커버리지가 좋지 않은 물질로 형성되는 것이 바람직하다. 예를 들어, 버퍼막(28)은 USG(Undoped Silicate Glass), 플라즈마 인핸스드(Plasma Enhanced) 방식으로 형성된 PE-TEOS막 및 실란(Silane) 가스를 이용하여 형성된 HDP막 중 하나로 형성되거나 이들의 조합으로 형성될 수 있다. 또한, 버퍼막(28)은 300 내지 1000Å의 두께로 형성될 수 있다.
버퍼막(28)은 스텝 커버리지(step coverage)가 50% 이하인 조건에서 형성되는 것이 바람직하다. 즉, 탑(top) 영역에 비해 사이드(side) 영역에 증착되는 양이 50% 이하인 조건에서 버퍼막(28)을 형성하는 것이 바람직하다. 예를 들어, 플라즈마 타입의 챔버에서 400 내지 600℃의 온도, 3 내지 5 Torr의 압력의 증착 속도가 빠른 조건을 이용하여 버퍼막(28)을 형성함으로써, 제2 트렌치(T2')의 상부에 한해 버퍼막(28)을 형성할 수 있다.
도 2e에 도시된 바와 같이, 전면 건식 식각 공정에 의해 복수의 제2 트렌치들(T2')의 저면에 형성된 제2 도전막(27) 및 전하차단막(26)을 제거한다.
이때, 버퍼막(28)에 의해 복수의 제2 트렌치들의 상부 내벽에 형성된 전하차단막(26) 및 제2 도전막(27)을 보호하면서, 복수의 제2 트렌치들(T2')의 저면에 형성된 제2 도전막(27) 및 전하차단막(26)을 제거하게 된다. 따라서, 전면 건식 식각 공정에서 복수의 제2 트렌치들의 상부 내벽에 형성된 전하차단막(26) 및 제2 도전막(27)이 손상되는 것을 방지할 수 있다.
또한, 전면 건식 식각 공정에 의해, 복수의 제2 트렌치들(T2')의 저면에 형성된 제2 도전막(27) 및 전하차단막(26)이 제거되는 과정에서, 버퍼막(28)이 함께 제거된다. 즉, 전면 건식 식각 공정에서 복수의 제2 트렌치들(T2')의 상부 내벽에 형성된 제2 도전막(27) 및 전하차단막(26)이 식각되는 대신에 버퍼막(28)이 식각된다. 따라서, 전면 건식 식각 공정 이후에 버퍼막(28) 제거를 위한 별도의 공정을 수행할 필요가 없다.
본 도면에서는 식각된 전하차단막을 도면 부호 "26A"로 나타내고, 식각된 제2 도전막을 도면 부호 "27A"로 나타내었다.
도 2f에 도시된 바와 같이, 습식 식각 공정에 의해 복수의 제2 트렌치들(T2')의 내벽에 잔류하는 제2 도전막(27A)을 식각하여, 제2 층간절연막(24A)의 리세스 영역에 매립된 제2 도전막(27A)을 각각 분리시킨다. 이로써, 기판(20) 상에 적층된 복수의 플로팅 게이트들(27B)이 형성된다.
도 2g에 도시된 바와 같이, 한 쌍의 제2 트렌치들(T2') 저면에 노출된 희생막(23)을 제거한 후, 제1 트렌치(T1) 및 한 쌍의 제2 트렌치들(T2')의 내면에 터널절연막(29)을 형성한다. 여기서, 터널절연막(29)은 전하의 F-N 터널링(Fowler-Nordheim tunneling)을 위한 에너지 장벽막으로 제공되며, 산화막으로 형성될 수 있다.
이어서, 제1 트렌치(T1) 및 한 쌍의 제2 트렌치(T2')가 완전히 매립되도록 터널절연막(29)이 형성된 결과물의 전체 구조 상에 제1 채널막(30)을 형성한 후, 평탄화 공정을 수행한다. 이로써, 기판(20) 상에 적층된 복수의 메모리 셀들이 형성된다. 여기서, 하나의 메모리 셀은 하나의 플로팅 게이트(27B) 및 두 개의 콘트롤 게이트를 포함한다. 즉, 플로팅 게이트(27B)는 플로팅 게이트(27B)의 상, 하부에 형성된 콘트롤 게이트에 의해 제어된다. 본 도면에서는 제1 도전막(25)이 콘트롤 게이트로서 역할을 하게 된다.
이때, 평탄화 공정을 수행하는 과정에서 최상부 제2 층간절연막(24A)이 일부 두께 식각될 수 있다. 본 도면에서는 평탄화 공정에서 식각된 최상부 제2 층간절연막을 도면 부호 "24B"로 나타내었다.
이어서, 평탄화 공정이 완료된 결과물의 전체 구조 상에 제3 도전막(31) 및 제3 층간절연막(32)을 형성한다. 여기서, 제3 도전막(31)은 선택 라인을 형성하기 위한 것으로 폴리실리콘막으로 형성될 수 있다. 또한, 제3 층간절연막(32)은 산화막으로 형성될 수 있다.
도 2h에 도시된 바와 같이, 제3 층간절연막(32) 및 제3 도전막(31)을 식각하여 채널막(30)을 노출시키는 제3 트렌치를 형성한다. 이어서, 제3 트렌치의 내벽에 게이트 절연막(33)을 형성한 후, 제3 트렌치 내에 제2 채널막(34)을 형성한다. 이로써, 기판(20) 상에 적층된 복수의 메모리 셀들 상부에 선택 게이트가 형성된다.
이어서, 한 쌍의 제2 트렌치들(T2') 사이의 제3 층간절연막(32), 제3 도전막(31), 복수의 제1 도전막들(24A) 및 복수의 제2 층간절연막들(24A, 24B)을 식각하여 소스 사이드 워드라인과 드레인 사이드 워드라인을 분리시키는 슬릿을 형성한다. 이어서, 슬릿 내에 절연막(35)을 매립한다.
본 도면에서는 제3 트렌치 및 슬릿 형성 과정에서 식각된 제3 층간절연막을 도면 부호 "32A"로 나타내고, 식각된 제3 도전막을 도면 부호 "31A"로 나타내고, 식각된 제1 도전막을 도면 부호 "24B"로 나타내고, 식각된 제2 층간절연막을 도면 부호 "24B" 또는 "24C"로 나타내었다.
이어서, 선택 게이트의 상부에 소스 라인(SL) 및 비트 라인(BL)을 형성한다.
이로써, 하나의 메모리 셀이 하나의 플로팅 게이트 전극 및 두 개의 콘트롤 게이트 전극을 포함하는 3차원 구조의 비휘발성 메모리 소자가 제조된다. 이와 같이, 두 개의 콘트롤 게이트를 이용하여 하나의 메모리 셀을 구동시키는 경우, 저전압의 프로그램 전압 및 소거 전압을 이용하여 메모리 셀을 보다 용이하게 구동시킬 수 있다. 또한, 전하차단막이 플로팅 게이트 전극의 전면을 둘러싸도록 형성함으로써, 종래에 비해 간섭 효과를 감소시킬 수 있다.
또한, 제2 트렌치의 상부에 버퍼막을 형성함으로써, 제2 트렌치 저면의 제2 도전막 및 전하차단막을 제거하는 과정에서 제2 트렌치의 상부에 형성된 제2 도전막 및 전하차단막이 손상되는 것을 방지할 수 있다. 따라서, 메모리 소자의 커플링 비(coupling ratio)를 균일하게 유지함으로써 셀 분포 특성을 확보할 수 있다.
도 3은 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
제2 실시예는 중심 영역이 오픈된 관통형 타입의 채널을 구비하는 3차원 구조의 비휘발성 메모리 소자에 관한 것으로, 채널 외의 구성들은 앞서 제1 실시예에서 설명한 바와 동일하다.
도시된 바와 같이, 제1 채널막(36) 및 제2 채널막(38)은 중심 영역이 오픈되도록 형성된다. 오픈된 제1 채널막(36)의 중심 영역에는 제1 절연막(37)이 매립되고, 오픈된 제2 채널막(38) 내에는 제2 절연막(39)이 매립된다.
도 4는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 설명하기 위한 공정 단면도이다.
제3 실시예는 메모리 셀의 채널은 중심 영역이 오픈된 형태로 형성되고, 선택 게이트의 채널은 중심영역이 매립된 형태로 형성된 3차원 구조의 비휘발성 메모리 소자에 관한 것으로, 채널 외의 구성들은 앞서 제1 실시예에서 설명한 바와 동일하다.
도시된 바와 같이, 제1 채널막(40)은 중심 영역이 오픈되도록 형성되며, 오픈된 제1 채널막(40)의 중심 영역에는 제1 절연막(41)이 매립된다. 또한, 제2 채널막(42)은 중심영역까지 완전히 매립된 형태로 형성된다. 이와 같이, 선택 게이트의 제2 채널막(42)이 중심영역까지 완전히 매립되도록 형성하는 경우, 소스 라인(SL) 및 비트라인(BL)의 콘택 면적을 충분히 확보할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11, 14, 17: 층간절연막
12, 15, 18: 도전막 13, 19: 게이트 절연막
16: 전하차단막, 전하트랩막 및 터널절연막
20: 기판 21: 제1 층간절연막
22: 파이프 게이트 23: 희생막
24: 제2 층간절연막 25: 제1 도전막
26: 전하차단막 27: 제2 도전막
28: 버퍼막 29: 터널저연막
30, 36, 40: 제1 채널막 31: 제3 층간절연막
32: 제3 도전막 33: 게이트 절연막
34, 38, 42: 제2 채널막 35: 절연막
37, 41: 제1 절연막 39: 제2 절연막
BL: 비트 라인 SL: 소스 라인

Claims (14)

  1. 기판 상에 복수의 제1 층간절연막들 및 복수의 제1 도전막들을 교대로 형성하는 단계;
    상기 복수의 제1 층간절연막들 및 복수의 제1 도전막들을 식각하여 복수의 제1 트렌치들을 형성하는 단계;
    상기 제1 트렌치의 내벽에 노출된 상기 복수의 제1 층간절연막들을 일부 두께 리세스하는 단계;
    상기 복수의 제1 층간절연막들이 리세스된 상기 제1 트렌치의 내면을 따라 전하차단막을 형성하는 단계;
    상기 제1 층간절연막의 리세스 영역이 매립되도록 상기 제1 트렌치의 내면을 따라 제2 도전막을 형성하는 단계;
    상기 복수의 제1 트렌치들의 개구부를 덮고 상기 복수의 제1 트렌치들의 저면은 노출시키도록, 상기 복수의 제1 트렌치들의 상부에 버퍼막을 형성하는 단계; 및
    상기 복수의 제1 트렌치들의 저면에 형성된 상기 제2 도전막 및 상기 전하차단막을 제거하는 단계
    를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 버퍼막을 형성하는 단계는,
    상기 복수의 제1 트렌치들의 상부 내벽 및 상기 복수의 제1 트렌치들 사이의 상기 복수의 제1 층간절연막들 및 복수의 제1 도전막들의 상부에 상기 버퍼막을 형성하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 버퍼막은 상기 복수의 제1 도전막들 중 최상부의 제1 도전막이 형성된 높이까지 형성된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 버퍼막은 스텝 커버리지(step coverage)가 50% 이하인 조건에서 형성되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 버퍼막은 USG(Undoped Silicate Glass)로 형성된
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 도전막 및 상기 전하차단막을 제거하는 단계는,
    상기 버퍼막에 의해 상기 복수의 제1 트렌치들의 상부 내벽에 형성된 상기 전하차단막 및 상기 제2 도전막을 보호하면서, 상기 복수의 제1 트렌치들의 저면에 형성된 상기 제2 도전막 및 상기 전하차단막을 제거하는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 버퍼막은 상기 제2 도전막 및 상기 전하차단막을 제거하는 과정에서 함께 제거되는
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제2 도전막 및 상기 전하차단막을 제거하는 단계 후에,
    상기 복수의 제1 트렌치들의 내벽에 잔류하는 상기 제2 도전막을 식각하여, 상기 리세스된 영역에 매립된 상기 제2 도전막을 각각 분리시키는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  9. [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 제1 도전막은 콘트롤 게이트이고 상기 제2 도전막은 플로팅 게이트인
    3차원 구조의 비휘발성 메모리 소자 제조 방법.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제1항에 있어서,
    상기 복수의 제1 층간절연막들 및 상기 복수의 제1 도전막들을 교대로 형성하는 단계 전에,
    상기 기판 상에 제2 층간절연막을 형성하는 단계;
    상기 제2 층간절연막 상에 파이프 게이트를 형성하는 단계;
    상기 파이프 게이트를 식각하여 한 쌍의 상기 제1 트렌치들과 연결되는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치 내에 희생막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제10항에 있어서,
    상기 제2 도전막 및 상기 전하차단막을 제거하는 단계 후에,
    상기 희생막을 제거하는 단계;
    상기 한 쌍의 제1 트렌치들 및 상기 제1 트렌치의 내면에 터널절연막을 형성하는 단계; 및
    상기 터널절연막 상에 제1 채널막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제11항에 있어서,
    상기 제1 채널막을 형성하는 단계 후에,
    상기 제1 채널막이 형성된 상기 한 쌍의 제1 트렌치들 및 상기 제2 트렌치 내에 절연막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제11항에 있어서,
    상기 제1 채널막을 형성하는 단계 후에,
    상기 제1 채널막이 형성된 결과물 상에 제3 도전막 및 제3 층간절연막을 형성하는 단계;
    상기 제3 층간절연막 및 상기 제3 도전막을 식각하여 제3 트렌치를 형성하는 단계;
    상기 제3 트렌치의 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 제2 채널막을 형성하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제13항에 있어서,
    상기 제2 채널막을 형성하는 단계 후에,
    상기 제2 채널막이 형성된 상기 제3 트렌치 내에 절연막을 매립하는 단계
    를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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