JP2014011389A - 半導体装置の製造方法及び半導体装置 - Google Patents

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Abstract

【課題】縦型トランジスタの安定した特性が得られる半導体装置の製造方法及び半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置の製造方法は、選択ゲートと選択ゲート上に設けられた絶縁層とを有する積層体を貫通するホールの側壁に第１の絶縁膜を形成する工程と、第１の絶縁膜の側壁にチャネルボディを形成する工程を備えている。また、前記半導体装置の製造方法は、選択ゲートにおける絶縁層側の端部近傍でホールを閉塞しつつ、選択ゲートより上のホール内に空隙を残してチャネルボディの側壁に設けられ、ホールを閉塞する底部よりも、空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜を形成する工程を備えている。
【選択図】図４

Description

本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
メモリセルにおけるコントロールゲートとして機能する導電層と、絶縁層とが交互に複数積層された積層体にメモリホールが形成され、そのメモリホールの側壁に電荷蓄積膜を介してチャネルとなるシリコンボディが設けられた３次元構造のメモリデバイスが提案されている。
そのような３次元積層メモリでは、メモリセルの上方に設けられた縦型トランジスタの制御により、チャネルボディの電位が制御される。
特開２０１０−２２５９４６号公報
本発明の実施形態は、縦型トランジスタの安定した特性が得られる半導体装置の製造方法及び半導体装置を提供する。
実施形態によれば、半導体装置の製造方法は、基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記積層体を貫通するホールを形成する工程を備えている。前記ホールの側壁に第１の絶縁膜を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記第１の絶縁膜の側壁に、チャネルボディを形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられ、前記ホールを閉塞する底部よりも、前記空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜を形成する工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記空隙に半導体膜を埋め込む工程を備えている。また、実施形態によれば、半導体装置の製造方法は、前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程を備えている。
実施形態の半導体装置の模式断面図。 実施形態の半導体装置の模式斜視図。 実施形態の半導体装置の一部の模式拡大断面図。 実施形態の半導体装置の一部の模式拡大断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の製造方法を示す模式断面図。 実施形態の半導体装置の他の製造方法を示す模式断面図。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
図１は実施形態の半導体装置におけるメモリセルアレイ１の模式断面図であり、図２はメモリセルアレイ１の模式斜視図である。なお、図２においては、図を見易くするために、絶縁部分については図示を省略している。
図２において、ＸＹＺ直交座標系を導入する。基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向（第１の方向）及びＹ方向（第２の方向）とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向（第３の方向または積層方向）とする。図１は、図２におけるＸＺ面に平行な断面を表す。
メモリセルアレイ１は複数のメモリストリングＭＳを有する。１つのメモリストリングＭＳは、Ｚ方向に延びる一対の柱状部ＣＬと、一対の柱状部ＣＬのそれぞれの下端を連結する連結部ＪＰとを有するＵ字状に形成されている。
図３は、メモリストリングＭＳにおける柱状部ＣＬの拡大断面図である。
図１に示すように、基板１０上には、絶縁層４０を介してバックゲートＢＧが設けられている。バックゲートＢＧは、導電膜であり、例えば不純物が添加されたシリコン膜である。
バックゲートＢＧ上には、絶縁層４１が設けられている。絶縁層４１上には、導電層ＷＬと絶縁層４２とが交互に複数積層されている。図１及び２では、例えば４層の導電層ＷＬが図示されているが、導電層の層数は任意である。
導電層ＷＬは、不純物として例えばボロンが添加された多結晶シリコン膜であり、メモリセルのゲート電極として機能するのに十分な導電性を有する。
絶縁層４０〜４２は、例えばシリコン酸化物を主に含む膜である。あるいは、絶縁層４０〜４２として、シリコン窒化物を主に含む膜を用いてもよい。
Ｕ字状のメモリストリングＭＳにおける一対の柱状部ＣＬの一方の上端部にはドレイン側選択ゲートＳＧＤが設けられ、他方の上端部にはソース側選択ゲートＳＧＳが設けられている。ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、最上層の導電層ＷＬ上に絶縁層４２を介して設けられている。
なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別せずに、単に選択ゲートＳＧと総称する場合もある。
ドレイン側選択ゲートＳＧＤ及びソース側選択ゲートＳＧＳは、導電層ＷＬと同様に、不純物として例えばボロンが添加された多結晶シリコン膜であり、選択トランジスタのゲート電極として機能するのに十分な導電性を有する。ドレイン側選択ゲートＳＧＤの厚さ及びソース側選択ゲートＳＧＳの厚さは、導電層ＷＬの各々の厚さよりも厚い。
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳは、図１に示す絶縁膜６２によって、Ｘ方向に分断されている。ドレイン側選択ゲートＳＧＤの下に積層された導電層ＷＬと、ソース側選択ゲートＳＧＳの下に積層された導電層ＷＬも、絶縁膜６２によってＸ方向に分断されている。Ｘ方向で隣り合うメモリストリングＭＳ間の積層体も、絶縁膜６２によってＸ方向に分断されている。
ソース側選択ゲートＳＧＳ上には、図１に示す絶縁層４３を介して、図２に示すソース線ＳＬが設けられている。ソース線ＳＬは、例えば金属膜である。ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、絶縁層４３を介して、複数本の金属配線であるビット線ＢＬが設けられている。各ビット線ＢＬはＸ方向に延在している。
メモリストリングＭＳは、バックゲートＢＧ、複数の導電層ＷＬ、絶縁層４１〜４３、ドレイン側選択ゲートＳＧＤおよびソース側選択ゲートＳＧＳを含む積層体に形成されたＵ字状のメモリホール内に設けられたチャネルボディ２０を有する。
チャネルボディ２０は、Ｕ字状のメモリホール内に、メモリ膜３０を介して設けられている。チャネルボディ２０は、例えばノンドープシリコン膜である。ここで、ノンドープとは、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないことを表す。
メモリ膜３０は、図３に示すように、メモリホールＭＨの側壁とチャネルボディ２０との間に設けられている。メモリホールＭＨの中心軸側には空洞部が残され、チャネルボディ２０はその空洞部を筒状に囲んでいる。あるいは、メモリホールＭＨ内のすべてをチャネルボディ２０で埋めてもよく、あるいはチャネルボディ２０内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
メモリ膜３０は、ブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを有する。各導電層ＷＬとチャネルボディ２０との間に、導電層ＷＬ側から順にブロック膜３１、電荷蓄積膜３２、およびトンネル膜３３が設けられている。ブロック膜３１は各導電層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
チャネルボディ２０はメモリセルにおけるチャネルとして機能し、導電層ＷＬはメモリセルのコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
実施形態の半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。
ドレイン側選択ゲートＳＧＤ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ドレイン側選択トランジスタＳＴＤ（図２に示す）を構成する。ドレイン側選択ゲートＳＧＤの上方で、チャネルボディ２０はビット線ＢＬと電気的に接続されている。
ソース側選択ゲートＳＧＳ、チャネルボディ２０及びそれらの間のメモリ膜３０は、ソース側選択トランジスタＳＴＳ（図２に示す）を構成する。ソース側選択ゲートＳＧＳの上方で、チャネルボディ２０はソース線ＳＬと電気的に接続されている。
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別せずに、単に選択トランジスタＳＴと総称する場合もある。
バックゲートＢＧ、バックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴ（図２に示す）を構成する。
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各導電層ＷＬをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
図４は、選択ゲートＳＧおよびその上の絶縁層４３を含む積層体の拡大模式断面図である。
後述するように、前述した積層体にはその積層体を貫通するホール６５が形成される。ホール６５を形成した後、後述するように、ホール６５における絶縁層４３に囲まれた部分の孔径は広げられる。これにより、選択ゲートＳＧの上端と絶縁層４３の側壁との間に段差６８が形成される。
ホール６５の側壁には、第１の絶縁膜としてメモリ膜３０が設けられている。選択ゲートＳＧ間のメモリ膜３０は、選択トランジスタＳＴのゲート絶縁膜として機能する。メモリ膜３０の側壁には、チャネルボディ２０が設けられている。
チャネルボディ２０の側壁には、第２の絶縁膜としてコア絶縁膜７１が設けられている。コア絶縁膜７１は、例えばシリコン酸化膜である。コア絶縁膜７１は、選択ゲートＳＧにおける絶縁層４３側の端部（図において上端部）近傍でホール６５を閉塞している。すなわち、コア絶縁膜７１は、選択ゲートＳＧにおける絶縁層４３側の端部近傍でホール６５を閉塞する底部７１ａを有する。
その底部７１ａより上のホール６５内におけるコア絶縁膜７１の内側に半導体膜７５が設けられている。半導体膜７５は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まないノンドープシリコン膜である。
半導体膜７５は、選択ゲートＳＧより上のホール６５内におけるコア絶縁膜７１の側壁部７１ｂの内側に設けられている。コア絶縁膜７１の側壁部７１ｂは、ホール６５を閉塞する底部７１ａより上でチャネルボディ２０の側壁に接して設けられ、半導体膜７５の周囲を囲んでいる。コア絶縁膜７１において、側壁部７１ｂの膜厚は、底部７１ａの膜厚よりも薄い。
半導体膜７５上およびコア絶縁膜７１の側壁部７１ｂの上端上には、導電膜７７が設けられている。導電膜７７は、半導体膜７５より上のホール６５内のチャネルボディ２０の内側に設けられ、チャネルボディ２０の側壁に接している。導電膜７７は、不純物として例えばリン（Ｐ）がドープされたシリコン膜である。
チャネルボディ２０における導電膜７７と接する部分には、後述するように、不純物が注入され、導電性が付与されている。導電膜７７上には、図１１（ｃ）に示すように配線ＷＲ（ビット線ＢＬまたはソース線ＳＬ）が設けられ、チャネルボディ２０は、導電膜７７を介して配線ＷＲと接続される。
実施形態の半導体装置において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。導電層ＷＬをコントロールゲートとするメモリセルを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルのしきい値電圧を低い側の状態に設定する動作である。
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、実施形態のような３次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
すなわち、選択ゲートＳＧの上端部近傍（段差６８近傍）のチャネルボディ２０には、後述するように高濃度に不純物が添加され、その不純物拡散領域に高電圧を印加することで、選択ゲートＳＧと不純物拡散領域との間に形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ２０に供給することでチャネル電位を上昇させる。導電層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と導電層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
次に、図５（ａ）〜図１１（ｃ）を参照して、実施形態の半導体装置の製造方法について説明する。
図５（ａ）に示すように、基板１０上には、絶縁層（例えば酸化シリコン）４０を介してバックゲートＢＧが形成される。バックゲートＢＧは、ボロン（Ｂ）が添加された多結晶シリコン膜である。なお、図５（ｂ）以降の図では、基板１０及び絶縁層４０の図示を省略している。
バックゲートＢＧには、図示しないマスクを用いたエッチングにより、図５（ｂ）に示すように、複数の溝１１が形成される。
溝１１内には、図５（ｃ）に示すように、犠牲膜１２が埋め込まれる。犠牲膜１２は、ノンドープシリコン膜である。
溝１１と溝１１との間のバックゲートＢＧの凸部上面は露出される。バックゲートＢＧの凸部上面と犠牲膜１２の上面とは、面一な平坦面である。その平坦面上には、図６（ａ）に示すように、絶縁層４１が形成される。絶縁層４１は、バックゲートＢＧと、最下層の導電層ＷＬとの間の耐圧確保に十分な膜厚を有する。
絶縁層４１上には、導電層ＷＬと、ノンドープシリコン膜５１が交互に複数積層される。導電層ＷＬは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。ノンドープシリコン膜５１は、シリコン膜に導電性を付与する不純物が意図的に添加されておらず、成膜時の原料ガスに起因する元素以外には実質的に不純物を含まない。
ノンドープシリコン膜５１は、後述する工程で最終的には図１に示す絶縁層４２に置き換えられる。そのノンドープシリコン膜５１は、各導電層ＷＬ間の耐圧確保に十分な膜厚を有する。
さらに、最上層のノンドープシリコン膜５１上には、ドレイン側選択ゲートＳＧＤまたはソース側選択ゲートＳＧＳとなる選択ゲートＳＧが形成され、選択ゲートＳＧ上には絶縁層４３が形成される。選択ゲートＳＧは、不純物として例えばボロン（Ｂ）が添加された多結晶シリコン膜である。
バックゲートＢＧおよびバックゲートＢＧ上の上記積層体は、例えばＣＶＤ（Chemical Vapor Deposition）法で形成される。
図６（ａ）に示す積層体を形成した後、フォトリソグラフィとエッチングにより、図６（ｂ）に示すように、積層体を分断し絶縁層４１に達する複数の溝６１を形成する。溝６１は、犠牲膜１２上、および隣り合う犠牲膜１２と犠牲膜１２との間の上で、上記積層体を図１におけるＸ方向に分断する。
溝６１内には、図７（ａ）に示すように、絶縁膜６２が埋め込まれる。絶縁膜６２は、例えばシリコン酸化膜あるいはシリコン窒化膜である。
絶縁膜６２は絶縁層４３上にも堆積されるが、絶縁層４３上の絶縁膜６２は除去され、絶縁層４３は露出される。絶縁層４３の上面及び絶縁膜６２の上面は、面一に平坦化される。
絶縁膜６２を形成した後、図７（ｂ）に示すように、上記積層体に、複数のホール６５を形成する。ホール６５は、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。
絶縁層４１と絶縁層４３との間の積層体は、すべてシリコン膜であるので、ＲＩＥの条件設定およびホール６５の形状制御性が容易である。
ホール６５のボトムは犠牲膜１２に達し、ホール６５のボトムに犠牲膜１２が露出する。１つの犠牲膜１２上には、絶縁膜６２を挟むように、一対のホール６５が形成される。また、ホール６５の側壁には、導電層ＷＬおよびノンドープシリコン膜５１が露出する。
ホール６５を形成した後、例えばウェットエッチングにより、犠牲膜１２及びノンドープシリコン膜５１を除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ薬液を用いる。このウェットエッチング後の状態を、図８（ａ）に示す。
アルカリ薬液に対するシリコン膜のエッチングレートは、シリコン膜中にドープされたボロンの濃度に依存する。特に、ボロン濃度が１×１０２０（ｃｍ−３）以上になるとエッチングレートは急激に減少し、ボロン濃度が１×１０１９（ｃｍ−３）以下のときの数十分の一になる。
実施形態によれば、バックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧのボロン濃度は、１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）である。アルカリ薬液を使ったウェットエッチングにおいて、ボロン濃度が１×１０２１（ｃｍ−３）〜２×１０２１（ｃｍ−３）のシリコン膜の、ノンドープシリコン膜に対するエッチング選択比は、１／１０００〜１／１００である。
したがって、上記ウェットエッチングにより、ノンドープシリコン膜５１および同じくノンドープシリコン膜である犠牲膜１２は、ホール６５を通じて除去される。一方、バックゲートＢＧ、導電層ＷＬおよび選択ゲートＳＧは残される。
犠牲膜１２の除去により、先の工程でバックゲートＢＧに形成された溝１１が現れる。一対のホール６５のそれぞれのボトムが１つの共通の溝１１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
ノンドープシリコン膜５１の除去により、導電層ＷＬ間に空隙６３が形成される。空隙６３は、メモリホールＭＨとつながっている。
導電層ＷＬ及び選択ゲートＳＧは、絶縁膜６２によって支えられ、空隙６３を隔てて導電層ＷＬ及び選択ゲートＳＧが積層された状態が保持される。
上記ウェットエッチングの後、図８（ｂ）に示すように、メモリホールＭＨの側壁にメモリ膜３０を形成するとともに、空隙６３に絶縁層４２を形成する。
メモリ膜３０は、図３を参照して前述したように、メモリホールＭＨの側壁側から順に積層されたブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む。メモリホールＭＨの側壁へのメモリ膜３０の形成と同時に空隙６３にも絶縁層４２が形成される。したがって、絶縁層４２は、メモリ膜３０の一部である少なくともブロック膜３１を含む。
空隙６３の高さや、メモリ膜３０を構成する各膜の膜厚に応じて、空隙６３がブロック膜３１のみで埋まる場合もあるし、空隙６３にブロック膜３１と電荷蓄積膜３２を含む積層膜、あるいはブロック膜３１と電荷蓄積膜３２とトンネル膜３３とを含む積層膜が絶縁膜４２として埋め込まれる場合もある。
その後、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ２０を形成する。
以上の説明では、メモリセルが形成される、導電層ＷＬを含む積層体についてのプロセスを中心に説明したが、次に、図９（ａ）〜図１１（ｃ）を参照して、選択ゲートＳＧおよびその上の絶縁層４３を含む積層体に対してのプロセスについて説明する。
図９（ａ）は、ホール６５が形成された後の、前述した図７（ｂ）に示す状態を表す。
ホール６５は、例えばＲＩＥ法で形成される。上記積層体が形成されたウェーハは、処理室内のウェーハ保持部に保持される。そして、処理室内に所望のガスが導入され、下部電極として機能するウェーハ保持部と、ウェーハ保持部に対向する上部電極との間に電力を印加し、処理室内に放電を生じさせる。
ホール６５を形成した後、フッ酸処理（ウェットエッチング）により、導電層ＷＬの側壁の自然酸化膜および選択ゲートＳＧの側壁の自然酸化膜を除去する。このフッ酸処理により、絶縁層（シリコン酸化膜）４３を貫通するホール６５の孔径が例えば５ｎｍほど広がり、図９（ｂ）に示すように、選択ゲートＳＧの上端と絶縁層４３の側壁との間に段差６８が形成される。
上記フッ酸処理の後、ホール６５の側壁にメモリ膜３０を形成し、さらにメモリ膜３０の側壁にチャネルボディ２０を形成する。メモリ膜３０およびチャネルボディ２０は、例えばＣＶＤ法で形成される。メモリ膜３０およびチャネルボディ２０は、絶縁層４３の上面上にも堆積する。
その後、ホール６５内にレジスト９１を埋め込んだ後、レジスト９１をＲＩＥ法でエッチバックする。レジスト９１は、選択ゲートＳＧの上端よりも下方の位置まで後退させられ、チャネルボディ２０の段差６８を被覆する部分が露出される。そして、イオン注入法により、チャネルボディ２０に対して、不純物として例えばヒ素（Ａｓ）を注入する。
チャネルボディ２０の、段差６８を被覆する部分は段差６８に沿うように形成され、ホール６５の中心軸側に出っ張っている。そのため、チャネルボディ２０において、ホール６５の中心軸に平行な側壁に対するよりも、段差６８を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ２０において、段差６８を被覆する部分は他の部分よりも高濃度に不純物を含む。これにより、前述したＧＩＤＬ電流を利用してチャネルボディ２０の電位をブーストすることが可能となる。
上記イオン注入の後、レジスト９１を除去してから、再度、ホール６５内にレジスト９２を埋め込み、そのレジスト９２を図９（ｃ）に示す位置までＲＩＥ法でエッチバックする。レジスト９２の上面高さは、図９（ｂ）の工程におけるレジスト９１の上面高さよりも高く、レジスト９２は、チャネルボディ２０が段差６８を被覆する部分を覆う。
そして、ホール６５の中心軸に対して例えば５度の傾きを持ったイオン注入法により、チャネルボディ２０における段差被覆部より上の側壁に、不純物として例えばヒ素（Ａｓ）を注入する。
上記チャネルボディ２０に対する不純物注入の後、レジスト９２を除去してから、熱処理（アニール）が行われる。
その後、再度、ホール６５内に図示しないレジストを埋め込み、絶縁層４３の上面上のメモリ膜３０およびチャネルボディ２０を除去する。
そして、ホール６５内におけるチャネルボディ２０の側壁に、図１０（ａ）に示すコア絶縁膜７１を形成する。コア絶縁膜７１は、プラズマＣＶＤ法、特にＨＤＰ（High Density Plasma）ＣＶＤ法により形成されたシリコン酸化膜である。この成膜方法による特性から、ホール６５の中心軸に沿った方向（縦方向）へのシリコン酸化膜の堆積量のほうが、ホール６５の直径方向（横方向）へのシリコン酸化膜の堆積量よりも多くなる。
したがって、チャネルボディ２０が段差６８を被覆する部分の上のコア絶縁膜７１の膜厚が、段差被覆部より上のチャネルボディ２０の側壁に形成されるコア絶縁膜７１の膜厚よりも厚くなる。
また、チャネルボディ２０が段差６８を被覆する部分は、ホール６５の中心軸側に出っ張るように形成され、その段差被覆部におけるホール６５の孔径は、段差被覆部より上のホール６５の孔径よりも狭くなっている。このことから、コア絶縁膜７１は、段差６８近傍でホール６５を閉塞する。
すなわち、コア絶縁膜７１は、ホール６５を閉塞する底部７１ａと、その底部７１ａより上でチャネルボディ２０の側壁に形成された側壁部７１ｂとを有し、側壁部７１ｂの膜厚のほうが底部７１ａの膜厚よりも薄くなっている。
側壁部７１ｂの内側のホール６５は閉塞されず、空隙６５ａが確保される。コア絶縁膜７１は、側壁部７１ｂの内側に空隙６５ａを残しつつ、選択ゲートＳＧにおける絶縁層４３側の端部近傍でホール６５を閉塞する。
コア絶縁膜７１がホール６５を閉塞する底部７１ａより下のホール６５内におけるチャネルボディ２０の側壁にもコア絶縁膜７１が形成される。選択ゲートＳＧを貫通するホール６５内のチャネルボディ２０の側壁に設けられたコア絶縁膜７１の内側には、空隙が残される。
コア絶縁膜７１を形成した後、図１０（ｂ）に示すように、コア絶縁膜７１の底部７１ａ上であって、側壁部７１ｂで囲まれた空隙６５ａ内に、半導体膜７５を例えばＣＶＤ法で埋め込む。半導体膜７５は、ノンドープシリコン膜である。
ホール６５は、選択ゲートＳＧにおける絶縁層４３側の端部近傍で、コア絶縁膜７１の底部７１ａによって閉塞されているため、選択ゲートＳＧ内のホール６５内に半導体膜７５が入り込まない。
また、コア絶縁膜７１における底部７１ａより上の側壁部７１ｂの膜厚は、底部７１ａの膜厚よりも薄いため、空隙６５ａへの半導体膜７５の埋め込み性を妨げない。さらに、ノンドープシリコン膜は、不純物をドープしたシリコン膜よりも、ホールや空隙内への埋め込み性に優れる。
半導体膜７５を形成した後、半導体膜７５の全面をＲＩＥ法でエッチバックし、半導体膜７５の上面を、図１０（ｃ）に示すように、空隙６５ａ内における所望の高さまで後退させる。
半導体膜７５は、シリコン酸化膜であるコア絶縁膜７１に対して選択比をもってエッチングされ、半導体膜７５の上のホール６５の側壁にはコア絶縁膜７１の側壁部７１ｂが露出する。その側壁部７１ｂは、例えばフッ酸処理（ウェットエッチング）により、除去される。また、絶縁層４３の上面上に堆積していたコア絶縁膜７１も除去される。
これにより、図１１（ａ）に示すように、半導体膜７５の上のホール６５の側壁にチャネルボディ２０が露出する。このチャネルボディ２０の露出した部分には、図９（ｃ）に示す前述したイオン注入で不純物が導入されている。
半導体膜７５上のホール６５内には、例えばＣＶＤ法により導電膜７７が埋め込まれる。導電膜７７は、不純物として例えばリンがドープされたシリコン膜である。導電膜７７を形成した後、導電膜７７をＲＩＥ法でエッチバックして、導電膜７７の上面を、図１１（ｂ）に示すように、ホール６５内における所望の高さまで後退させる。
その後、ビット線ＢＬまたはソース線ＳＬとなる配線ＷＲを、図１１（ｃ）に示すように、導電膜７７上および絶縁層４３に形成する。これにより、チャネルボディ２０は、導電膜７７を通じて、配線ＷＲと接続される。
以上説明した実施形態によれば、図１１（ｃ）および図４に示すように、選択ゲートＳＧ上のホール６５内におけるチャネルボディ２０の内側に、コア絶縁膜７１と半導体膜７５とからなるコア材が設けられ、そのコア材の上に、チャネルボディ２０と配線（ビット線ＢＬまたはソース線ＳＬ）との接続を担う導電膜７７が設けられている。導電膜７７を設ける位置が、コア材によって決められている。
このような構造を形成するにあたって、コア絶縁膜７１の膜厚が薄いと、半導体膜７５が選択ゲートＳＧ内のホール６５に入り込み、選択トランジスタＳＴの閾値を低下させてしまう懸念がある。
これを防ぐためには、例えばコア絶縁膜７１を厚くすることが考えられるが、コア絶縁膜７１の膜厚の増大は、半導体膜７５を埋め込む空隙６５ａのアスペクト比の増大をまねき、半導体膜７５の埋め込み性の低下が懸念される。
半導体膜７５の埋め込み性が悪いと、半導体膜７５内にシームやボイドが生じやすく、それらシームやボイドの存在は、半導体膜７５のエッチバックの制御性を悪化させる。半導体膜７５に対するエッチングがシームやボイドにまで達してしまうとそれらが拡がり、そこに導電膜７７が入り込みやすくなり、選択トランジスタＳＴの閾値変動や耐圧不良を起こす原因となり得る。
本実施形態では、前述したように、ホール６５の縦方向に堆積する膜の成膜レートの方が、横方向に堆積する膜の成膜レートよりも高くなる成膜方法でコア絶縁膜７１を形成している。これにより、側壁部７１ｂよりも膜厚の厚い底部７１ａで確実にホール６５を閉塞しつつ、側壁部７１ｂの膜厚増大を抑えて、半導体膜７５が埋め込まれる空隙６５ａのアスペクト比の増大を抑えることができる。
すなわち、選択ゲートＳＧの上端部近傍でホール６５を閉塞させるようにコア絶縁膜７１を形成しつつ、その閉塞部より上の空隙６５ａの幅の狭まりを抑制して、半導体膜７５の埋め込み性を向上できる。この結果、導電膜７７を選択ゲートＳＧ上の所望の位置に精度良く形成することができ、選択トランジスタＳＴの安定した特性を実現することができる。
前述した図１１（ａ）に示すように、チャネルボディ２０の側壁を露出させるために、フッ酸処理（ウェットエッチング）で、コア絶縁膜７１の側壁部７１ｂの上部は除去される。コア絶縁膜７１の側壁部７１ｂの膜厚の増大を抑えることで、そのフッ酸処理の際のエッチング液が選択ゲートＳＧ側に侵入可能となる経路幅を小さくすることができる。これにより、コア絶縁膜７１によるホール６５の閉塞状態を安定して維持でき、半導体膜７５や導電膜７７が選択トランジスタＳＴのホール６５内に入り込むことを防ぐことができる。
図１２（ａ）は、コア絶縁膜７１の他の形成方法を示す。
図１２（ａ）に示すコア絶縁膜７１は、前述したプラズマＣＶＤ法に比べて底部７１ａと側壁部７１ｂとの間に膜厚差がつきにくいＡＬＤ（Atomic Layer Deposition）法で形成される。
コア絶縁膜７１を形成した後、コア絶縁膜７１の全面をＲＩＥ法でエッチバックし、図１２（ｂ）に示すように、選択ゲートＳＧ上端部近傍でホール６５を閉塞する底部７１ａを残しつつ、絶縁層４３の上端とチャネルボディ２０の側壁との角部を覆っていたコア絶縁膜７１の上部を除去する。
ＲＩＥの指向性のため、コア絶縁膜７１に対して、その上部の角部が落ちるようにエッチングが進み、側壁部７１ｂがテーパー形状にされる。すなわち、側壁部７１ｂで囲まれた空隙６５ａの孔径は底部７１ａ側よりも上部の開口端側で広くされる。このため、空隙６５ａへの半導体膜７５の埋め込み性に優れる。
空隙６５ａに半導体膜７５を埋め込んだ後、図１２（ｃ）に示すように、半導体膜７５は所望の位置までエッチバックされ、以降、前述した図１１（ａ）〜（ｃ）に示す工程が続けられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリセルアレイ、１０…基板、２０…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４０〜４３…絶縁層、６５…ホール、７１…コア絶縁膜、７５…半導体膜、７７…導電膜、ＳＧ…選択ゲート、ＷＬ…導電層

Claims (6)

  1. 基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
    前記積層体を貫通するホールを形成する工程と、
    前記ホールを形成した後、ウェットエッチングにより、前記ホールにおける前記絶縁層に囲まれた部分の孔径を広げ、前記選択ゲートの上端と前記絶縁層の側壁との間に段差を形成する工程と、
    前記ホールの側壁に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の側壁に、チャネルボディを形成する工程と、
    前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられ、前記ホールを閉塞する底部よりも、前記空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜をプラズマＣＶＤ（Chemical Vapor Deposition）法で形成する工程と、
    前記空隙に、ノンドープシリコン膜である半導体膜を埋め込む工程と、
    前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程と、
    を備えた半導体装置の製造方法。
  2. 基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
    前記積層体を貫通するホールを形成する工程と、
    前記ホールの側壁に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の側壁に、チャネルボディを形成する工程と、
    前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられ、前記ホールを閉塞する底部よりも、前記空隙を囲む側壁部のほうが膜厚が薄い第２の絶縁膜を形成する工程と、
    前記空隙に半導体膜を埋め込む工程と、
    前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程と、
    を備えた半導体装置の製造方法。
  3. 基板上に、選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体を形成する工程と、
    前記積層体を貫通するホールを形成する工程と、
    前記ホールの側壁に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の側壁に、チャネルボディを形成する工程と、
    前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞しつつ、前記選択ゲートより上の前記ホール内に空隙を残して前記チャネルボディの側壁に設けられた第２の絶縁膜を形成する工程と、
    前記第２の絶縁膜をエッチバックし、前記ホールを閉塞する底部を残しつつ、前記絶縁層の上端と前記チャネルボディの側壁との角部を覆う前記第２の絶縁膜の上部を除去する工程と、
    前記第２の絶縁膜のエッチバックの後、前記空隙に半導体膜を埋め込む工程と、
    前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接する導電膜を形成する工程と、
    を備えた半導体装置の製造方法。
  4. 前記第２の絶縁膜を、プラズマＣＶＤ（Chemical Vapor Deposition）法で形成する請求項２記載の半導体装置の製造方法。
  5. 前記半導体膜は、ノンドープシリコン膜である請求項２〜４のいずれか１つに記載の半導体装置の製造方法。
  6. 基板と、
    前記基板上に設けられた選択ゲートと、前記選択ゲート上に設けられた絶縁層とを有する積層体と、
    前記積層体を貫通するホールの側壁に設けられた第１の絶縁膜と、
    前記第１の絶縁膜の側壁に設けられたチャネルボディと、
    前記選択ゲートにおける前記絶縁層側の端部近傍で前記ホールを閉塞し、前記選択ゲートより上の前記チャネルボディの側壁に設けられた第２の絶縁膜と、
    前記選択ゲートより上の前記ホール内における前記第２の絶縁膜の内側に埋め込まれた半導体膜と、
    前記半導体膜上における前記ホール内の前記チャネルボディの内側に、前記チャネルボディに接して設けられた導電膜と、
    を備え、
    前記第２の絶縁膜は、前記ホールを閉塞する底部と、前記半導体膜の周囲を囲み、前記底部よりも膜厚が薄い側壁部とを有する半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160042379A (ko) * 2014-10-09 2016-04-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 연장된 연결부를 구비한 집적 회로
US9627400B2 (en) 2014-03-20 2017-04-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US9997526B2 (en) 2016-01-21 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10283647B2 (en) 2016-08-04 2019-05-07 Toshiba Memory Corporation Semiconductor device
KR20190097471A (ko) * 2018-02-12 2019-08-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
WO2019244373A1 (ja) * 2018-06-19 2019-12-26 キオクシア株式会社 メモリデバイス
US10903233B2 (en) 2018-09-05 2021-01-26 Toshiba Memory Corporation Semiconductor memory device and manufacturing method of semiconductor memory device
JP2022500854A (ja) * 2018-09-10 2022-01-04 ラム リサーチ コーポレーションLam Research Corporation 高アスペクト比パターニング及び縦方向スケーリングのための膜スタック簡素化
JP7555909B2 (ja) 2018-09-10 2024-09-25 ラム リサーチ コーポレーション 高アスペクト比パターニング及び縦方向スケーリングのための膜スタック簡素化

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015056444A (ja) * 2013-09-10 2015-03-23 株式会社東芝 不揮発性記憶装置およびその製造方法
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9136278B2 (en) * 2013-11-18 2015-09-15 Micron Technology, Inc. Methods of forming vertically-stacked memory cells
US9583505B2 (en) * 2014-06-05 2017-02-28 Kabushiki Kaisha Toshiba Non-volatile memory device
WO2016007141A1 (en) * 2014-07-08 2016-01-14 Intel Corporation Through-body via liner deposition
US9627391B2 (en) * 2014-07-10 2017-04-18 Kabushiki Kaisha Toshiba Non-volatile memory device
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
US9917096B2 (en) * 2014-09-10 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9761601B2 (en) 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US20170062467A1 (en) * 2015-08-24 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
CN106711149B (zh) * 2015-11-12 2019-07-12 旺宏电子股份有限公司 垂直通道结构
US9997536B2 (en) * 2016-03-10 2018-06-12 Toshiba Memory Corporation Semiconductor memory device
JP2021145031A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP2012023091A (ja) * 2010-07-12 2012-02-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2012069697A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5142692B2 (ja) 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
KR101482639B1 (ko) 2009-03-06 2015-01-22 삼성전자주식회사 비휘발성 메모리 소자
JP4897009B2 (ja) 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2011198806A (ja) 2010-03-17 2011-10-06 Toshiba Corp 半導体記憶装置及びその製造方法
JP2011198963A (ja) 2010-03-18 2011-10-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5072995B2 (ja) 2010-03-24 2012-11-14 株式会社東芝 不揮発性半導体記憶装置
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
JP5398766B2 (ja) * 2011-03-16 2014-01-29 株式会社東芝 半導体装置及びその製造方法
JP5543950B2 (ja) 2011-09-22 2014-07-09 株式会社東芝 不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080561A (ja) * 2008-09-25 2010-04-08 Toshiba Corp 不揮発性半導体記憶装置
JP2012023091A (ja) * 2010-07-12 2012-02-02 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
JP2012069697A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627400B2 (en) 2014-03-20 2017-04-18 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
KR20160042379A (ko) * 2014-10-09 2016-04-19 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 연장된 연결부를 구비한 집적 회로
KR101709012B1 (ko) 2014-10-09 2017-02-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 연장된 연결부를 구비한 집적 회로
US9806071B2 (en) 2014-10-09 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with elongated coupling
US9997526B2 (en) 2016-01-21 2018-06-12 Toshiba Memory Corporation Semiconductor device and method for manufacturing same
US10283647B2 (en) 2016-08-04 2019-05-07 Toshiba Memory Corporation Semiconductor device
KR20190097471A (ko) * 2018-02-12 2019-08-21 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102550588B1 (ko) * 2018-02-12 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
WO2019244373A1 (ja) * 2018-06-19 2019-12-26 キオクシア株式会社 メモリデバイス
US11950414B2 (en) 2018-06-19 2024-04-02 Kioxia Corporation Memory device
US10903233B2 (en) 2018-09-05 2021-01-26 Toshiba Memory Corporation Semiconductor memory device and manufacturing method of semiconductor memory device
JP2022500854A (ja) * 2018-09-10 2022-01-04 ラム リサーチ コーポレーションLam Research Corporation 高アスペクト比パターニング及び縦方向スケーリングのための膜スタック簡素化
US12080592B2 (en) 2018-09-10 2024-09-03 Lam Research Corporation Film stack simplification for high aspect ratio patterning and vertical scaling
JP7555909B2 (ja) 2018-09-10 2024-09-25 ラム リサーチ コーポレーション 高アスペクト比パターニング及び縦方向スケーリングのための膜スタック簡素化

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