KR20150047823A - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

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박진우
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Abstract

수직형 메모리 장치는 기판으로부터 기판 상면에 대해 수직한 제1 방향으로 연장되는 복수의 채널들 및 도체 패턴들을 포함한다. 채널들 및 도체 패턴들의 외측벽을 둘러싸며 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 복수의 게이트 전극들이 구비된다. 비트 라인은 채널들의 상부에 구비되어 채널들과 전기적으로 연결된다. 도전 라인은 도체 패턴들의 상부에 구비되어 도체 패턴들과 전기적으로 연결된다. 도체 패턴과 도전 라인의 배치를 최적화하여 수직형 메모리 장치의 집적도를 향상시킬 수 있다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 기판에 대해 수직한 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
최근, 메모리 장치의 고집적화를 위해 기판 표면으로부터 수직하게 메모리 셀들과 절연막들이 적층되는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 기판 상면에서 수직하게 돌출된 기둥 또는 실린더 형상의 채널이 구비되며 상기 채널에 접하는 복수의 게이트 구조물들 및 절연막들이 적층된다.
상기 수직형 메모리 장치에서의 집적도를 보다 향상시키기 위해 상기 채널들의 밀집도를 향상시킬 필요가 있다.
본 발명의 일 목적은 고 집적도를 갖는 수직형 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 고 집적도를 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판으로부터 상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 복수의 채널들 및 도체 패턴들을 포함한다. 상기 채널들 및 상기 도체 패턴들의 외측벽을 둘러싸며 상기 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 복수의 게이트 전극들이 구비된다. 비트 라인은 상기 채널들의 상부에서 상기 채널들과 전기적으로 연결된다. 도전 라인은 상기 도체 패턴들의 상부에서 상기 도체 패턴들과 전기적으로 연결된다.
예시적인 실시예들에 있어서, 상기 도전 라인은 공통 소스 라인(CSL)으로 제공되며 상기 도체 패턴은 CSL 콘택으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 도체 패턴과 접하는 상기 기판 상부에 형성되는 불순물 영역을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 하나의 상기 도체 패턴 주위로 복수의 상기 채널들이 배치되어 셀 스트링 블록을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 수직형 메모리 장치는 상기 채널 및 상기 게이트 전극들 사이에 구비되며, 상기 기판으로부터 상기 제1 방향으로 연장되는 유전막 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 및 상기 도전 라인은 서로 다른 레벨에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 비트 라인 및 상기 도전 라인은 서로 다른 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 도전 라인은 상기 비트 라인과 동일한 레벨에 위치하는 제1 도전 라인 및 상기 비트 라인과 서로 다른 레벨에 위치하는 제2 도전 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 도전 라인은 상기 비트 라인과 동일한 방향으로 연장되며, 상기 제2 도전 라인은 상기 비트 라인과 서로 다른 방향으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극들은 상기 제1 방향을 따라 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함할 수 있다. 상기 수직형 메모리 장치는 상기 SSL의 일부 영역을 절단하는 분리막 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 분리막 패턴은 절단된 상기 SSL과 인접하는 채널 상부를 함께 절단할 수 있다.
예시적인 실시예들에 있어서, 상기 도전 라인 및 상기 도체 패턴은 동일한 금속 물질을 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 의한 수직형 메모리 장치의 제조 방법에 따르면, 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 적층한다. 상기 층간 절연막 및 상기 희생막을 관통하여 상기 기판 상면을 노출시키는 제1 홀들을 형성한다. 상기 제1 홀 내벽 및 상기 노출된 기판 상면 상에 채널을 형성한다. 상기 층간 절연막 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키며 각각 복수의 상기 제1 홀들로 둘러싸인 제2 홀들을 형성한다. 상기 희생막들을 제거한다. 상기 희생막들이 제거된 공간에 게이트 전극들을 형성한다. 상기 제2 홀 내벽 및 상기 노출된 기판 상면 상에 CSL 콘택을 형성한다. 상기 채널들 및 상기 CSL 콘택들과 각각 전기적으로 연결되는 비트 라인 및 CSL 라인을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 홀 및 상기 제2 홀은 동시에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 희생막들을 제거하기 전에 상부의 층간 절연막 및 희생막들을 일부 관통하는 분리막 패턴을 형성할 수 있다. 상기 분리막 패턴에 의해 상기 게이트 전극들 중 상부에 형성된 일부 게이트 전극이 절단될 수 있다.
그러나, 본 발명이 해결하고자 하는 과제는 상술한 과제들에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 바와 같이, 본 발명의 실시예들에 따른 수직형 메모리 장치는 채널과 실질적으로 동일하거나 유사한 형상의 도체 패턴을 포함한다. 상기 도체 패턴은 수직형 메모리 장치의 상부에 배치된 도전 라인과 연계되어 공통 소스 라인 콘택으로 기능할 수 있다. 따라서, 상기 공통 소스 라인 형성을 위해 워드 라인 및/또는 층간 절연막 등을 절단하는 별도의 트렌치 또는 개구부 형성이 필요하지 않으므로 상기 채널이 형성될 수 있는 공간을 추가로 확보할 수 있다.
또한, 상기 도체 패턴은 상기 채널과 실질적으로 동일하거나 유사한 공정에 의해 형성될 수 있으므로, 공정 및 설계의 용이성을 향상시킬 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다.
도 2a는 도 1에 도시된 수직형 메모리 장치의 평면도이다.
도 2b는 도 2a에 도시된 수직형 메모리 장치의 I-I'라인을 따라 절단된 단면도이다.
도 3은 비교예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다.
도 4 내지 도 17은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 18 내지 도 21은 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 22a 내지 도 22c는 예시적인 실시예들에 따른 수직형 메모리 장치들 및 이의 제조방법들을 설명하기 위한 단면도들이다.
도 23a 및 도 23b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다.
도 24 내지 도 27은 도 23a 및 도 23b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 28은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이다. 한편, 도 2a는 도 1에 도시된 수직형 메모리 장치의 평면도이며, 도 2b는 도 2a에 도시된 수직형 메모리 장치를 I-I'라인을 따라 제1 방향으로 절단한 단면도이다.
설명의 편의를 위해 도 1 및 도 2a에서는 상기 수직형 메모리 장치의 모든 구성을 도시하지는 않았으며, 일부 구성만을 도시하고 있다. 예를 들면, 기판, 채널, 게이트 전극, 패드, 도체 패턴, 비트라인 콘택 및 비트 라인 등의 도전성 구조물 등을 도시하고 있다.
한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향을 각각 제2 방향 및 제3 방향으로 정의한다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 및 도 2a를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 상기 제1 방향으로 돌출되어 연장하는 복수의 채널들(140) 및 도체 패턴들(177)을 포함한다. 채널(140) 및 도체 패턴(177)의 외측벽 상에는 채널(140) 및 도체 패턴(177) 일부를 둘러싸면서 상기 제1 방향으로 반복 적층되는 게이트 전극들(170)이 배치된다. 채널(140) 상부에는 패드(150)가 구비되며, 패드(150)와 접촉하는 비트 라인 콘택(185) 및 상기 비트 라인 콘택(185)과 전기적으로 연결되는 비트 라인(190)이 상기 수직형 메모리 장치의 상부에 배치될 수 있다. 한편, 상기 수직형 메모리 장치는 도체 패턴들(177)을 전기적으로 연결하는 도전 라인(192)을 포함할 수 있다. 도전 라인(192)은 상기 수직형 메모리 장치의 상부에 배치되어, 비트 라인(190)과 동일한 방향으로 연장될 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
채널(140)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 채널(140)은 기판(100) 상면에 평행한 상기 제2 방향을 따라 복수 개로 형성되어 채널 열(channel row)을 형성하며, 상기 채널 열이 상기 제 2방향에 수직한 상기 제3 방향을 따라 복수 개로 배치되어 채널 어레이(channel array)를 형성할 수 있다. 채널(140)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
채널(140) 내부 공간에는 필라(pillar) 형상 혹은 속이 찬 원기둥 형상을 갖는 매립막 패턴(143)이 구비될 수 있다. 매립막 패턴(143)은 산화물과 같은 절연물질을 포함할 수 있다.
일 실시예에 따르면, 채널(140)은 필라 형상 혹은 속이 찬 원기둥 형상을 가질 수도 있다. 이 경우, 매립막 패턴(143)은 생략될 수 있다.
도 2b를 참조하면, 채널(140)의 외측벽에는 유전막 구조물(130)이 형성될 수 있다. 유전막 구조물(130)은 저면 중앙부가 개방된 컵 형상을 가질 수 있다.
유전막 구조물(130)은 복수의 층들이 적층된 다층막 구조를 가질 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(130)은 채널(140)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막 패턴, 전하 저장막 패턴 및 제1 블로킹막 패턴을 포함할 수 있다. 일 실시예에 있어서, 제1 블로킹막 패턴은 생략될 수도 있다.
상기 제1 블로킹막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막 패턴은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막 패턴은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 예시적인 실시예들에 따르면, 유전막 구조물(130)은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 구조를 가질 수 있다.
패드(150)는 매립막 패턴(143), 채널(140) 및 유전막 구조물(130) 상에 형성되어 비트 라인 콘택(185)을 통해 비트 라인(190)과 전기적으로 연결된다. 패드(150)는 채널(140) 내로 전하가 이동하도록 하는 소스/드레인 역할을 수행할 수 있다. 패드(150)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있으며, 인(P), 비소(As) 등과 같은 n형 불순물을 더 포함할 수도 있다.
도체 패턴(177)은 필라 형성 혹은 속이 찬 원기둥 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 도체 패턴(177)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
도 2b에 도시된 바와 같이, 도체 패턴(177)의 외측벽에는 절연막 패턴(175)이 형성될 수 있다. 절연막 패턴(175)은 도체 패턴(177)의 상기 외측벽을 둘러싸며, 저면 중앙부가 개방된 컵 형상을 가질 수 있다. 예시적인 실시예들에 따르면, 절연막 패턴(175)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다.
도체 패턴(177)은 상기 수직형 메모리 장치의 공통 소스 라인(Common Source Line: CSL) 또는 CSL 콘택으로 기능할 수 있다. 하나의 도체 패턴(177)이 소스 영역으로 작용하는 범위를 고려하여 하나의 도체 패턴(177) 주위로 배치되는 채널들(140)의 개수를 결정할 수 있다. 예시적인 실시예들에 따르면, 도 2a에 도시된 바와 같이, 하나의 도체 패턴(177)과 그 주위의 6개의 채널들(140)이 배치되어 하나의 셀 스트링 블록(cell string block)을 형성할 수 있다. 이 경우, 채널들(140)은 도체 패턴(177) 주위로 육각형의 어레이를 형성할 수 있다.
상기 셀 스트링 블록에 포함되는 채널(140)의 개수는 상기 수직형 메모리 장치의 집적도를 고려하여 조절될 수 있다. 예를 들어, 상기 셀 스트링 블록은 중앙부에 배치된 도체 패턴(177)과 도체 패턴(177) 주위로 8개, 12개, 15개 혹은 24개의 채널들(140)이 배치될 수 있다. 상기 셀 스트링 블록에 포함되는 채널들(140)의 수가 증가할수록 도체 패턴(177)의 개수 대비 채널들(140)의 개수의 비율이 증가할 수 있다. 상기 비율이 증가할수록 기판의 단위 면적당 수용되는 채널들(140)의 수가 증가하여 메모리 셀들의 밀집도 또는 집적도가 증가할 수 있다.
예시적인 실시예들에 따르면, 도체 패턴(177)과 채널(140)은 동일한 지름 또는 너비를 가질 수 있다. 이와는 달리, 도체 패턴(177)과 채널(140)은 서로 다른 지름 또는 너비를 가질 수 있다. 예를 들면, 도체 패턴(177)은 채널(140) 보다 더 큰 지름 또는 너비를 가질 수 있다. 도체 패턴(177)의 지름 또는 너비가 증가할수록 도체 패턴(177)이 소스 영역으로 기능할 수 있는 거리가 증가하므로 상기 셀 스트링 블록에 포함될 수 있는 채널들(140)의 수가 증가할 수 있다. 그러나, 도체 패턴(177)의 지름 또는 너비가 증가하면 많은 단면적을 차지하므로 채널(140)이 형성될 수 있는 공간이 줄어들 수 있다. 따라서, 상술한 트레이드 오프(trade off) 관계를 고려하여 도체 패턴(177) 및 채널(140)의 사이즈 및 배치를 결정할 수 있다.
도 2b에 도시된 바와 같이, 도체 패턴(177)과 접촉하는 기판(100) 상부에는 불순물 영역(101)이 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(101)은 인, 비소 등과 같은 n형 불순물을 포함할 수 있다. 이 경우, 불순물 영역(101)은 기판(100) 상에 형성된 독립된 복수의 섬 형상을 가질 수 있으며, 도체 패턴(177)은 불순물 영역(101)과 접촉하는 CSL 콘택으로 제공될 수 있다. 도시되지는 않았지만, 불순물 영역(101) 상에는, 예를 들어 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수도 있다.
게이트 전극들(170)은 유전막 구조물(130)의 외측벽 상에 형성되어 상기 제1 방향을 따라 서로 이격되도록 배치된다. 예시적인 실시예들에 따르면, 각 게이트 전극(170)은 채널(140)을 둘러싸면서 상기 제2 방향 및 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(170)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극(170)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 포함할 수 있다. 일 실시예에 따르면, 게이트 전극(170)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막 구조를 가질 수 있다.
최하부에 형성되는 두 개의 게이트 전극들(170a, 170b)은 그라운드 선택 라인(Ground Selection Line: GSL)으로 기능할 수 있으며, 상기 GSL 상의 4개의 게이트 전극들(170c, 170d, 170e, 170f)은 워드 라인(Word Line)으로 기능할 수 있다. 또한 상기 워드 라인들 상의 2개의 게이트 전극들(170g, 170h)은 스트링 선택 라인(String Selection Line: SSL)으로 기능할 수 있다.
전술한 바와 같이, 상기 GSL, 상기 워드 라인 및 상기 SSL이 각각 2개 층, 4개 층 및 2개 층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 GSL 및 상기 SSL은 각각 1개 층을 포함하고, 상기 워드 라인은 2개, 8개 혹은 16개 층 구조를 가질 수도 있다.
상기 제1 방향을 따라 인접하는 게이트 전극들(170) 사이에는 층간 절연막들(102)이 구비될 수 있다. 층간 절연막들(102)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 포함할 수 있다. 층간 절연막들(102)에 의해 하나의 셀 스트링에 포함되는 게이트 전극들(107)이 서로 절연될 수 있다.
일 실시예에 있어서, 도 2b에 도시된 바와 같이 층간 절연막들(102)의 상면과 하면 및 유전막 구조물(130)의 측벽을 따라 제2 블로킹막(160)이 구비될 수 있다. 제2 블로킹막(160)은 실리콘 산화물 혹은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 제2 블로킹막(160)은 실리콘 산화막 및 금속 산화막이 적층된 다층막 구조를 가질 수도 있다.
인접하는 일부의 상기 채널 열들 사이에는 분리 영역(125)이 제공되어 일부 게이트 전극들(170)을 상기 제2 방향을 따라 단절시킬 수 있다. 예시적인 실시예들에 따르면, 분리 영역(125)은 SSL 컷(cut) 영역으로 제공될 수 있다. 이 경우, 도 1에 도시된 바와 같이 게이트 전극들(170) 중에서 SSL로 제공되는 상측의 2개의 게이트 전극들이 분리 영역(125)에 의해 단절될 수 있다.
도 2b에 도시된 바와 같이, 분리 영역(125) 내부에는 분리막 패턴(127)이 형성될 수 있다. 예시적인 실시예들에 따르면, 분리막 패턴(127)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
최상층의 층간 절연막(102j), 패드(150), 도체 패턴(177) 및 절연막 패턴(175)상에는 상부 절연막(180)이 형성되며, 상부 절연막(180)을 관통하며 패드(150)와 접촉하는 비트 라인 콘택(185)이 구비될 수 있다. 또한, 상부 절연막(180)을 관통하여 도체 패턴(177)과 접촉하는 도전 라인 콘택(187)이 구비될 수 있다.
상부 절연막(180) 상에는 비트 라인 콘택(185)과 접촉하는 비트 라인(190) 및 도전 라인 콘택(187)과 접촉하는 도전 라인(192)이 구비된다. 예시적인 실시예들에 따르면, 비트 라인 콘택(185) 및 도전 라인 콘택(187)은 각각 채널(140) 및 도체 패턴(177)이 형성된 위치에 대응하여 어레이를 형성할 수 있다.
예시적인 실시예들에 따르면, 도전 라인(192), 도전 라인 콘택(187) 및 도체 패턴(177)은 모두 동일한 물질, 예를 들면 동일한 금속을 포함할 수 있다. 따라서, 도전 라인(192), 도전 라인 콘택(187) 및 도체 패턴(177)들 사이의 저항을 최소화함으로써 구동 전류를 증가시킬 수 있다.
비트 라인(190) 및 도전 라인(192)은 동일한 방향으로 연장되도록 형성될 수 있다. 도 2a에서는 비트 라인(190) 및 도전 라인(192)이 상기 제3 방향을 따라 연장되며, 상기 제2 방향을 따라 복수로 배치되는 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 비트 라인(190) 및 도전 라인(192)은 상기 제2 방향 및 상기 제3 방향에 소정의 각도로 경사진 방향으로 연장될 수도 있다.
상부 절연막(185)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있으며, 비트 라인 콘택(185), 비트 라인(190), 도전 라인 콘택(187) 및 도전 라인(192)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 도전 라인(192)은 상기 수직형 메모리 장치의 CSL로 제공될 수 있다. 이 경우, 도전 라인 콘택(187) 및 도체 패턴(177)은 CSL 콘택으로 제공될 수 있다.
일 실시예에 있어서, 비트 라인(190) 및 도전 라인(192)은 각각 패드(150) 및 도체 패턴(177)과 직접 접촉할 수도 있다. 따라서, 비트 라인 콘택(185) 및 도전 라인 콘택(187)은 생략될 수 있다. 이 경우, 도체 패턴(177) 단독으로 상기 CSL 콘택 기능을 수행할 수 있다.
도 3은 비교예에 따른 수직형 메모리 장치를 설명하기 위한 단면도이다. 상술한 예시적인 실시예들에 따른 수직형 메모리 장치의 구성과 실질적으로 동일하거나 유사한 구성들에 대해서는 상세한 설명을 생략한다. 또한, 동일하거나 유사한 구성들에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 3을 참조하면, 게이트 전극들(170)을 상기 제1 방향을 따라 단절시키며 상기 제2 방향을 따라 연장되는 절연막 패턴(175a)이 구비된다. 절연막 패턴(175a)과 접촉하는 기판(100) 상부에는 불순물 영역(101a)이 형성된다. 불순물 영역(101a)은 상기 제2 방향으로 연장되며, 비교예에 따른 수직형 메모리 장치의 CSL로 제공된다.
구체적으로, 층간 절연막들(102) 및 희생막들(도시되지 않음)을 반복적으로 상기 제1 방향을 따라 적층한 후, 층간 절연막들(102) 및 상기 희생막들을 관통하는 채널 홀(도시되지 않음)들을 형성한다. 상기 채널 홀을 채우는 유전막 구조물(130), 채널(140) 및 매립막 패턴(143)을 형성한 후 인접하는 채널들(140) 사이의 층간 절연막들(102) 및 상기 희생막들을 부분적으로 식각하여 상기 제2 방향으로 연장되며 기판(100) 상면을 노출시키는 트렌치(210)를 형성한다. 노출된 기판(100)의 상기 상면에 불순물을 주입하고 상기 CSL로 제공되는 불순물 영역(101a)을 형성한다. 불순물 영역(101a) 상에는 선택적으로 실리사이드 패턴(도시되지 않음)을 형성할 수 있다. 이어서, 상기 희생막들을 선택적으로 제거하여 형성되는 공간에 제2 블로킹막(160) 및 게이트 전극들(170)을 형성한 후, 트렌치(210)를 채우는 절연막 패턴(175a)을 형성한다.
상술한 바와 같이, 비교예에 따른 수직형 메모리 장치에서는 CSL을 형성하고 상기 희생막들을 게이트 전극들(170)로 치환하기 위해 트렌치(210)를 형성하여야 하며, 트렌치(210)는 SSL 컷 영역 및 워드 라인 컷 영역으로 제공된다. 또한, 기판(100) 상면에 불순물 영역(101a)이 상기 제2 방향을 따라 라인 형상으로 형성된다.
그러나 예시적인 실시예들에 따르면, 홀을 채우는 필라 형태의 도체 패턴(177)을 형성하고 도체 패턴(177)과 전기적으로 연결되는 CSL을 수직형 메모리 장치의 상부에 형성할 수 있다. 이에 따라, 상기 워드 라인 컷 영역을 별도로 형성할 필요가 없으며, 기판(100) 상에 CSL이 차지하는 면적을 제거할 수 있다. 따라서, 기판(100) 상에 더 많은 채널들(140)을 형성함으로써 기판(100)의 면적을 효율적으로 이용할 수 있고 수직형 메모리 장치의 집적도를 보다 향상시킬 수 있다.
또한, 예시적인 실시예들에 따르면, CSL은 금속 물질을 포함할 수 있다. 따라서, 라인 형태의 불순물 영역(101a) 및/또는 상기 실리사이드 패턴이 CSL로 제공되는 경우보다 저항이 감소되어 원활한 구동 전류를 확보할 수 있다.
도 4 내지 도 17은 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층한다.
기판(100)은 단결정 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 층간 절연막들(102)은 실리콘 산화물(SiO2), 실리콘 탄산화물(SiOC) 혹은 실리콘 산불화물(SiOF)과 같은 실리콘 산화물을 사용하여 형성될 수 있다. 희생막들(104)은 층간 절연막(102)에 대해 식각 선택비를 가지며, 습식 식각 공정에 의해 용이하게 제거될 수 있는 물질로 형성할 수 있다. 예를 들어, 희생막들(104)은 실리콘 질화물(SiN), 실리콘 붕질화물(SiBN) 등과 같은 실리콘 질화물을 사용하여 형성될 수 있다.
층간 절연막들(102) 및 희생막들(104)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 기판(100) 상면에 직접 형성되는 최하층의 층간 절연막(102a)의 경우, 열산화 공정에 의해 형성될 수도 있다.
희생막들(104)은 후속 공정을 통해 제거되어 GSL, 워드 라인 및 SSL 이 형성되는 공간을 제공한다. 따라서, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 이후 형성되는 상기 GSL, 워드 라인 및 SSL이 적층되는 수에 따라 달라질 수 있다. 예시적인 실시예들에 따르면, 상기 GSL 및 SSL은 각각 2개의 층에 형성되고, 상기 워드 라인은 4개의 층에 형성될 수 있다. 이에 따라, 희생막들(104)은 모두 8개의 층으로 적층되며 층간 절연막들(102)은 모두 9개의 층으로 적층될 수 있다. 그러나, 층간 절연막들(102) 및 희생막들(104)이 적층되는 수는 특별히 한정되는 것은 아니다. 예를 들어, 상기 GSL 및 SSL은 각각 1개의 층에 형성되고 상기 워드 라인은 2개, 8개 혹은 16개의 층에 형성될 수도 있다. 이 경우, 희생막들(104)은 모두 4개, 10개 혹은 18개의 층에 형성되고 층간 절연막들(102)은 모두 5개, 11개 혹은 19개의 층에 형성될 수 있다.
도 5를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 부분적으로 관통하는 분리 영역(125)을 형성하고 분리 영역(125)을 채우는 분리막 패턴(127)을 형성할 수 있다.
예시적인 실시예들에 따르면, 분리 영역(125)은 사진 식각 공정 등을 통해 후속 공정에서 SSL로 치환되는 희생막들(104)을 관통하도록 형성될 수 있다. 예를 들면, 분리 영역(125)은 최상부의 층간 절연막(102i) 및 최상부의 2층의 희생막들(104h, 104g)을 관통하고, 희생막(104g) 바로 아래에 형성된 층간 절연막(102g)도 부분적으로 관통하도록 형성될 수 있다. 분리 영역(125)은 상기 제2 방향을 따라 연장되도록 형성될 수 있다.
이어서, 분리 영역(125)을 채우는 분리막을 최상부의 층간 절연막(102i) 상에 형성한 후, 상기 분리막을 최상부의 층간 절연막(102i) 상면이 노출될 때까지 평탄화함으로써 분리막 패턴(127)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 분리막은 희생막들(104)과 식각 선택비를 갖는 물질, 예를 들면 실리콘 산화물과 같은 절연 물질을 사용하여 CVD, PECVD 공정 등을 통해 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정 등을 포함할 수 있다.
도 6을 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하는 복수 개의 제1 홀들(holes)(115)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102i) 상에 하드 마스크(110)를 형성하고, 하드 마스크(110)를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 기판(100)의 상면을 노출시키는 제1 홀들(115)을 형성할 수 있다. 제1 홀(115)은 기판(100) 상면에 대해 수직한 상기 제1 방향으로 연장되도록 형성된다.
하드 마스크(110)는 층간 절연막들(102) 및 희생막들(104)과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 하드 마스크(110)는 폴리실리콘, 비정질 실리콘 등을 사용하여 형성될 수 있다.
제1 홀(115) 내부에는 후속 공정에 의해 채널(140, 도 참조)이 형성될 수 있다. 따라서, 제1 홀(115)은 기판(100)의 상기 상면에 평행한 상기 제2 방향 및 상기 제2 방향과 실질적으로 수직한 상기 제3 방향을 따라 규칙적으로 혹은 랜덤한 배열을 갖도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 홀들(115)은 기판(100)의 단위 면적당 더 많은 수의 채널들(140) 및 패드들(150)을 수용하기 위해 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 제1 홀들(115)은 상기 제2 방향을 따라 복수개로 형성되어 제1 열을 형성할 수 있으며, 상기 제2 방향에 대해 소정의 예각 방향으로 제1 홀들(115)이 배치되어 제2 열을 형성할 수 있다(도 2a에 도시된 패드들(150)의 배열 참조).
도 7을 참조하면, 제1 홀들(115)의 측벽 및 저면과 하드 마스크(110)의 상면을 따라 유전막(120)을 형성한다.
예시적인 실시예들에 따르면, 유전막(120)은 구체적으로 도시하지는 않았으나, 제1 블로킹 막, 전하 저장막 및 터널 절연막을 순차적으로 적층하여 형성될 수 있다.
상기 제1 블로킹 막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있고, 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 사용하여 형성될 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 유전막(120)은 ONO 구조를 갖도록 형성될 수 있다. 상기 제1 블로킹막, 전하 저장막) 및 터널 절연막은 각각 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다. 일 실시예에 있어서, 제1 블로킹 막은 형성되지 않을 수도 있다.
도 8을 참조하면, 유전막(120)의 저면을 부분적으로 식각하여 기판(100) 상면을 노출시킨다. 이에 따라, 유전막(120)은 제1 홀(115) 내부에서 저면 중앙부가 뚫린 형상을 가질 수 있다.
도 9를 참조하면, 유전막(120) 및 기판(100)의 노출된 상기 상면 상에 채널막(135)을 형성하고, 제1 홀(115)의 나머지 부분을 채우는 매립막(137)을 채널막(135) 상에 형성한다. 예시적인 실시예들에 따르면, 채널막(135)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있다. 한편, 폴리실리콘 혹은 비정질 실리콘을 사용하여 채널막(135)을 형성한 후 열처리 또는 레이저 빔 조사에 의해 이를 단결정 실리콘으로 전환시킬 수도 있다. 상기 비정질 실리콘 혹은 폴리실리콘을 단결정 실리콘으로 전환하는 경우 상기 채널막 내의 결함이 제거되어 채널의 기능을 향상시킬 수 있다. 또한, 매립막(137)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 사용하여 형성될 수 있다.
채널막(135) 및 매립막(137)은 CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
일 실시예에 따르면, 상기 채널막은 제1 홀(115) 내부를 완전히 채우도록 형성될 수도 있다. 이 경우, 매립막(137) 형성은 생략될 수 있다.
도 10을 참조하면, 최상층의 층간 절연막(102i)이 노출될 때까지 매립막(137), 채널막(135), 유전막(120) 및 하드 마스크(110)를 평탄화하여 제1 홀(115) 측벽 및 저면 상에 순차적으로 적층되어 제1 홀(115) 내부를 채우는 유전막 구조물(130), 채널(140) 및 매립막 패턴(143)을 형성한다. 상기 평탄화 공정은 CMP 공정 및/또는 CMP 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 유전막 구조물(130)은 저면 중앙부가 뚫린 실린더 또는 컵 형상을 가질 수 있다. 또한, 채널(140)은 컵 형상을 가질 수 있으며, 매립막 패턴(143)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
일 실시예에 있어서, 채널막(135)이 제1 홀(115)을 완전히 채우도록 형성되는 경우에는 매립막 패턴(143)은 형성되지 않고, 채널(140)은 속이 찬 원 기둥 혹은 필라 형상을 가질 수 있다.
제1 홀(115)을 채우는 채널(140)이 형성됨에 따라, 상술한 제1 홀들(115)의 배열 형태에 따라, 지그재그 형태로 배열된 채널 어레이가 형성될 수 있다.
도 11을 참조하면, 유전막 구조물(130), 채널(140) 및 매립막 패턴(143)의 상부를 제거하여 리세스(145)를 형성하고 리세스(145)를 채우는 패드(150)를 형성한다.
예시적인 실시예들에 따르면, 상기 유전막 구조물(130), 채널(140) 및 매립막 패턴(143)의 상부를 에치-백 공정을 통해 제거하여 리세스(145)를 형성한다. 이후, 리세스(145)를 채우는 패드막을 매립막 패턴(143), 채널(140), 유전막 구조물(130) 및 최상층의 층간 절연막(102i) 상에 형성하고, 최상층의 층간 절연막(102i)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(150)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 폴리실리콘 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다. 이와는 달리, 상기 패드막은 비정질 실리콘을 사용하여 예비 패드막을 형성 후 이를 결정화시킴으로써 형성될 수도 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
도 12를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하며 기판(100) 상면을 노출시키는 제2 홀들(155)을 형성한다.
예시적인 실시예들에 따르면, 제2 홀들(155)은 최상층의 층간 절연막(102j) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 층간 절연막들(102) 및 희생막들(104)을 순차적으로 식각하여 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 홀들(155) 후속공정에서 도체 패턴(177)이 형성되는 공간을 제공할 수 있다. 이 경우, 제2 홀들(155)은 인접하는 복수의 채널들(140)에 둘러싸인 배치를 갖도록 형성될 수 있다. 예를 들면, 하나의 제2 홀(155)이 6개의 채널들(140)에 의해 둘러싸인 배치를 가질 수 있다. 이와는 달리, 하나의 제2 홀(155) 주위로 8개, 12개, 15개 혹은 24개의 채널들(140)이 배치될 수도 있으며, 채널들(140)의 숫자가 특별히 제한되는 것은 아니다.
도 13을 참조하면, 제2 홀들(155)에 의해 측벽이 노출된 희생막들(104)을 제거한다. 예시적인 실시예들에 따르면, 희생막(104)은 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제거될 수 있다.
희생막들(104)이 제거되면, 각 층간 절연막들(102) 사이에 갭(157)이 형성되며, 갭(157)에 의해 유전막 구조물(130)의 외측벽이 일부 노출될 수 있다.
도 14를 참조하면, 노출된 유전막 구조물(130)의 상기 외측벽 및 갭(157)의 내벽, 층간 절연막들(102)의 표면, 노출된 기판(100)의 상기 상면, 패드(150)의 상면 및 분리막 패턴(127)의 상면을 따라 게이트 전극막(165)을 형성한다. 일 실시예에 따르면, 게이트 전극막(165)을 형성하기 전에 제2 블로킹막(160)을 추가로 형성할 수도 있다. 게이트 전극막(165)은 갭들(157)을 완전히 채우며, 제2 홀(155)도 부분적으로 채우도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 블로킹막(160)은 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있다. 상기 금속 산화물은, 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등을 포함할 수 있다. 일 실시예에 따르면, 제2 블로킹막(160)은 실리콘 산화막 및 금속 산화막이 적층된 다층막으로 형성될 수 있다.
게이트 전극막(165)은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(165)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물, 백금 등의 전기 저항이 낮은 금속 혹은 금속 질화물을 사용하여 형성될 수 있다. 일 실시예에 따르면, 게이트 전극막(165)은 금속 질화물을 포함하는 배리어막 및 금속을 포함하는 금속막이 적층된 다층막으로 형성될 수 있다.
제2 블로킹막(160) 및 게이트 전극막(165)은 CVD 공정, PECVD 공정, ALD 공정, 스퍼터링(sputtering) 공정 등을 통해 형성될 수 있다.
도 15를 참조하면, 게이트 전극막(165)을 부분적으로 제거하여 각 층의 갭(157) 내부에 게이트 전극(170)을 형성한다,
구체적으로, 게이트 전극막(165)의 상부를 최상층의 층간 절연막(102i)이 노출될 때까지 평탄화한다. 이 때, 층간 절연막(102i), 패드(150) 및 분리막 패턴(127)의 상면에 형성된 제2 블로킹막(160) 부분도 함께 제거될 수 있다. 이 후, 제2 홀(155) 내부에 형성된 게이트 전극막(165) 부분을 식각함으로써 게이트 전극들(170)을 형성할 수 있다. 이 때, 기판(100) 상면에 형성된 제2 블로킹막(160) 부분도 함께 제거될 수 있다. 이에 따라, 기판(100)의 상면을 노출시키는 제3 홀(173)이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 CMP 공정에 의해 수행될 수 있으며, 게이트 전극막(165)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
일 실시예에 있어서, 게이트 전극막(165)을 부분적으로 제거할 때, 층간 절연막들(102) 측벽 상에 형성된 제2 블로킹막(160) 부분도 함께 제거될 수 있다. 이 경우, 갭(157) 내벽에는 제2 블로킹막 패턴(도시되지 않음)이 형성될 수 있다.
게이트 전극들(170)은 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 이격되어 형성된 GSL, 워드 라인 및 SSL을 포함할 수 있다. 예시적인 실시예들에 따르면, 최하부에 형성되는 2개의 게이트 전극들(170a, 170b)은 GSL로 제공될 수 있다. 상기 GSL 상부의 4개의 게이트 전극들(170c, 170d, 170e, 170f)은 워드 라인으로 제공될 수 있다. 상기 워드 라인 상부의 2개의 게이트 전극들(170g, 170h)은 SSL로 제공될 수 있다.
특히, 분리막 패턴(127)에는 SSL들(170g, 170h)이 인접하여 형성될 수 있다. 이 경우, 분리막 패턴(127)은 SSL 컷 패턴으로 제공된다. 그러나, 워드 라인(170c, 170d, 170e, 170f) 및 GSL(170a, 170b)들은 별도의 컷 패턴에 의해 단절되지 않고 상기 제2 방향 및 제3 방향을 따라 연장되는 형상을 가질 수 있다.
일 실시예에 있어서, 제3 홀(173)에 의해 노출되는 기판(100)의 상기 상면에 불순물을 주입하여 불순물 영역(101)을 형성할 수 있다. 예를 들어, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 도시되지는 않았지만, 불순물 영역(101) 상에, 예를 들어, 니켈 실리사이드 패턴, 코발트 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다. 불순물 영역들(101)은 제3 홀들(173)의 배열 형태에 따라 기판(100) 상면에 형성되는 고립된 섬들의 형상을 가질 수 있다.
도 16을 참조하면, 제3 홀(173)을 채우는 절연막 패턴(175) 및 도체 패턴(177)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102i), 패드(150) 및 분리막 패턴(127)의 상면과 제3 홀(173)의 측벽 및 저면 상에 절연막을 형성한다. 상기 절연막은 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성될 수 있다. 이 후, 제3 홀(173)의 상기 저면 상에 형성된 상기 절연막 부분을 제거하여, 기판(100) 상면 혹은 불순물 영역(101)을 노출시킨다.
상기 절연막 상에 제3 홀(173)의 나머지 부분을 채우는 도전막을 형성한다. 예시적인 실시예들에 따르면, 상기 도전막은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전 물질을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다.
이어서, 상기 도전막 및 상기 절연막의 상부를 최상층의 층간 절연막(102i)의 상면이 노출될 때까지 평탄화함으로써, 제3 홀(173)을 채우는 절연막 패턴(175) 및 도체 패턴(177)을 형성할 수 있다.
예시적인 실시예들에 따르면, 절연막 패턴(175)은 저면의 중앙부가 뚫린 컵 형상을 가질 수 있으며, 도체 패턴(177)은 필라 또는 속이 찬 원 기둥 형상을 가질 수 있다. 도체 패턴(177)은 상기 수직형 메모리 장치의 CSL 콘택으로 기능할 수 있다. 일 실시예에 있어서, 도체 패턴(177)은 상술한 불순물 영역(101)과 접촉할 수 있다.
도 2a를 참조로 설명한 바와 같이, 하나의 도체 패턴(177)과 그 주위의 배치된 채널들(140)이 하나의 셀 스트링 블록을 형성할 수 있다. 상기 셀 스트링 블록에 포함되는 채널(140)의 개수는 상기 수직형 메모리 장치의 집적도를 고려하여 조절될 수 있다. 예를 들어, 상기 셀 스트링 블록은 중앙부에 배치된 도체 패턴(177)과 도체 패턴(177) 주위로 6개, 8개, 12개, 15개 혹은 24개의 채널들(140)이 배치될 수 있다. 상기 셀 스트링 블록에 포함되는 채널들(140)의 수가 증가할수록 상기 수직형 메모리 장치에 있어서 메모리 셀들의 밀집도 또는 집적도가 증가할 수 있다.
한편, 도체 패턴(177)은 채널(140) 보다 큰 지름 또는 너비를 갖도록 형성될 수 있다. 도체 패턴(177)의 상기 지름 또는 너비가 커질수록 도체 패턴(177)이 소스 영역으로 기능할 수 있는 채널들(140)의 수가 증가할 수 있다. 도체 패턴(177)이 차지하는 공간 및 채널들(140)의 개수를 고려하여 적절한 도체 패턴(177)의 사이즈를 결정할 수 있다.
도 17을 참조하면, 최상층의 층간 절연막(102i), 절연막 패턴(175), 도체 패턴(177), 패드(150) 및 분리막 패턴(127) 상에 상부 절연막(180)을 형성할 수 있다. 상부 절연막(180) 실리콘 산화물과 같은 절연물질을 사용하여 CVD 공정 등을 통해 형성할 수 있다.
이후, 상부 절연막(180)을 관통하여 각각 패드(150) 및 도체 패턴(177)과 접촉하는 비트 라인 콘택(185) 및 도전 라인 콘택(187)을 형성할 수 있다. 비트 라인 콘택(185) 및 도전 라인 콘택(187)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 비트 라인 콘택(185) 및 도전 라인 콘택(187)은 동시에 형성될 수 있다.
이어서, 비트 라인 콘택(190) 및 도전 라인 콘택(187)과 전기적으로 연결되는 비트 라인(190) 및 도전 라인(192)을 상부 절연막(180) 상에 형성한다. 비트 라인(195) 및 도전 라인(192)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 비트 라인(195) 및 도전 라인(192)은 동시에 형성될 수 있다.
예시적인 실시예들에 따르면, 도전 라인(192), 도전 라인 콘택(187) 및 도체 패턴(177)은 모두 동일한 물질, 예를 들면 동일한 금속을 사용하여 형성될 수 있다. 따라서, 도전 라인(192), 도전 라인 콘택(187) 및 도체 패턴(177)들 사이의 저항을 최소화함으로써 구동 전류를 증가시킬 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(185) 및 도전 라인 콘택(187)은 패드(150) 및 도체 패턴(177)과 대응하도록 복수 개로 형성되어 콘택 어레이를 형성할 수 있다. 또한, 비트 라인(190) 및 도전 라인(192)은 도 2a에 도시된 바와 같이, 동일한 방향으로 연장되도록 형성될 수 있다. 도 2a에서는 비트 라인(190) 및 도전 라인(192)이 상기 제3 방향을 따라 연장되는 것으로 도시하였으나, 반드시 이에 한정되는 것은 아니다. 예를 들어, 비트 라인(190) 및 도전 라인(192)은 상기 제2 방향 및 상기 제3 방향에 소정의 각도로 경사진 방향으로 연장되도록 형성될 수도 있다.
예시적인 실시예들에 따르면, 도전 라인(192)은 상기 수직형 메모리 장치의 CSL로 제공될 수 있다. 이 경우, 도전 라인 콘택(187) 및 도체 패턴(177)은 CSL 콘택으로 제공될 수 있다.
일 실시예에 있어서, 비트 라인(190) 및 도전 라인(192)은 각각 패드(150) 및 도체 패턴(177)과 직접 접촉되도록 형성할 수도 있다. 이 경우, 비트 라인 콘택(185) 및 도전 라인 콘택(187)은 형성하지 않을 수 있으며, 도체 패턴(177) 단독으로 상기 CSL 콘택 기능을 수행할 수 있다.
도 18 내지 도 21은 다른 예시적인 실시예들에 따른 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대해서는 상세한 설명을 생략한다. 또한, 도 4 내지 도 17에 도시된 구성들과 동일하거나 유사한 구성들에 대해서는 동일하거나 유사한 참조부호를 사용한다.
도 18을 참조하면, 도 4 및 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 기판(100) 상에 상기 제1 방향을 따라 교대로 반복적으로 적층되는 층간 절연막들(102) 및 희생막들(104)을 형성하고, 상부의 층간 절연막들(102) 및 희생막들(104)을 부분적으로 관통하는 분리막 패턴(127)을 형성한다.
도 19를 참조하면, 층간 절연막들(102) 및 희생막들(104)을 관통하는 복수 개의 제1 홀들(115a) 및 제2 홀들(155a)을 형성한다.
제1 홀들(115a) 및 제2 홀들(155a)은 동시에 형성될 수 있다. 예를 들면, 제1 홀들(115a) 및 제2 홀들(155a)은 하나의 식각 마스크(도시되지 않음)를 사용하여 1회의 건식 식각 공정을 통해 형성될 수 있다. 이 경우, 제1 홀들(115a) 및 제2 홀들(155a)은 동일한 지름 또는 너비를 갖도록 형성될 수 있다.
도 20을 참조하면, 제1 홀들(115a)을 채우는 유전막(120a), 채널막(135a), 매립막(137a)을 순차적으로 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102i) 상에 제2 홀(155a)의 입구를 차단하는 마스크 패턴(129)을 형성한다. 이후, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 층간 절연막(102i), 마스크 패턴(129) 및 제1 홀들(115a)의 내벽 상에 제1 홀들(115a)을 채우는 유전막(120a), 채널막(135a) 및 매립막(137a)을 순차적으로 형성할 수 있다.
도 21을 참조하면, 도 10을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여 유전막 구조물(130), 채널(140) 및 매립막 패턴(143)을 형성할 수 있다.
구체적으로, 최상층의 층간 절연막(102i) 상면이 노출될 때까지 유전막(120a), 채널막(135a) 및 매립막(137a)의 상부와 마스크 패턴(129)을 평탄화함으로써 유전막 구조물(130), 채널(140) 및 매립막 패턴(143)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정 및/또는 에치 백 공정을 포함할 수 있다.
이후, 도 11 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 예시적인 실시예들에 따른 수직형 메모리 장치를 수득할 수 있다.
상술한 다른 예시적인 실시예들에 따른 제조 방법에 따르면, 채널(140)이 형성되는 제1 홀(115a) 및 도체 패턴(177)이 형성되는 제2 홀(155a)이 동일 공정에 의해 동시에 형성될 수 있으므로 공정 비용 및 시간을 단축시킬 수 있다.
도 22a 내지 도 22c는 예시적인 실시예들에 따른 수직형 메모리 장치들 및 이의 제조방법들을 설명하기 위한 단면도들이다. 도 22a 내지 도 22c에 도시된 수직형 메모리 장치들은 도전 라인의 배치 및 방향을 제외하고는 도 1, 도 2a 및 도 2b에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사한 구조를 가지므로, 중복되는 구성 및 구조들에 대한 상세한 설명은 생략한다.
도 22a를 참조하면, 제1 상부 절연막(181) 상에 비트 라인(190)이 형성되고, 제2 상부 절연막(183) 상에 도전 라인(192a)이 된다.
구체적으로, 최상층의 층간 절연막(102i), 패드(150) 및 분리막 패턴(127), 절연막 패턴(175) 및 도체 패턴(177)을 커버하는 제1 상부 절연막(181)을 형성한다. 제1 상부 절연막(181)을 관통하며 패드(150)와 접촉하는 비트 라인 콘택(185)을 형성한다. 제1 상부 절연막(190) 상에 비트 라인 콘택(185)과 접촉하는 비트 라인(190)을 형성한다. 제2 상부 절연막(183)은 제1 상부 절연막(181) 상에 형성되어 비트 라인(190)을 커버할 수 있다. 제2 상부 절연막(183)은 실리콘 산화물과 같은 절연 물질을 사용하여 CVD 공정 등을 통해 형성될 수 있다. 제2 상부 절연막(183) 및 제1 상부 절연막(181)을 관통하며 도체 패턴(177)과 접촉하는 도전 라인 콘택(187a)을 형성한다. 도전 라인(192a)은 제2 상부 절연막(183) 상에 형성되어 도전 라인 콘택(187a)을 통해 도체 패턴(177)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 도전 라인(192a)과 비트 라인(190)은 서로 다른 층 또는 다른 레벨에 형성된다. CSL 라인으로 제공될 수 있는 도전 라인(192a)을 비트 라인(190)과 다른 층에 형성함으로써, 비트 라인들(190)이 배치될 수 있는 공간을 추가적으로 확보할 수 있다. 따라서, 비트 라인들(190)을 보다 미세한 피치로 형성할 수 있다.
한편, 도전 라인(192a)은 비트 라인(190)과 동일한 방향을 따라 연장될 수 있다. 예를 들면, 도 2a에서 도시된 바와 같이 도전 라인(192a)과 비트 라인(190)은 상기 제3 방향으로 연장될 수 있다.
도 22a에서는 도전 라인(192a)이 비트 라인(190) 상부에 배치되는 것으로 도시하였으나, 비트 라인(190)이 도전 라인(192a) 상부에 배치될 수도 있다. 예를 들면, 도전 라인(192a)이 제1 상부 절연막(181) 상에 형성되며, 비트 라인(190)이 제2 상부 절연막(183) 상에 형성될 수도 있다.
도 22b를 참조하면, 도전 라인(192b)은 비트 라인(190) 상부에 배치되어 비트 라인(190)과 다른 방향으로 연장될 수도 있다.
예를 들면, 비트 라인(190)이 제1 상부 절연막(181) 상에서 상기 제3 방향으로 연장되는 경우, 도전 라인(192b)은 제2 상부 절연막(183) 상에서 상기 제3 방향과 실질적으로 수직한 상기 제2 방향으로 연장될 수 있다.
이와는 달리, 도전 라인(192b)은 비트 라인(190)의 연장 방향과 소정의 예각을 갖는 사선 방향으로 교차하면서 연장될 수도 있다. 이 경우, 도전 라인(192b)은 상기 사선 방향으로 인접하는 도체 패턴들(177)을 전기적으로 연결할 수 있다.
도 22c를 참조하면, 도전 라인은 제1 도전 라인(194) 및 제2 도전 라인(198)을 포함하는 복층 구조로 형성될 수도 있다.
구체적으로, 제1 상부 절연막(183)을 관통하여 각각 도체 패턴(177)과 패드(150)와 접촉하는 제1 도전 라인 콘택(188) 및 비트 라인 콘택(185)이 형성된다. 제1 도전 라인(194) 및 비트 라인(190)은 제1 상부 절연막(181) 상에 형성되어 각각 제1 도전 라인 콘택(188) 및 비트 라인 콘택(185)과 접촉할 수 있다. 제2 상부 절연막(183)은 제1 상부 절연막(181) 상에 형성되어 제1 도전 라인(194) 및 비트 라인(190)을 커버할 수 있다. 제2 상부 절연막(183)을 관통하여 제1 도전 라인(194)과 접촉하는 제2 도전 라인 콘택(196)이 형성될 수 있다. 제2 도전 라인(198)은 제2 상부 절연막(183) 상에 형성되어 제2 도전 라인 콘택(196)을 통해 제1 도전 라인(194)과 전기적으로 연결될 수 있다. 제1 도전 라인 콘택(188), 제2 도전 라인 콘택(196), 제1 도전 라인(194) 및 제2 도전 라인(198)은 금속, 금속 질화물, 도핑된 폴리실리콘 등과 같은 도전성 물질을 사용하여 ALD 공정, 스퍼터링 공정 등을 통해 형성될 수 있다. 또한 제1 도전 라인 콘택(188), 제2 도전 라인 콘택(196), 제1 도전 라인(194) 및 제2 도전 라인(198)은 모두 동일한 도전성 물질을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 도전 라인(194)은 비트 라인(190)과 동일한 방향으로 연장되며, 제2 도전 라인(198)은 비트 라인(190)과 다른 방향으로 연장될 수 있다. 예를 들면, 제2 도전 라인(198)은 비트 라인(190)과 실질적으로 수직한 방향으로 연장되거나, 비트 라인(190)의 연장 방향과 소정의 예각을 갖는 사선 방향으로 연장될 수도 있다.
도 22c에서는 제1 도전 라인(194) 및 제2 도전 라인(198)이 제2 도전 라인 콘택(196)을 매개로 서로 전기적으로 연결되는 것으로 도시 하였으나, 제2 도전 라인은 제1 상부 절연막(181) 및 제2 상부 절연막(183)을 관통하여 도체 패턴(177)과 직접 접촉하는 별개의 도전 라인 콘택(도시되지 않음)과 접촉할 수도 있다. 이 경우, 도체 패턴들(177)은 제1 도전 라인(194)과 연결되는 제1 도체 패턴 열 및 제2 도전 라인(198)과 연결되는 제2 도체 패턴 열로 구분될 수 있다.
상술한 바와 같이, 상기 도전 라인들을 복층 구조로 형성함으로써 수직형 메모리 장치의 배선 라인의 설계 자유도를 더욱 향상시킬 수 있고, 도체 패턴들(177) 및 채널들(140)의 밀집도를 더욱 증가시킬 수 있다.
도 23a 및 도 23b는 각각 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 평면도 및 단면도이다. 구체적으로, 도 23b는 도 23a의 II-II' 라인으로 제1 방향을 따라 절단한 단면도이다.
도 23a 및 도 23b에 도시된 수직형 메모리 장치는 도 1, 도2a 및 도 2b를 참조로 설명한 수직형 메모리 장치와 분리 영역 및 분리막 패턴을 제외하고는 실질적으로 동일하거나 유사한 구조를 갖는다. 따라서, 중복되는 구조 및 구성에 대해서는 상세한 설명을 생략한다, 또한, 동일하거나 유사한 구성에는 동일하거나 유사한 참조부호를 사용한다.
도 23a 및 도 23b를 참조하면, 인접하는 일부 채널 열들 사이에는 분리 영역(225)이 제공되어 일부 게이트 전극들(170)을 상기 제2 방향을 따라 단절시킬 수 있다. 상술한 바와 같이, 분리 영역(225)은 SSL로 제공되는 상측의 2개의 게이트 전극들(170h, 170g)을 단절하는 SSL 컷(cut) 영역으로 제공될 수 있다. 분리 영역(225) 내부에는 실리콘 산화물과 같은 절연 물질을 포함하는 분리막 패턴(227)이 형성될 수 있다.
예시적인 실시예들에 따르면, 분리막 패턴(227)은 패드(250) 및 채널(140)의 측부를 부분적으로 절단하는 형상을 가질 수 있다. 이 경우, 분리막 패턴(227)과 접하는 채널들(240)은 분리막 패턴(227)에 의해 상부가 언더컷(undercut)된 형상을 가질 수 있다. 이에 따라, 채널(240)은 SSL(170g, 170h)과 인접한 부분에서 두께가 얇아질 수 있다.
상술한 바와 같이, 분리막 패턴(227)이 채널(240)의 일부를 절단하도록 허용됨으로써, 분리막 패턴(227)에 의해 형성되는 상기 SSL 컷 영역과 인접한 상기 채널 열들 사이의 거리가 더욱 단축될 수 있다. 따라서, 기판(100)의 단위 면적당 더 많은 수의 채널들(240)을 형성함으로써 상기 수직형 메모리 장치의 집적도를 더욱 향상시킬 수 있다.
도 24 내지 도 27은 23a 및 도 23b에 도시된 수직형 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 4 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들에 대해서는 상세한 설명을 생략한다.
도 24를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행하여, 기판(100) 상에 복수의 층간 절연막들(102) 및 희생막들(104)을 교대로 반복적으로 적층한다.
도 25를 참조하면, 도 6 내지 도 11을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 층간 절연막들(102) 및 희생막들(104)을 관통하여 기판(100) 상면을 노출시키는 제1 홀들(115)이 형성된다. 제1 홀(115)의 측벽 및 저면 일부에는 유전막 구조물(230)이 형성되고, 유전막 구조물(230) 상에는 기판(100)의 상기 상면과 접촉하는 채널(240)이 형성되며, 채널(240) 상에는 제1 홀(115)의 나머지 부분을 채우는 매립막 패턴(243)이 형성될 수 있다. 이후, 유전막 구조물(230), 채널(240) 및 매립막 패턴(243)의 상부를 제거하여 리세스(도시되지 않음)를 형성하고 상기 리세스를 채우는 패드(250)를 형성할 수 있다.
도 26을 참조하면, 층간 절연막들(102) 및 희생막들(102)을 부분적으로 관통하며 인접하는 일부 채널 열들의 패드(250) 및 채널(240)의 측부를 함께 절단하는 분리 영역(225)을 형성한다.
예시적인 실시예들에 따르면, 최상층의 층간 절연막(102i) 상에 상기 채널 열들에 포함된 패드(250)의 일부를 커버하는 마스크 패턴(210)을 형성할 수 있다. 마스크 패턴(210)을 식각 마스크로 사용하는 건식 식각 공정 또는 에치 백 공정을 통해 최상부의 층간 절연막(102i) 및 후속 공정에서 SSL로 치환되는 2층의 희생막들(104h, 104g)을 관통하고, 희생막(104g) 바로 아래에 형성된 층간 절연막(102g)도 부분적으로 관통하는 분리 영역(225)을 형성할 수 있다. 이 때 제거되는 층간 절연막(102i, 102g) 및 희생막(104h, 104g)과 인접한 패드(250), 유전막 구조물(230) 및 채널(240)도 함께 부분적으로 제거될 수 있다. 분리 영역(225)은 상기 제2 방향으로 연장하는 라인 형상을 가질 수 있다.
도 27을 참조하면, 분리 영역(225)을 채우는 분리막 패턴(227)을 형성한다,
예시적인 실시예들에 따르면, 마스크 패턴(210) 상에 분리 영역(225)을 채우는 분리막을 형성하고, 최상층의 층간 절연막(102i)의 상면이 노출될 때까지 마스크 패턴(210) 및 상기 분리막을 평탄화함으로써 분리막 패턴(227)을 형성할 수 있다. 상기 평탄화 공정은 CMP 공정을 포함할 수 있다.
이후, 도 12 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 도 23a 및 도 23b에 도시된 수직형 메모리 장치를 수득할 수 있다.
상기 예시적인 실시예들에 따른 수직형 메모리 장치는 정보처리 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 28은 예시적인 실시예들에 따른 정보처리 시스템의 개략적인 구성을 나타내는 블록도이다.
도 28을 참조하면, 정보처리 시스템(300)은 시스템 버스(305)에 전기적으로 연결된 중앙처리장치(CPU)(320), 램(RAM)(330), 사용자 인터페이스(User Interface)(340), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(350) 및 메모리 시스템(310)을 포함할 수 있다. 메모리 시스템(310)은 메모리 소자(312)와 메모리 컨트롤러(311)를 포함할 수 있다. 메모리 소자(312)는 상술한 예시적인 실시예들에 따른 수직형 메모리 장치를 포함할 수 있다. 따라서, 중앙처리장치(320)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(311)는 메모리 소자(312)를 제어할 수 있도록 구성된다. 메모리 소자(312)와 메모리 컨트롤러(311)의 결합에 의해 메모리 시스템(310)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(300)이 모바일 장치인 경우, 시스템(300)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(300)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
본 발명의 예시적인 실시예들에 따른 수직형 메모리 장치는 워드 라인 컷 영역 및 기판 상에 라인 형상으로 형성되는 CSL이 제거되므로 다 많은 수의 메모리 셀들을 하나의 칩 안에 집적시킬 수 있다. 따라서, 상기 수직형 메모리 장치는 고용량 및 고집적도의 불휘발성 메모리 장치에 효과적으로 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 101, 101a: 불순물 영역
102: 층간 절연막 104: 희생막
110: 하드 마스크 115, 115a: 제1 홀
120, 120a: 유전막 125, 225: 분리 영역
127, 227: 분리막 패턴 129, 210: 마스크 패턴
130: 유전막 구조물 135, 135a: 채널막
137, 137a: 매립막 140, 240: 채널
143, 243: 매립막 패턴 145: 리세스
150, 250: 패드 155, 155a: 제2 홀
157: 갭 160: 제2 블로킹막
165: 게이트 전극막 170: 게이트 전극
170a, 170b: GSL
170c, 170d, 170e, 170f: 워드 라인
170g, 170h: SSL 173: 제3 홀
175, 175a: 절연막 패턴 177: 도체 패턴
180: 상부 절연막 181: 제1 상부 절연막
183: 제2 상부 절연막 185: 비트 라인 콘택
187, 187a: 도전 라인 콘택 188: 제1 도전 라인 콘택
190: 비트 라인 192, 192a, 192b: 도전 라인
194: 제1 도전 라인 196: 제2 도전 라인 콘택
198: 제2 도전 라인 210: 트렌치
300: 정보처리 시스템 305: 시스템 버스
310: 메모리 시스템 311: 메모리 컨트롤러
312: 메모리 소자 320: 중앙처리장치
330: 램(RAM) 340: 사용자 인터페이스

Claims (10)

  1. 기판으로부터 상기 기판 상면에 대해 수직한 제1 방향으로 연장되는 복수의 채널들 및 도체 패턴들;
    상기 채널들 및 상기 도체 패턴들의 외측벽을 둘러싸며 상기 제1 방향을 따라 순차적으로 서로 이격되도록 적층되는 복수의 게이트 전극들;
    상기 채널들의 상부에 구비되어 상기 채널들과 전기적으로 연결되는 비트 라인; 및
    상기 도체 패턴들의 상부에 구비되어 상기 도체 패턴들과 전기적으로 연결되는 도전 라인을 포함하는 수직형 메모리 장치.
  2. 제1 항에 있어서, 상기 도전 라인은 공통 소스 라인(CSL)으로 제공되며, 상기 도체 패턴은 CSL 콘택으로 제공되는 것을 특징으로 하는 수직형 메모리 장치.
  3. 제1 항에 있어서, 하나의 상기 도체 패턴 주위로 복수의 상기 채널들이 배치되어 셀 스트링 블록을 형성하는 것을 특징으로 하는 수직형 메모리 장치.
  4. 제1 항에 있어서, 상기 비트 라인 및 상기 도전 라인은 서로 다른 레벨에 위치하는 것을 특징으로 하는 수직형 메모리 장치.
  5. 제1 항에 있어서, 상기 도전 라인은 상기 비트 라인과 동일한 레벨에 위치하는 제1 도전 라인 및 상기 비트 라인과 서로 다른 레벨에 위치하는 제2 도전 라인을 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  6. 제5 항에 있어서, 상기 제1 도전 라인은 상기 비트 라인과 동일한 방향으로 연장되며, 상기 제2 도전 라인은 상기 비트 라인과 서로 다른 방향으로 연장되는 것을 특징으로 하는 수직형 메모리 장치.
  7. 제1 항에 있어서, 상기 게이트 전극들은 상기 제1 방향을 따라 순차적으로 적층되는 그라운드 선택 라인(GSL), 워드 라인 및 스트링 선택 라인(SSL)을 포함하며,
    상기 SSL의 일부 영역을 절단하는 분리막 패턴을 더 포함하는 것을 특징으로 하는 수직형 메모리 장치.
  8. 제7 항에 있어서, 상기 분리막 패턴은 절단된 상기 SSL과 인접하는 채널 상부를 함께 절단하는 것을 특징으로 하는 수직형 메모리 장치.
  9. 기판 상에 층간 절연막 및 희생막을 교대로 반복적으로 적층하는 단계;
    상기 층간 절연막 및 상기 희생막을 관통하여 상기 기판 상면을 노출시키는 제1 홀들을 형성하는 단계;
    상기 제1 홀 내벽 및 상기 노출된 기판 상면 상에 채널을 형성하는 단계;
    상기 층간 절연막 및 상기 희생막들을 관통하여 상기 기판 상면을 노출시키며 각각 복수의 상기 제1 홀들로 둘러싸인 제2 홀들을 형성하는 단계;
    상기 희생막들을 제거하는 단계;
    상기 희생막들이 제거된 공간에 게이트 전극들을 형성하는 단계;
    상기 제2 홀 내벽 및 상기 노출된 기판 상면 상에 CSL 콘택을 형성하는 단계; 및
    상기 채널들 및 상기 CSL 콘택들과 각각 전기적으로 연결되는 비트 라인 및 CSL 라인을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
  10. 제9 항에 있어서, 상기 희생막들을 제거하는 단계 이전에 상부의 층간 절연막 및 희생막들을 일부 관통하는 분리막 패턴을 형성하는 단계를 더 포함하며,
    상기 분리막 패턴에 의해 상기 게이트 전극들 중 상부에 형성된 일부 게이트 전극이 절단되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
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