KR102007274B1 - 수직형 메모리 장치 및 그 제조 방법 - Google Patents

수직형 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102007274B1
KR102007274B1 KR1020130004193A KR20130004193A KR102007274B1 KR 102007274 B1 KR102007274 B1 KR 102007274B1 KR 1020130004193 A KR1020130004193 A KR 1020130004193A KR 20130004193 A KR20130004193 A KR 20130004193A KR 102007274 B1 KR102007274 B1 KR 102007274B1
Authority
KR
South Korea
Prior art keywords
layer
pattern
hole
sacrificial
film
Prior art date
Application number
KR1020130004193A
Other languages
English (en)
Other versions
KR20140092015A (ko
Inventor
장경태
이상훈
서지연
고현용
남궁현
김주완
신승목
이명범
임지운
한태종
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130004193A priority Critical patent/KR102007274B1/ko
Priority to US14/155,842 priority patent/US9343475B2/en
Publication of KR20140092015A publication Critical patent/KR20140092015A/ko
Application granted granted Critical
Publication of KR102007274B1 publication Critical patent/KR102007274B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

수직형 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성한다. 절연막 및 희생막을 부분적으로 제거하여 기판 상면을 노출시키는 홀을 형성한다. 홀의 일부를 확장한다. 일부가 확장된 홀을 부분적으로 채우는 반도체 패턴을 노출된 기판 상면에 형성한다. 홀의 내벽 및 반도체 패턴 상에 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 형성한다. 터널 절연막, 전하 저장막 및 블로킹막을 부분적으로 제거하여 반도체 패턴 상면을 노출시킨다. 노출된 반도체 패턴 상면 및 터널 절연막 상에 채널을 형성한다. 희생막을 대체하는 게이트 전극을 형성한다.

Description

수직형 메모리 장치 및 그 제조 방법{VERTICAL MEMORY DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 수직형 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 수직 채널을 갖는 불휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
수직형 불휘발성 메모리 장치의 제조 방법에서, 기판 상에 절연막과 희생막을 교대로 반복적으로 적층하고, 상기 절연막들과 희생막들을 관통하는 홀을 형성한다. 상기 홀의 종횡비가 크므로, 상기 홀 내벽에 형성되는 ONO막의 저면을 식각하여 기판을 노출시킴으로써 이후 형성되는 채널과 접촉시키는 것이 용이하지 않으며, 이때 상기 ONO막의 측벽이 손상될 수도 있다. 이에 따라, 채널과 기판을 전기적으로 잘 연결시키고 손상되지 않은 ONO막을 형성하는 방법이 필요하다.
본 발명의 일 목적은 우수한 특성을 갖는 수직형 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 우수한 특성을 갖는 수직형 메모리 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치의 제조 방법에서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성한다. 상기 절연막 및 상기 희생막을 부분적으로 제거하여 상기 기판 상면을 노출시키는 홀을 형성한다. 상기 홀의 일부를 확장한다. 상기 일부가 확장된 홀을 부분적으로 채우는 반도체 패턴을 상기 노출된 기판 상면에 형성한다. 상기 홀의 내벽 및 상기 반도체 패턴 상에 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 형성한다. 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹막을 부분적으로 제거하여 상기 반도체 패턴 상면을 노출시킨다. 상기 노출된 반도체 패턴 상면 및 상기 터널 절연막 상에 채널을 형성한다. 상기 희생막을 대체하는 게이트 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 절연막 및 상기 희생막을 교대로 반복적으로 형성할 때, 상기 기판 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 형성하고, 상기 제1 절연막 및 상기 제1 희생막 중에서 최상위층 막 상에 적어도 하나 이상의 제2 절연막 및 적어도 하나 이상의 제2 희생막을 교대로 반복적으로 형성하며, 상기 제2 절연막 및 상기 제2 희생막 중에서 최상위층 막 상에 상기 제1 절연막 및 상기 제1 희생막을 교대로 반복적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막 및 상기 제1 희생막은 각각 실리콘 산화물 및 실리콘 질화물을 포함할 수 있고, 상기 제2 절연막 및 상기 제2 희생막은 각각 불순물이 도핑된 실리콘 산화물 및 불순물이 도핑된 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막은 피이-테오스(PE-TEOS), 고밀도 플라즈마(HDP) 산화물 및 피이오엑스(PEOX) 중 하나를 포함할 수 있고, 상기 제2 절연막은 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG) 및 비피에스지(BPSG) 중 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연막들은 불순물이 도핑된 실리콘 산화물을 포함하도록 형성될 수 있으며, 상기 제2 절연막의 불순물 농도가 상기 제1 절연막의 불순물 농도보다 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 희생막들은 실리콘 질화물을 포함하도록 형성될 수 있으며, 이때 상기 제2 희생막의 질소 농도가 상기 제1 희생막의 질소 농도보다 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 희생막들은 불순물이 도핑된 실리콘 질화물을 포함하도록 형성될 수 있으며, 상기 제2 희생막의 불순물 농도가 상기 제1 희생막의 불순물 농도보다 높도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연막 및 상기 제2 희생막을 형성하는 것은 상기 제1 절연막 및 상기 제1 희생막을 형성하는 것보다 각각 낮은 온도에서 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 홀의 일부를 확장할 때 습식 식각 공정을 수행할 수 있으며, 상기 제1 절연막 및 상기 제1 희생막은 각각 상기 제2 절연막 및 상기 제2 희생막보다 큰 습식 식각률을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹막을 부분적으로 제거하여 상기 반도체 패턴 상면을 노출시킬 때, 상기 터널 절연막 상에 제1 채널막, 식각 저지막 및 스페이서막을 순차적으로 형성하고, 상기 스페이서막을 이방성 식각하여 스페이서를 형성하며, 상기 스페이서를 식각 마스크로 사용하여 상기 식각 저지막 및 상기 제1 채널막을 식각함으로써 상기 터널 절연막을 부분적으로 노출시키고, 상기 노출된 터널 절연막 및 그 하부의 전하 저장막을 습식 식각하여 상기 블로킹막을 부분적으로 노출시키며, 상기 노출된 블로킹막을 습식 식각하여 상기 반도체 패턴 상면을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 터널 절연막 및 그 하부의 전하 저장막을 습식 식각할 때 상기 스페이서를 제거하여 상기 식각 저지막을 노출시킬 수 있고, 상기 노출된 블로킹막을 습식 식각할 때 상기 노출된 식각 저지막을 제거하여 상기 제1 채널막을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 노출된 반도체 패턴 상면 및 상기 터널 절연막 상에 채널을 형성할 때, 상기 노출된 반도체 패턴 상면 및 상기 노출된 제1 채널막 상에 상기 제1 채널막과 동일한 물질을 포함하는 제2 채널막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 절연막 및 상기 희생막을 교대로 반복적으로 형성할 때, 상기 기판 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 형성하고, 최상위 상기 제1 희생막 상에 제2 절연막을 형성하며, 상기 제2 절연막 상에 상기 제1 희생막 및 상기 제1 절연막을 교대로 반복적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴을 형성할 때, 상기 노출된 기판 상면을 시드로 하는 선택적 에피택셜 성장(SEG) 공정을 수행하여, 상기 확장된 홀 부분 내에 그 상면이 형성되도록 상기 반도체 패턴을 형성할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 메모리 장치는 기판 상에 교대로 반복적으로 적층된 절연막 패턴 및 게이트 전극, 상기 절연막 패턴 및 상기 게이트 전극을 관통하고 일부가 수평적으로 확장된 홀의 하부를 채우며, 상면이 상기 홀의 확장된 부분 내에 위치하는 반도체 패턴, 상기 반도체 패턴 상면의 일부 및 상기 홀의 내벽 상에 순차적으로 적층된 블로킹막 패턴, 전하 저장막 패턴 및 터널 절연막 패턴 및 상기 홀 내부에서 상기 반도체 패턴 상면의 일부에 접촉하며 상기 터널 절연막 패턴 상에 형성된 채널을 포함한다.
예시적인 실시예들에 있어서, 상기 수평적으로 확장된 홀 부분에 인접하는 층의 상기 절연막 패턴은 실리콘 산화물을 포함할 수 있고, 상기 홀의 나머지 부분에 인접하는 층의 상기 절연막 패턴은 불순물이 도핑된 실리콘 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 수평적으로 확장된 홀 부분에 적어도 하나 이상의 층에 형성된 상기 절연막 패턴 및 적어도 하나 이상의 층에 형성된 상기 게이트 전극이 인접할 수 있다.
전술한 바와 같이 본 발명의 실시예들에 따른 수직형 메모리 장치 제조 방법에서, 기판 상에 절연막 및 희생막을 교대로 반복적으로 적층할 때, 일부 절연막 및 희생막을 식각률이 다른 막질로 형성하고, 상기 절연막 및 희생막을 식각하여 홀을 형성한 후 상기 다른 식각률을 갖는 부분을 식각하여 홀 확장부를 형성한다. 상기 홀 확장부에 상면이 위치하도록 상기 기판 상에 반도체 패턴을 형성한 후, 상기 반도체 패턴 상면 및 상기 홀 내부에 블로킹막, 전하 저장막 및 터널 절연막을 형성하고, 스페이서를 이용하여 상기 반도체 패턴 상면의 상기 터널 절연막, 전하 저장막 및 블로킹막 부분을 식각하여 상기 반도체 패턴 상면을 노출시킨다. 상기 홀 확장부에 의해 상기 스페이서에 의해 오픈되는 영역이 넓어짐에 따라, 상기 반도체 패턴 상면의 식각되는 상기 터널 절연막, 전하 저장막 및 블로킹막 부분이 넓어지므로, 상기 터널 절연막 상에 형성되는 채널이 상기 반도체 패턴 상면과 충분히 접촉할 수 있어, 상기 수직형 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 2는 상기 수직형 메모리 장치의 수직 단면도이며, 도 3은 상기 수직형 메모리 장치의 부분 절개도이다.
도 4 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 28은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 32는 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 33은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 36은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
도 39는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다.
도 40은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 사시도이고, 도 2는 상기 수직형 메모리 장치의 수직 단면도이며, 도 3은 상기 수직형 메모리 장치의 부분 절개도이다. 구체적으로, 도 2는 도 1의 I-I' 라인을 따라 절단한 단면도이고, 도 3은 도 1의 A 영역의 부분 절개도이다.
설명의 편의를 위해서, 도 1에서는 상기 수직형 메모리 장치의 모든 부분을 도시하지는 않으며, 예를 들어 기판, 반도체 패턴, 채널, 게이트 전극, 패드, 비트 라인 콘택 및 비트 라인 등만을 도시하고 있다. 한편, 상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의하며, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1 내지 도 3을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제1 홀 확장부(151) 내에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
또한, 상기 수직형 메모리 장치는 제1 블로킹막 패턴(172)의 외측벽과 게이트 전극(342, 344, 346) 사이에 형성된 제2 블로킹막 패턴(302) 및 비트 라인(410)을 더 포함할 수 있다.
기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
절연막 패턴들(115, 117)은 제1 절연막 패턴(115) 및 제2 절연막 패턴(117)을 포함한다. 예시적인 실시예들에 있어서, 제1 절연막 패턴(115)은 기판(100) 상에 서로 이격되도록 복수의 층으로 형성될 수 있으며, 제2 절연막 패턴(117)은 제1 절연막 패턴들(115) 사이에 이들과 이격되도록 적어도 하나 이상의 층에 형성될 수 있다. 도면상에서는 하나의 층에 형성된 제2 절연막 패턴(117)이 도시되어 있으며, 복수의 층에 형성된 경우는 도 27 등을 참조로 후술하기로 한다.
예시적인 실시예들에 있어서, 제1 절연막 패턴(115)은 실리콘 산화물을 포함할 수 있으며, 제2 절연막 패턴(117)은 제1 절연막 패턴(115)과 식각률이 다른 물질을 포함할 수 있다. 예를 들어, 제2 절연막 패턴(117)은 제1 절연막 패턴(115)과는 다른 실리콘 산화물을 포함하거나, 동일한 실리콘 산화물을 포함하되 불순물을 더 포함하거나, 혹은 동일한 불순물이 도핑된 실리콘 산화물을 포함하되 제1 절연막 패턴(115)보다 높은 농도의 불순물을 포함할 수 있다. 이와는 달리, 제2 절연막 패턴(117)은 제1 절연막 패턴(115)과 실질적으로 동일한 물질을 포함하되, 상대적으로 저온에서 증착됨으로써 다공질 막으로 형성되어, 제1 절연막 패턴(115)보다는 큰 식각률을 가질 수도 있다.
예를 들어, 제1 절연막 패턴(115)이 피이오엑스(Plasma Enhanced OXide: PEOX)를 포함하는 경우, 제2 절연막 패턴(117)은 비테오스(Boro TetraEthyl OrthoSilicate: BTEOS), 피테오스(Phosphorous TetraEthyl OrthoSilicate: PTEOS), 비피테오스(Boro Phospho TetraEthyl OrthoSilicate: BPTEOS), 비에스지(Boro Silicate Glass: BSG), 피에스지(Phospho Silicate Glass: PSG), 비피에스지(Boro Phospho Silicate Glass: BPSG) 등을 포함할 수 있고, 제1 절연막 패턴(115)이 피이-테오스(Plasma Enhanced TetraEthyl OrthoSilicate: PE-TEOS)를 포함하는 경우, 제2 절연막 패턴(117)은 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 포함할 수 있으며, 제1 절연막 패턴(115)이 고밀도(High Density Plasma: HDP) 산화물을 포함하는 경우, 제2 절연막 패턴(117)은 피이-테오스(PE-TEOS), 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 포함할 수 있다.
게이트 전극(342, 344, 346)은 상기 제1 방향을 따라 복수의 층에 형성된 절연막 패턴들(115, 117) 사이의 갭(도시하지 않음) 내부에 형성될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(342, 344, 346)은 상기 제3 방향을 따라 연장될 수 있다.
게이트 전극(342, 344, 346)은 상기 제1 방향을 따라 순차적으로 형성된 그라운드 선택 라인(Ground Selection Line: GSL)(346), 워드 라인(342) 및 스트링 선택 라인(String Selection Line: SSL)(344)을 포함할 수 있다. 각 GSL(346), 워드 라인(342) 및 SSL(344)은 하나 이상의 층에 형성될 수 있다. 본 실시예에서, 각 GSL(346) 및 SSL(344)은 2개의 층에 형성되고, 워드 라인(342)은 GSL(346)과 SSL(344) 사이에 4개의 층으로 형성된다. 하지만, 예를 들어, 각 GSL(346) 및 SSL(344)은 1개의 층에 형성되고, 워드 라인(342)은 2개, 8개 혹은 16개의 층에 형성될 수도 있다.
예시적인 실시예들에 따르면, 게이트 전극(342, 344, 346)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 전극(342, 344, 346)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다.
홀(150)은 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하여 기판(100) 상면을 노출시킬 수 있으며, 이에 따라 상기 제1 방향으로 연장될 수 있다. 이때, 홀(150)은 기판(100) 상면에 수직한 측벽 프로파일을 갖도록 형성될 수도 있고, 혹은 아래로 갈수록 폭이 좁아지도록 형성되어, 상기 측벽 프로파일이 기판(100) 상면에 완전히 수직하지 않고 다소간 경사질 수도 있다.
예시적인 실시예들에 따르면, 홀(150)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 홀 어레이는 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column)과, 상기 제3 방향을 따라 복수 개로 형성된 제2 홀들을 포함하면서 상기 제2 방향으로 상기 제1 홀 열과 일정 간격 이격된 제2 홀 열을 포함할 수 있다. 이때, 상기 제1 홀들은 상기 제2 홀들로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 제4 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 홀들은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 상기 제1 및 제2 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 홀들(150)이 배열될 수 있다.
또한, 상기 홀 어레이는 상기 제2 방향을 따라 상기 제1 홀 열과 일정 간격으로 이격된 제3 및 제4 홀 열들을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제3 및 제4 홀 열들은, 상기 제1 홀 열에 인접하며 상기 제1 및 제3 방향에 의해 정의되는 가상의 면, 예를 들어 분리막 패턴(130)의 상기 제1 방향으로의 연장면을 기준으로 상기 제1 및 제2 홀 열들에 각각 대칭적으로 배치될 수 있으며, 복수 개의 제3 및 제4 홀들을 각각 포함할 수 있다. 이에 따라, 상기 제1 홀 열과 상기 제3 홀 열 사이의 이격 거리는 상기 제2 홀 열과 상기 제4 홀 열 사이의 이격 거리에 비해 작을 수 있다.
한편, 상기 제1 내지 제4 홀 열들은 하나의 분리막 패턴(130)을 중심으로 하나의 홀 세트(set)를 정의할 수 있으며, 상기 홀 세트는 상기 제2 방향을 따라 반복적으로 배열되어 상기 홀 어레이를 형성할 수 있다. 이때, 상기 홀 세트들은 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하는 제1 개구(도시되지 않음) 내에 형성된 제4 절연막 패턴(380)에 의해 서로 구분될 수 있다. 다만 전술한 홀 어레이의 레이아웃은 예시적인 것이며, 이와는 다른 레이아웃으로 배열될 수도 있다.
각 홀들(150)은 제1 홀 확장부(151)를 포함할 수 있다. 제1 홀 확장부(151)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제1 홀 확장부(151)는 제2 절연막 패턴(117)에 인접하여 형성된다. 본 실시예에서는 하나의 층에 제2 절연막 패턴(117)이 형성됨에 따라, 제1 홀 확장부(151)는 하나의 제2 절연막 패턴(117)의 두께에 해당하는 수직 길이를 가질 수 있다.
반도체 패턴(160)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘, 단결정 실리콘, 폴리게르마늄 혹은 단결정 게르마늄을 포함할 수 있다. 예시적인 실시예들에 있어서, 반도체 패턴(160)의 상면이 제1 홀 확장부(151) 내에 위치함에 따라, 반도체 패턴(160)은 하부에 비해 상부가 넓은 단면적을 가질 수 있다.
예시적인 실시예들에 있어서, 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)은 반도체 패턴(160) 상면의 가장자리 및 홀(150)의 측벽 상에 형성될 수 있으며, 이에 따라 각각 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있다. 이때, 제1 홀 확장부(151) 내에 형성된 각 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192) 부분은 상부에 비해 넓은 직경을 가질 수 있으며, 또한 각 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)의 뚫린 중앙부는 충분히 넓어서 이에 의해 노출되는 반도체 패턴(160) 상면 부분이 충분히 넓은 면적을 가질 수 있다.
예시적인 실시예들에 있어서, 터널 절연막 패턴(192)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 전하 저장막 패턴(182)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 블로킹막 패턴(172)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 채널(242)은 홀(150) 내부에서, 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)의 뚫린 중앙부를 통해 반도체 패턴(160) 상면에 접촉하면서 터널 절연막 패턴(192) 상에 컨포멀하게 형성될 수 있다. 이에 따라, 채널(242)은 전체적으로 컵 형상을 가질 수 있으며, 다만 제1 홀 확장부(151) 내에 위치하는 하부는 상부에 비해 큰 직경을 가질 수 있다. 이때, 채널(242)에 의해 형성되는 내부 공간은 제3 절연막 패턴(260)에 의해 채워질 수 있다. 이와는 달리, 채널(242)은 홀(150)의 나머지 부분을 채우도록 필라(pillar) 형상을 가질 수도 있으며, 이 경우 제3 절연막 패턴(260)은 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 채널(242)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
채널(242)은 각 홀들(150) 내에 형성되므로, 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 채널 어레이(array)가 정의될 수 있다. 즉, 상기 홀 어레이에 대응하는 레이아웃으로 상기 채널 어레이가 형성될 수 있다.
채널(242), 이를 둘러싸는 터널 절연막 패턴(192), 전하 저장막 패턴(182) 및 제1 블로킹막 패턴(172), 그리고 제3 절연막 패턴(260)은 제1 구조물을 정의할 수 있으며, 이에 따라 상기 제1 구조물은 기판(100) 상면에 접촉하는 반도체 패턴(160) 상면에 형성될 수 있다. 또한 상기 제1 구조물 상부에는 패드(270)가 형성될 수 있다. 예시적인 실시예들에 있어서, 패드(270)는 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다.
한편, 상기 제1 구조물, 반도체 패턴(160) 및 패드(270)는 제2 구조물을 정의할 수 있으며, 상기 제2 구조물은 상기 제1 구조물에 포함된 채널들(242)의 배열에 대응하여 복수 개로 형성될 수 있다. 상기 각 제2 구조물들은 기판(100) 상에 상기 제1 방향을 따라 복수의 층으로 형성된 절연막 패턴들(115, 117)과 게이트 전극(342, 344, 346)에 의해 둘러싸일 수 있으며, 이때 절연막 패턴들(115, 117)은 제4 절연막 패턴(380)에 의해 복수 개의 절연막 패턴 세트들로 구분될 수 있다. 제4 절연막 패턴(380)은 예를 들어, 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
제2 블로킹막 패턴(302)은 상기 갭에 의해 노출된 상기 제2 구조물의 측벽 즉, 제1 블로킹막 패턴(172)의 외측벽을 둘러쌀 수 있으며, 나아가 상기 갭의 내벽 상에도 형성될 수 있다. 이에 따라, 제2 블로킹막 패턴(302)은 상단 및 하단이 상기 제2 및 제3 방향을 따라 연장될 수 있다. 제2 블로킹막 패턴(302)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
한편, 제2 블로킹막 패턴(302)은 제1 블로킹막 패턴(172)과 함께 블로킹막 패턴 구조물(312)을 형성할 수 있다.
전술한 터널 절연막 패턴(192), 전하 저장막 패턴(182), 블로킹막 패턴 구조물(312) 및 게이트 전극(342, 344, 346)은 게이트 구조물을 정의할 수 있다. 예시적인 실시예들에 있어서, 상기 게이트 구조물은 상기 제1 방향을 따라 복수 개의 층에 형성될 수 있다.
한편, 상기 제3 방향으로 연장되고 제1 절연막 패턴들(115) 일부를 관통하는 분리막 패턴(130)에 의해 게이트 구조물들의 일부가 서로 분리될 수 있다.
구체적으로, 분리막 패턴(130)은 SSL(344)을 포함하는 게이트 구조물들 및 상기 게이트 구조물들 상에 형성된 제1 절연막 패턴들(115)을 관통할 수 있으며, 상기 게이트 구조물들 아래에 형성된 제1 절연막 패턴(115) 일부도 관통할 수 있다. 분리막 패턴(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
한편, 제3 절연막 패턴(380) 아래의 기판(100) 상부에는 상기 제3 방향으로 연장되어 공통 소스 라인(CSL) 역할을 수행하는 불순물 영역(105)이 형성될 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 인, 비소와 같은 n형 불순물을 포함한다. 도시되지는 않았지만, 불순물 영역(105) 상에는, 예를 들어, 코발트 실리사이드 패턴, 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴이 더 형성될 수 있다.
비트 라인(410)은 비트 라인 콘택(400)에 의해 패드(270)에 전기적으로 연결되며, 이에 따라 채널들(242)에 전기적으로 연결될 수 있다. 비트 라인(410)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다. 예시적인 실시예들에 따르면, 비트 라인(410)은 상기 제2 방향으로 연장되며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
비트 라인 콘택(400)은 제5 절연막(390)을 관통하는 제2 개구(405)를 채우며, 패드(270) 상면에 접촉한다. 비트 라인 콘택(400)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 포함할 수 있다.
제5 절연막(390)은 제1 및 제4 절연막 패턴들(115, 380), 패드(270) 및 분리막 패턴(130) 상에 형성된다. 예시적인 실시예들에 따르면, 제5 절연막(390)은 산화물과 같은 절연 물질을 포함할 수 있다.
전술한 바와 같이 상기 수직형 메모리 장치에서, 제1 홀 확장부(151) 내부에 형성된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192) 부분은 홀(150)의 나머지 부분, 예를 들어 상부에 비해 넓은 직경을 가질 수 있으며, 각 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)의 뚫린 저면 중앙부는 충분히 넓어서 이에 의해 노출되는 반도체 패턴(160) 상면 부분이 충분히 넓은 면적을 가질 수 있다. 이에 따라, 터널 절연막 패턴(190) 상에 형성되는 채널(242)은 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)의 상기 뚫린 저면 중앙부를 통해 하부의 반도체 패턴(160) 상면에 충분히 접촉할 수 있으므로, 상기 수직형 메모리 장치는 우수한 전기적 특성을 가질 수 있다.
도 4 내지 도 22는 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 1 내지 도 3에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다.
도 4를 참조하면, 기판(100) 상에 제1 절연막(110) 및 제1 희생막(120)을 교대로 반복적으로 적층한다. 이에 따라, 복수의 제1 절연막들(110) 및 복수의 제1 희생막들(120)이 상기 제1 방향을 따라 교대로 적층될 수 있다. 일 실시예에 있어서, 2개 층의 제1 절연막들(110) 및 2개 층의 제1 희생막들(120)이 기판(100) 상에 교대로 형성될 수 있다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110) 및 제1 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 특히, 기판(100) 상면에 직접 형성되는 최하층 제1 절연막(110)의 경우, 기판(100) 상면에 대한 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있다. 예를 들어, 제1 절연막들(110)은 피이-테오스(PE-TEOS), 고밀도 플라즈마(HDP) 산화물 또는 피이오엑스(PEOX)를 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
도 5를 참조하면, 제1 절연막들(110) 및 제1 희생막들(120) 중 최상위층 상에 적어도 하나 이상의 제2 절연막(112) 및/또는 적어도 하나 이상의 제2 희생막(도시되지 않음)을 형성한다. 도면상에서는 하나의 제2 절연막(112)이 형성된 것으로 도시되어 있으며, 복수의 제2 절연막들(112) 및/또는 하나 이상의 제2 희생막들(122, 도 24 등 참조)이 형성되는 경우에 대해서는 후술하기로 한다.
예시적인 실시예들에 따르면, 제2 절연막(112)은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 절연막(112)은 제1 절연막(110)에 비해 높은 식각률을 갖는 실리콘 산화물을 사용하여 형성될 수 있다. 즉, 제1 및 제2 절연막들(110, 112)을 습식 식각하는 데 식각액으로 사용되는 불산에 대해 상대적으로 높은 식각률을 갖는 실리콘 산화물을 사용하여 형성할 수 있다. 이에 따라, 제2 절연막(112)은 제1 절연막(110)과 다른 물질로 형성하거나 동일한 물질에 불순물을 더 도핑하여 형성할 수 있으며, 이와는 달리 제1 절연막(110)과 동일한 불순물이 도핑된 동일한 물질로 형성하되, 상대적으로 상기 불순물의 농도가 높도록 형성하여 높은 식각률을 갖도록 하거나, 혹은 동일한 물질로 형성하되 상대적으로 저온에서 증착 공정을 수행하여 다공질 막으로 형성함으로써 결과적으로 높은 식각률을 갖도록 형성할 수도 있다.
예를 들어, 제1 절연막(110)이 피이오엑스(PEOX)를 포함하는 경우, 제2 절연막(112)은 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 사용하여 형성할 수 있고, 제1 절연막(110)이 피이-테오스(PE-TEOS)를 포함하는 경우, 제2 절연막(112)은 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 사용하여 형성할 수 있으며, 제1 절연막(110)이 고밀도(HDP) 산화물을 포함하는 경우, 제2 절연막(112)은 피이-테오스(PE-TEOS), 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 사용하여 형성할 수 있다.
도 6을 참조하면, 제2 절연막들(112) 및 제1 희생막들(도시되지 않음) 중 최상위층 상에 제1 절연막(110) 및 제1 희생막(120)을 교대로 반복적으로 형성한다. 도면상에서는 하나의 제2 절연막(112)만이 도시되어 있으므로, 제2 절연막(112) 상에 제1 희생막(120) 및 제1 절연막(110)이 교대로 반복적으로 형성될 수 있다.
제1 희생막(120) 및 제1 절연막(110)은 도 4를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 통해 형성될 수 있다.
한편, 제1 및 제2 절연막들(110, 112) 및 제1 희생막(120)이 적층되는 수는 이후 형성되는 그라운드 선택 라인(GSL)(346, 도 21 참조), 워드 라인(342, 도 21 참조) 및 스트링 선택 라인(SSL)(344, 도 21 참조)이 적층되는 수에 따라 달라질 수 있다. 본 실시예에서, GSL(346) 및 SSL(344)은 각각 2개의 층에 형성되고, 워드 라인(342)은 4개의 층에 형성된다. 이에 따라, 제1 희생막(120)은 모두 8개의 층으로 적층되고 제1 및 제2 절연막들(110, 112)은 모두 9개의 층으로 적층될 수 있다. 하지만, 제1 및 제2 절연막들(110, 112) 및 제1 희생막(120)이 적층되는 수는 이에 한정되지는 않으며, 예를 들어, GSL(346) 및 SSL(344)은 각각 1개의 층에 형성되고 워드 라인(342)은 2개, 8개 혹은 16개의 층에 형성될 수도 있으며, 이 경우 제1 희생막(120)은 모두 4개, 10개 혹은 18개의 층에 형성되고 제1 및 제2 절연막들(110, 112)은 모두 5개, 11개 혹은 19개의 층에 형성될 수 있다.
본 실시예에서 제2 절연막(112)은 GSL(346)과 워드 라인(342) 사이에 형성되는 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니며, 이와는 다른 위치에 형성되는 실시예들에 대해서는 도 27 등을 참조로 후술하기로 한다.
도 7을 참조하면, 제1 절연막들(110) 및 제1 희생막들(120)을 부분적으로 관통하는 트렌치(135)를 형성하고, 트렌치(135)를 채우는 분리막 패턴(130)을 형성한다.
예시적인 실시예들에 있어서, 트렌치(135)는 사진 식각 공정을 통해, 이후 SSL(344)이 형성되는 층의 제1 희생막들(120) 및 이들 상에 형성된 제1 절연막들(110)을 관통하도록 형성될 수 있으며, 나아가 트렌치(135)는 SSL(344)이 형성되는 층의 제1 희생막(120) 바로 아래에 형성된 제1 절연막(110)도 부분적으로 관통할 수 있다. 예시적인 실시예들에 있어서, 트렌치(135)는 상기 제3 방향으로 연장되도록 형성될 수 있다.
이후, 트렌치(135)를 충분히 채우는 분리막을 제1 절연막(110) 상에 형성한 후, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 분리막을 평탄화함으로써, 트렌치(135)를 매립하는 분리막 패턴(130)을 형성할 수 있다. 상기 분리막은 제1 희생막들(120)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산화물과 같은 산화물을 사용하여 형성될 수 있다. 또한, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 통해 수행될 수 있다.
한편, 분리막 패턴(130)은 경우에 따라 형성되지 않고 생략될 수도 있다.
도 8을 참조하면, 제1 및 제2 절연막들(110, 112) 및 제1 희생막들(120)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(150)을 형성한다. 이때, 기판(100) 상면을 충분히 노출시키기 위하여 기판(100) 상의 제1 절연막(110)이 일부 과도하게 식각이 수행될 수 있으며, 이에 따라 기판(100) 상부의 일부가 함께 제거되어 제1 리세스(도시되지 않음)가 형성될 수도 있다.
예시적인 실시예들에 따르면, 홀들(150)은 최상층 제1 절연막(110) 상에 하드 마스크(140)를 형성하고, 하드 마스크(140)를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 각 홀들(150)은 상기 제1 방향으로 연장되도록 형성될 수 있다. 즉, 각 홀들(150)은 기판(100) 상면에 수직한 측벽 프로파일을 갖도록 형성될 수 있다. 하지만, 상기 건식 식각 공정의 특성 상, 각 홀들(150)은 아래로 갈수록 폭이 좁아지도록 형성되어, 상기 측벽 프로파일이 기판(100) 상면에 완전히 수직하지 않을 수 있으며, 도면상에서는 이것이 도시되어 있다.
예시적인 실시예들에 있어서, 하드 마스크(140)는 제1 및 제2 절연막들(110, 112) 및 제1 희생막들(120)이 각각 포함하는 실리콘 산화물 및 실리콘 질화물과 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘, 비정질 실리콘 등을 사용하여, CVD 공정, PECVD 공정, ALD 공정 등을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 홀들(150)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 홀 어레이는 상기 제3 방향을 따라 복수 개로 형성된 제1 홀들을 포함하는 제1 홀 열(hole column)과, 상기 제3 방향을 따라 복수 개로 형성된 제2 홀들을 포함하면서 상기 제2 방향으로 상기 제1 홀 열과 일정 간격 이격된 제2 홀 열을 포함할 수 있다. 이때, 상기 제1 홀들은 상기 제2 홀들로부터 상기 제2 방향 혹은 제3 방향과 예각을 이루는 제4 방향에 각각 위치할 수 있다. 이에 따라, 상기 제1 및 제2 홀들은 전체적으로 상기 제3 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다. 이와 같이 상기 제1 및 제2 홀들이 지그재그로 배열됨에 따라서, 단위 면적 내에 보다 많은 수의 홀들(150)이 배열될 수 있다.
또한, 상기 홀 어레이는 상기 제2 방향을 따라 상기 제1 홀 열과 일정 간격으로 이격된 제3 및 제4 홀 열들을 포함할 수 있다. 예시적인 실시예들에 있어서, 상기 제3 및 제4 홀 열들은, 상기 제1 홀 열에 인접하며 상기 제1 및 제3 방향에 의해 정의되는 가상의 면, 예를 들어 분리막 패턴(130)의 상기 제1 방향으로의 연장면을 기준으로 상기 제1 및 제2 홀 열들에 각각 대칭적으로 배치될 수 있으며, 복수 개의 제3 및 제4 홀들을 각각 포함할 수 있다. 이에 따라, 상기 제1 홀 열과 상기 제3 홀 열 사이의 이격 거리는 상기 제2 홀 열과 상기 제4 홀 열 사이의 이격 거리에 비해 작을 수 있다.
한편, 상기 제1 내지 제4 홀 열들은 하나의 분리막 패턴(130)을 중심으로 하나의 홀 세트(set)를 정의할 수 있으며, 상기 홀 세트는 상기 제2 방향을 따라 반복적으로 배열되어 상기 홀 어레이를 형성할 수 있다.
도 9를 참조하면, 각 홀들(150)에 의해 노출된 제2 절연막(112) 부분을 제거하여 제1 홀 확장부(151)를 형성한다.
예시적인 실시예들에 있어서, 제1 홀 확장부(151)는 불산을 식각액으로 사용하는 습식 식각 공정을 통해 형성될 수 있다. 이에 따라, 불산에 대해서, 제1 절연막(110) 혹은 제1 희생막(120)에 비해 상대적으로 높은 식각률을 갖는 제2 절연막(112)이 용이하게 식각될 수 있으며, 제2 절연막(112)을 관통하는 제1 홀 확장부(151)는 제1 절연막(110) 또는 제1 희생막(120)을 관통하는 홀(150)의 다른 영역에 비해 상대적으로 넓은 수평 면적을 가질 수 있다.
도 10을 참조하면, 각 홀들(150)을 부분적으로 채우는 반도체 패턴(160)을 형성한다.
구체적으로, 홀들(150)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 홀들(150)을 부분적으로 채우는 반도체 패턴(160)을 형성할 수 있다. 이에 따라, 반도체 패턴(160)은 기판(100)의 재질에 따라 단결정 실리콘 혹은 단결정 게르마늄을 포함하도록 형성될 수 있으며, 경우에 따라 불순물이 도핑될 수도 있다. 이와는 달리, 홀들(150)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 반도체 패턴(160)을 형성할 수도 있다.
예시적인 실시예들에 있어서, 반도체 패턴(160)은 그 상면이 제1 홀 확장부(151) 내에 위치하도록 형성될 수 있다. 이에 따라 본 실시예에서는, 반도체 패턴(160)이 이후 GSL(346)이 형성되는 층의 제1 희생막(120)의 상면보다 높은 상면을 갖도록 형성될 수 있다.
한편, 실리콘을 포함하는 하드 마스크(140) 상에 반도체 패턴(160)이 형성되는 것을 방지하기 위하여, 하드 마스크(140) 상에 산화물을 증착하는 공정을 더 수행할 수도 있다.
도 11을 참조하면, 홀들(150)의 내측벽, 반도체 패턴(160)의 상면 및 하드 마스크(140)의 상면에 제1 블로킹막(170), 전하 저장막(180), 터널 절연막(190), 제1 채널막(200), 식각 저지막(210) 및 스페이서막(220)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제1 블로킹막(170)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 전하 저장막(180)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 터널 절연막(190)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 채널막(200)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성할 수 있다. 제1 채널막(200)이 비정질 실리콘을 사용하여 형성되는 경우, 이후 LEG 공정 혹은 SPE 공정을 추가적으로 수행하여 이를 결정질 실리콘으로 변환시킬 수 있다.
예시적인 실시예들에 있어서, 식각 저지막(210)은 제1 블로킹막(170)과 실질적으로 동일한 물질, 예를 들어 실리콘 산화물을 사용하여 형성할 수 있고, 스페이서막(220)은 전하 저장막(180)과 실질적으로 동일한 물질, 예를 들어 실리콘 질화물을 사용하여 형성할 수 있다.
한편, 제1 블로킹막(170)을 형성하기 이전에 보호막(도시되지 않음)을 홀들(150)의 내측벽, 반도체 패턴(160)의 상면 및 하드 마스크(140)의 상면에 형성할 수도 있다. 상기 보호막은 실리콘 산화물을 사용하여 형성할 수 있으며, 이후 제1 희생막들(120)을 제거하는 공정(도 19 참조)에서 제1 블로킹막(170)의 손상을 방지할 수 있다.
한편, 기판(100)에 근접하도록 아래로 가면서 홀(150)의 면적이 점차 좁아지더라도, 제1 홀 확장부(151)에 의해 부분적으로 공간이 확장되었으므로, 제1 블로킹막(170), 전하 저장막(180), 터널 절연막(190), 제1 채널막(200), 식각 저지막(210) 및 스페이서막(220)은 반도체 패턴(160) 상면에 보다 용이하게 형성될 수 있다.
도 12를 참조하면, 스페이서막(220)을 이방성 식각하여 반도체 패턴(160) 상면에 형성된 부분을 제거함으로써 각 홀들(150)의 내측벽 상에 스페이서(222)를 형성한 후, 스페이서(222)를 식각 마스크로 사용하여 하부의 식각 저지막(210) 및 제1 채널막(200)을 각각 식각함으로써, 터널 절연막(190) 일부를 노출시키는 식각 저지막 패턴(212) 및 제1 채널(202)을 각각 형성한다. 즉, 반도체 패턴(160) 상면의 중앙부 및 하드 마스크(140) 상에 형성된 식각 저지막(210) 및 제1 채널막(200) 부분이 제거될 수 있다.
이때, 제1 홀 확장부(151)에 의해 반도체 패턴(160) 상면이 상대적으로 넓은 면적을 가질 수 있으므로, 반도체 패턴(160) 상면의 식각 저지막(210) 부분 및 제1 채널막(200) 부분이 보다 용이하게 식각될 수 있다. 특히, 각 홀들(150)이 큰 종횡비를 가짐에 따라 하부로 갈수록 폭이 좁아지도록 형성되는 경우, 각 홀들(150) 내측벽 상에 형성된 스페이서(222)를 식각 마스크로 사용하여 식각 저지막(210) 및 제1 채널막(200)을 식각할 때, 스페이서(222)에 의해 오픈되는 영역이 매우 좁아 식각하기가 어려울 수 있다. 하지만, 예시적인 실시예들에 따라 제1 홀 확장부(151)가 형성됨으로써, 스페이서(222)에 의해 오픈되는 영역이 상대적으로 증가함으로써 식각이 좀 더 용이해질 수 있다. 이와 같은 효과는 후술하는 제2 및 제3 홀 확장부들(152, 153, 도 26, 28 참조)을 갖는 홀(150)의 경우, 그 확장되는 영역이 수직 방향으로 더 커짐으로써 더욱 더 증대될 수 있다.
도 13을 참조하면, 노출된 터널 절연막(190) 부분 및 그 하부의 전하 저장막(180) 부분을 제거하여 각각 터널 절연막 패턴(192) 및 전하 저장막 패턴(182)을 형성할 수 있으며, 이에 따라 제1 블로킹막(170)의 일부가 노출될 수 있다.
예시적인 실시예들에 있어서, 터널 절연막(190) 및 전하 저장막(180)은 습식 식각 공정을 통해 식각될 수 있다. 즉, 실리콘 산화물을 포함하는 터널 절연막(190)은 불산을 식각액으로 하여 식각될 수 있으며, 실리콘 질화물을 포함하는 전하 저장막(180)은 인산 혹은 황산을 식각액으로 하여 식각될 수 있다. 이때, 실리콘 질화물을 포함하는 스페이서(222)가 함께 식각되어 제1 채널(202)이 노출될 수 있다.
전술한 바와 같이, 반도체 패턴(160) 상면의 식각 저지막(210) 및 제1 채널막(200) 부분이 용이하게 제거되어 각각 식각 저지막 패턴(212) 및 제1 채널(202)이 형성되므로, 이들에 의해 노출된 터널 절연막(190) 및 전하 저장막(180) 부분도 용이하게 제거될 수 있다.
도 14를 참조하면, 노출된 제1 블로킹막(170) 부분을 제거하여 제1 블로킹막 패턴(172)을 형성할 수 있으며, 이에 따라 반도체 패턴(160)의 상면 중앙부 및 하드 마스크(140)의 상면이 노출될 수 있다. 전술한 바와 같이, 반도체 패턴(160) 상면의 터널 절연막(190) 및 전하 저장막(180) 부분이 용이하게 제거되어 터널 절연막 패턴(192) 및 전하 저장막 패턴(182)이 각각 형성되므로, 이에 의해 노출된 제1 블로킹막(170) 부분도 용이하게 제거될 수 있다.
예시적인 실시예들에 있어서, 실리콘 산화물을 포함하는 제1 블로킹막(170)은 불산을 식각액으로 하는 습식 식각 공정을 통해 식각될 수 있다. 이때, 제1 채널(202)은 제1 블로킹막(170)과는 다른 물질을 포함하므로, 그 하부에 형성된 터널 절연막 패턴(192), 전하 저장막 패턴(182) 및 제1 블로킹막(170) 부분은 제1 채널(202)에 의해 보호될 수 있다.
도 15를 참조하면, 제2 채널막을 제1 채널(202), 노출된 반도체 패턴(160) 상면 중앙부 및 하드 마스크(140) 상에 형성한다.
예시적인 실시예들에 있어서, 상기 제2 채널막은 제1 채널(202)과 실질적으로 동일한 물질을 사용하여 형성될 수 있으며, 이에 따라 제1 채널(202)과 상기 제2 채널막은 서로 병합될 수 있다. 이하에서는, 상기 병합된 막을 단순히 제2 채널막(240)으로 통칭하기로 한다.
한편, 전술한 바와 같이, 제1 홀 확장부(151)에 의해 반도체 패턴(160) 상면에 적층된 제1 블로킹막(170), 전하 저장막(180) 및 터널 절연막(190)이 용이하게 제거되어 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)이 각각 형성되므로, 제2 채널막(240)은 반도체 패턴(160) 상면에 충분히 접촉할 수 있다.
도 16을 참조하면, 홀들(150)의 나머지 부분을 충분히 채우는 제3 절연막을 제2 채널막(240) 상에 형성한 후, 최상층 제1 절연막(110) 상면이 노출될 때까지 상기 제3 절연막, 제2 채널막(240), 터널 절연막 패턴(192), 전하 저장막 패턴(182), 제1 블로킹막 패턴(172) 및 하드 마스크(140)를 평탄화함으로써, 각 홀들(150)의 나머지 부분을 채우는 제3 절연막 패턴(260)을 형성할 수 있으며, 제2 채널막(240)은 채널(242)로 변환될 수 있다.
이에 따라, 각 홀들(150) 내 반도체 패턴(160) 상에는 제1 블로킹막 패턴(172), 전하 저장막 패턴(182), 터널 절연막 패턴(192), 채널(242) 및 제3 절연막 패턴(260)이 순차적으로 형성될 수 있다. 이때, 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192)은 각각 저면 중앙부가 뚫린 컵 형상으로 형성될 수 있고, 채널(242)은 컵 형상으로 형성될 수 있으며, 제3 절연막 패턴(260)은 필라(pillar) 형상으로 형성될 수 있다. 다만, 제1 홀 확장부(151) 내에 형성된 각 제1 블로킹막 패턴(172), 전하 저장막 패턴(182), 터널 절연막 패턴(192) 및 채널(242) 부분은 상부에 비해 넓은 직경을 가질 수 있다.
채널(242)이 형성되는 홀들(150)이 상기 제1 내지 제4 홀들을 포함하는 홀 세트 및 나아가 홀 어레이를 정의함에 따라, 채널(242)도 이에 대응하여 제1 내지 제4 채널들을 포함하는 채널 세트 및 나아가 채널 어레이를 정의할 수 있다.
도 17을 참조하면, 제3 절연막 패턴(260), 채널(242), 터널 절연막 패턴(192), 전하 저장막 패턴(182) 및 제1 블로킹막 패턴(172)으로 구성되는 제1 구조물의 상부를 제거하여 제2 리세스(275)를 형성하고, 제2 리세스(275)를 채우는 패드(270)를 형성한다.
구체적으로, 상기 제1 구조물의 상부를 에치 백 공정을 통해 제거하여 제2 리세스(275)를 형성한다. 이후, 제2 리세스(275)를 채우는 패드막을 상기 제1 구조물 및 최상층 제1 절연막(110) 상에 형성하고, 최상층 제1 절연막(110)의 상면이 노출될 때까지 상기 패드막의 상부를 평탄화하여 패드(270)를 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 패드막은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘 혹은 비정질 실리콘을 사용하여 형성될 수 있으며, 상기 패드막이 비정질 실리콘을 사용하여 형성되는 경우, 이를 결정화시키는 공정이 추가적으로 수행될 수 있다.
패드(270)는 각 채널들(242) 상에 형성되므로, 상기 채널 어레이에 대응하여 패드 어레이를 형성할 수 있다.
한편, 각 홀들(150) 내부에 형성되는 상기 제1 구조물, 반도체 패턴(160) 및 패드(270)는 제2 구조물을 정의할 수 있다.
도 18을 참조하면, 제1 및 제2 절연막들(110) 및 제1 희생막들(120)을 관통하는 제1 개구(280)를 형성하여 기판(100) 상면을 노출시킨다.
예시적인 실시예들에 따르면, 제1 개구(280)는 최상층 제1 절연막(110) 상에 하드 마스크(도시되지 않음)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다. 이에 따라, 제1 개구(280)는 상기 제1 방향으로 연장되도록 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 개구(280)는 상기 제3 방향을 따라 연장되도록 형성될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제1 및 제2 절연막들(110, 112) 및 제1 희생막들(120)은 각각 제1 및 제2 절연막 패턴들(115, 117) 및 제1 희생막 패턴들(125)로 변환될 수 있다. 이때, 각 층의 제1 및 제2 절연막 패턴들(115, 117) 및 제1 희생막 패턴들(125)은 상기 제3 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(280)는 상기 홀 세트들 사이에 형성될 수 있다.
도 19를 참조하면, 제1 희생막 패턴들(125)을 제거하여, 각 층의 제1 및 제2 절연막 패턴들(115, 117) 사이에 갭(290)을 형성하며, 갭(290)에 의해 제1 블로킹막 패턴(172)의 외측벽 일부 및 반도체 패턴(160)의 측벽 일부가 노출될 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구(280)에 의해 노출된 제1 희생막 패턴들(125)을 제거할 수 있다.
도 20을 참조하면, 노출된 제1 블로킹막 패턴(172)의 외측벽, 노출된 반도체 패턴(160)의 측벽, 갭(290)의 내벽, 제1 및 제2 절연막 패턴들(115, 117)의 표면, 노출된 기판(100) 상면, 패드(270)의 상면 및 분리막 패턴(130)의 상면에 제2 블로킹막(300)을 형성하고, 갭(290)의 나머지 부분을 충분히 채우는 게이트 전극막(340)을 제2 블로킹막(300) 상에 형성한다.
예시적인 실시예들에 따르면, 제2 블로킹막(300)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다.
예시적인 실시예들에 따르면, 게이트 금속막(340)은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막(340)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다.
도 21을 참조하면, 게이트 전극막(340)을 부분적으로 제거하여, 갭(290) 내부에 게이트 전극(342, 344, 346)을 형성한다. 예시적인 실시예들에 따르면, 상기 게이트 전극막(340)은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 게이트 전극(342, 344, 346)은 상기 제3 방향을 따라 연장될 수 있으며, 기판(100) 상면으로부터 상기 제1 방향을 따라 순차적으로 형성된 GSL(346), 워드 라인(342) 및 SSL(344)을 포함할 수 있다. 이때, 각 GSL(346), 워드 라인(342) 및 SSL(344)은 1개 혹은 수 개의 층에 형성될 수 있으며, 본 실시예에서 GSL(346) 및 SSL(344)은 2개의 층에 형성되고, 워드 라인(342)은 GSL(346) 및 SSL(344) 사이의 4개의 층으로 형성된다. 한편, GSL(346)은 반도체 패턴들(160)에 인접하여 형성되고, 워드 라인(342) 및 SSL(344)은 채널들(242)에 인접하여 형성되며, 특히 SSL(344)은 분리막 패턴(130)에 인접하여 형성된다.
한편, 게이트 전극막(340)을 부분적으로 제거할 때, 제1 및 제2 절연막 패턴들(115, 117)의 표면, 기판(100) 상면, 패드(270) 상면 및 분리막 패턴(130) 상면의 제2 블로킹막(300) 부분이 함께 제거될 수 있으며, 이에 따라 제2 블로킹막 패턴(302)이 형성될 수 있다. 제1 및 제2 블로킹막 패턴들(172, 302)은 함께 블로킹막 패턴 구조물(312)을 형성할 수 있다.
한편, 게이트 전극막(340) 및 제2 블로킹막(300)이 부분적으로 제거됨에 따라, 기판(100) 상부를 노출시키며 상기 제3 방향으로 연장되는 제1 개구(280)가 다시 형성되며, 상기 노출된 기판(100) 상부에 불순물을 주입하여 불순물 영역(105)을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 인, 비소와 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 불순물 영역(105)은 상기 제3 방향으로 연장되어 공통 소스 라인(CSL)의 역할을 수행할 수 있다.
도시되지는 않았지만, 불순물 영역(105) 상에, 예를 들어, 코발트 실리사이드 패턴 혹은 니켈 실리사이드 패턴과 같은 금속 실리사이드 패턴을 더 형성할 수도 있다.
도 22를 참조하면, 제1 개구(280)를 채우는 제4 절연막 패턴(380)을 형성한다. 예시적인 실시예들에 따르면, 제1 개구(280)를 채우는 제4 절연막을 기판(100) 및 최상층 제1 절연막 패턴(115) 상에 형성한 후, 최상층 제1 절연막 패턴(115)의 상면이 노출될 때까지 상기 제4 절연막 상부를 평탄화함으로써, 제4 절연막 패턴(380)을 형성할 수 있다.
다시 도 2를 참조하면, 제1 및 제4 절연막 패턴들(115, 380), 패드(270) 및 분리막 패턴(130) 상에 제5 절연막(390)을 형성하고, 패드(270) 상면을 노출시키는 제2 개구(405)를 형성한다. 예시적인 실시예들에 따르면, 제2 개구(405)는 패드(270)에 대응하도록 복수 개로 형성되어 제2 개구 어레이를 형성할 수 있다.
이후, 제2 개구(405)를 채우는 비트 라인 콘택(400)을 패드(270) 상에 형성하고, 비트 라인 콘택(400)에 전기적으로 연결되는 비트 라인(410)을 형성하여 상기 수직형 메모리 장치를 완성한다. 비트 라인 콘택(400) 및 비트 라인(410)은 금속, 금속 질화물, 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 비트 라인 콘택(400)은 패드(270)에 대응하도록 복수 개로 형성되어 비트 라인 콘택 어레이를 형성할 수 있으며, 비트 라인(410)은 각각이 상기 제2 방향으로 연장되도록 상기 제3 방향을 따라 복수 개로 형성될 수 있다.
도 23은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제2 홀 확장부(152)의 하부에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제2 홀 확장부(152)를 포함할 수 있다. 제2 홀 확장부(152)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제2 홀 확장부(152)는 제2 절연막 패턴(117) 및 게이트 전극(342, 344, 346)의 일부를 관통한다. 본 실시예에서는 1개 층에 제2 절연막 패턴(117)이 형성되고 제2 홀 확장부(152)가 게이트 전극(342, 344, 346) 중에서 1개 층의 워드 라인(342)을 관통함에 따라, 제2 홀 확장부(152)는 1개의 제2 절연막 패턴(117) 및 1개의 워드 라인(342)의 두께의 합에 해당하는 수직 길이를 가질 수 있다. 한편, 제2 홀 확장부(152)가 관통하는 층의 워드 라인(342)은 다른 층의 워드 라인들(342)에 비해 수평 길이가 다소 짧을 수 있다.
제2 홀 확장부(152)는 도 1 내지 도 3을 참조로 설명한 제1 홀 확장부(151)에 비해 수직 길이가 길게 형성되므로, 홀(150)이 경사진 측벽 프로파일을 갖는 경우, 제2 홀 확장부(152) 하부에 상면이 위치하는 반도체 패턴(160)은 채널(242)과 보다 넓은 면적에서 접촉할 수 있어 우수한 전기적 특성을 가질 수 있다.
도 24 내지 도 26은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 23에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 4 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 24를 참조하면, 먼저 도 4 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 각각 복수의 층에 제1 절연막(110) 및 제1 희생막(120)을 형성하며, 최상위 층의 제1 희생막(120) 상에 1개 층의 제2 절연막(112)을 형성한다.
이후, 제2 절연막(112) 상에 제2 희생막(122)을 형성한다.
예시적인 실시예들에 따르면, 제2 희생막(122)은 제1 희생막(120)에 비해 높은 식각률을 갖는 실리콘 질화물을 사용하여 형성될 수 있다. 즉, 제1 및 제2 희생막들(120, 122)을 습식 식각하는 데 식각액으로 사용되는 인산 혹은 황산에 대해 상대적으로 높은 식각률을 갖는 실리콘 질화물을 사용하여 형성할 수 있다. 이에 따라, 제2 희생막(122)은 제1 희생막(120)에 비해 질소의 함유량이 높은 실리콘 질화물로 형성하거나 동일한 함량비의 실리콘 질화물에 불순물을 더 도핑하여 형성할 수 있으며, 이와는 달리 동일한 함량비의 실리콘 질화물로 형성하되 상대적으로 저온에서 증착 공정을 수행하여 다공질 막으로 형성함으로써 결과적으로 높은 식각률을 갖도록 형성할 수도 있다.
도 25를 참조하면, 도 6을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 제2 희생막(122) 상에 제1 절연막(110) 및 제1 희생막(120)을 교대로 반복적으로 형성한다.
도 26을 참조하면, 도 7 내지 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 분리막 패턴(130)과, 제2 홀 확장부(152)를 갖는 홀(150)이 형성될 수 있다.
제2 홀 확장부(152)는 각 홀들(150)에 의해 노출된 제2 절연막(112) 및 제2 희생막(122) 부분을 제거하여 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 절연막(112)은 불산을 식각액으로 사용하는 습식 식각 공정을 통해 식각될 수 있으며, 제2 희생막(122)은 인산 혹은 황산을 식각액으로 사용하는 습식 식각 공정을 통해 식각될 수 있다. 제2 희생막(122)은 인산 혹은 황산에 대해서 제1 희생막(120)에 비해 상대적으로 높은 식각률을 가지므로 용이하게 식각될 수 있다. 제2 절연막(112) 및 제2 희생막(122)을 관통하는 제2 홀 확장부(152)는 제1 절연막(110) 또는 제1 희생막(120)을 관통하는 홀(150)의 다른 영역에 비해 상대적으로 넓은 수평 면적을 가질 수 있다.
다시 도 23을 참조하면, 도 10 내지 도 22 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
제2 홀 확장부(152)는 제1 홀 확장부(151)에 비해 수직 길이가 길게 형성되며, 반도체 패턴(160)은 제2 홀 확장부(152) 하부에 상면이 위치하도록 형성된다. 이에 따라 홀(150)이 경사진 측벽 프로파일을 갖는 경우, 스페이서(222)에 의해 오픈되는 영역이 제1 홀 확장부(151)에 비해 제2 홀 확장부(152)에서 더 넓다. 따라서 반도체 패턴(160) 상면에 형성된 제1 블로킹막(170), 전하 저장막(180) 및 터널 절연막(190) 부분이 보다 용이하게 제거될 수 있으며, 터널 절연막 패턴(192) 상에 형성되는 채널(242)이 반도체 패턴(160) 상면의 보다 넓은 부분에서 접촉할 수 있다.
도 27은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 23에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 27을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제3 홀 확장부(153) 내에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제3 홀 확장부(153)를 포함할 수 있다. 제3 홀 확장부(153)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제3 홀 확장부(153)는 제2 절연막 패턴(117) 및 게이트 전극(342, 344, 346)의 일부를 관통한다. 본 실시예에서는 복수의 층(도면상에서는 3개 층)에 제2 절연막 패턴(117)이 형성되고 제3 홀 확장부(153)가 게이트 전극(342, 344, 346) 중에서 3개 층의 워드 라인(342)을 관통하므로, 제3 홀 확장부(153)는 3개의 제2 절연막 패턴(117) 및 3개의 워드 라인(342)의 두께의 합에 해당하는 수직 길이를 가질 수 있다. 한편, 제3 홀 확장부(153)가 관통하는 워드 라인들(342)은 다른 층의 워드 라인(342)에 비해 수평 길이가 다소간 짧을 수 있다.
제3 홀 확장부(153)는 도 23을 참조로 설명한 제2 홀 확장부(152)에 비해 수직 길이가 길게 형성되므로, 홀(150)이 경사진 측벽 프로파일을 갖는 경우, 제3 홀 확장부(153) 하부에 상면이 위치하는 반도체 패턴(160)은 채널(242)에 보다 넓은 면적에서 접촉할 수 있어 우수한 전기적 특성을 가질 수 있다.
한편, 도면상에는 예시적으로 3개 층에 형성된 제2 절연막 패턴(117) 및 3개 층의 워드 라인(342)을 관통하는 제3 홀 확장부(153)가 도시되고 있으나, 이에 국한되지 않고 임의의 복수의 층에 형성된 제2 절연막 패턴(117) 및 워드 라인(342)을 관통하도록 제3 홀 확장부(153)가 형성될 수 있음은 당업자에게 자명하다 할 것이다.
도 28은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 27에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 24 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 24 내지 도 25를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만, 2개 층의 제1 절연막(110) 및 2개 층의 제1 희생막(120)을 형성한 후, 복수 층의 제2 희생막(122) 및 복수 층의 제2 절연막(112)을 형성하고, 복수의 층의 제1 희생막(120) 및 복수 층의 제1 절연막(110)을 형성한다는 점에서 차이가 있다.
이후, 도 28을 참조하면, 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 분리막 패턴(130)과, 제3 홀 확장부(153)를 갖는 홀(150)이 형성될 수 있다.
제3 홀 확장부(153)는 각 홀들(150)에 의해 노출된 제2 절연막(112) 및 제2 희생막(122) 부분을 제거하여 형성할 수 있다.
다시 도 27을 참조하면, 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
제3 홀 확장부(153)는 제2 홀 확장부(152)에 비해 수직 길이가 길게 형성되며, 반도체 패턴(160)은 제3 홀 확장부(153) 하부에 상면이 위치하도록 형성된다. 이에 따라 홀(150)이 경사진 측벽 프로파일을 갖는 경우, 스페이서(222)에 의해 오픈되는 영역이 제2 홀 확장부(152)에 비해 제3 홀 확장부(153)에서 더 넓다. 따라서 반도체 패턴(160) 상면에 형성된 제1 블로킹막(170), 전하 저장막(180) 및 터널 절연막(190) 부분이 보다 용이하게 제거될 수 있으며, 터널 절연막 패턴(192) 상에 형성되는 채널(242)이 반도체 패턴(160) 상면에 보다 넓은 부분에서 접촉할 수 있다.
도 29는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 23에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 29를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제4 홀 확장부(154) 내에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제4 홀 확장부(154)를 포함할 수 있다. 제4 홀 확장부(154)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제4 홀 확장부(154)는 제2 절연막 패턴(117) 및 게이트 전극(342, 344, 346)의 일부를 관통한다. 본 실시예에서는 1개 층에 제2 절연막 패턴(117)이 형성되고 제4 홀 확장부(154)가 1개 층의 GSL(346)을 관통함에 따라, 제4 홀 확장부(154)는 1개의 제2 절연막 패턴(117) 및 1개의 GSL(346)의 두께의 합에 해당하는 수직 길이를 가질 수 있다. 한편, 제4 홀 확장부(154)에 인접하는 GSL(346)은 다른 층의 GSL(346)에 비해 수평 길이가 다소간 짧을 수 있다.
홀(150) 하부를 채우는 반도체 패턴(160)의 상면은 제4 홀 확장부(154)의 상부에 위치한다. 이에 따라, 채널(242)과 반도체 패턴(160)이 용이하게 접촉하는 효과는 도 23을 참조로 설명한 실시예에서와 실질적으로 동일할 수 있으며, 다만 제4 홀 확장부(154)는 제2 홀 확장부(152)와는 달리 제2 절연막 패턴(117) 하부의 게이트 전극 즉 GSL(346)을 관통하는 차이점이 있다.
도 30은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 29에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 24 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 24 내지 도 25를 참조로 설명한 공정들과 유사한 공정들을 수행한다. 다만, 2개 층의 제1 절연막(110) 및 1개 층의 제1 희생막(120)을 형성한 후, 1개 층의 제2 희생막(122) 및 1개 층의 제2 절연막(112)을 형성하고, 각각 복수의 층의 제1 희생막(120) 및 제1 절연막(110)을 형성한다는 점에서 차이가 있다.
이후, 도 30을 참조하면, 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 이에 따라, 분리막 패턴(130)과, 제4 홀 확장부(154)를 갖는 홀(150)이 형성될 수 있다.
제4 홀 확장부(154)는 각 홀들(150)에 의해 노출된 제2 희생막(122) 및 제2 절연막(112) 부분을 제거하여 형성할 수 있다.
다시 도 29를 참조하면, 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 31은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 29에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 31을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제5 홀 확장부(155) 내에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제5 홀 확장부(155)를 포함할 수 있다. 제5 홀 확장부(155)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제5 홀 확장부(155)는 제2 절연막 패턴(117) 및 게이트 전극(342, 344, 346)의 일부를 관통한다. 본 실시예에서는 3개 층에 제2 절연막 패턴(117)이 형성되고 제5 홀 확장부(155)가 2개 층의 GSL(346)를 관통함에 따라, 제5 홀 확장부(155)는 3개의 제2 절연막 패턴(117) 및 2개의 GSL(346)의 두께의 합에 해당하는 수직 길이를 가질 수 있다. 한편, GSL(346)은 제5 홀 확장부(155)를 관통하므로 워드 라인(342)이나 SSL(344)에 비해 수평 길이가 다소간 짧을 수 있다.
홀(150) 하부를 채우는 반도체 패턴(160)의 상면은 제5 홀 확장부(155)의 상부에 위치한다. 이에 따라, 채널(242)과 반도체 패턴(160)이 용이하게 접촉하는 효과는 도 29를 참조로 설명한 실시예에서와 동일할 수 있으며, 다만 제5 홀 확장부(155)는 제4 홀 확장부(154)와는 달리 모든 층의 GSL(346)을 관통하는 차이점이 있다.
도 32는 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 31에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 30을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 30을 참조로 설명한 공정들과 유사한 공정들을 수행하여, 분리막 패턴(130)과, 제5 홀 확장부(155)를 갖는 홀(150)이 형성한다. 다만, 3개 층의 제2 절연막(112) 및 2개 층의 제2 희생막(122)을 형성한 후, 복수의 층의 제1 희생막(120) 및 복수의 층의 제1 절연막(110)을 형성한다는 점에서 다소 차이가 있다.
이후, 다시 도 31을 참조하면, 도 29 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써, 상기 수직형 메모리 장치를 완성할 수 있다.
도 33은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 반도체 패턴을 제외하면, 도 1 내지 도 3에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 33을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제6 홀 확장부(156) 내에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제6 홀 확장부(156)를 포함할 수 있다. 제6 홀 확장부(156)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제6 홀 확장부(156)는 제2 절연막 패턴(117)을 관통한다. 본 실시예에서는 2개 층에 형성된 GSL(346) 사이에 하나의 제2 절연막 패턴(117)이 형성되며, 이에 따라 제6 홀 확장부(156)는 1개의 제2 절연막 패턴(117)의 두께에 해당하는 수직 길이를 가질 수 있다.
홀(150) 하부를 채우는 반도체 패턴(160)의 상면은 제6 홀 확장부(156)의 내부에 위치한다. 이에 따라, 채널(242)과 반도체 패턴(160)이 용이하게 접촉하는 효과는 도 1 내지 도 3을 참조로 설명한 실시예에서와 유사할 수 있다. 다만, 본 실시예에서의 반도체 패턴(160) 상면은 도 1 내지 도 3을 참조로 설명한 실시예에 따른 반도체 패턴(160) 상면보다는 낮은 위치에 형성된다.
도 34는 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 33에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 4 내지 도 22를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만 본 실시예에서는, 1개 층의 제1 절연막(110) 및 1개 층의 제1 희생막(120)을 기판(100) 상에 형성한다.
이후, 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제1 희생막(120) 상에 1개 층의 제2 절연막(112)을 형성한다.
이후, 도 6 및 도 7을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제2 절연막(112) 상에 복수의 층의 제1 희생막(120) 및 복수의 층의 제1 절연막(110)을 형성하고, 분리막 패턴(130)을 형성한다.
이제 도 34를 참조하면, 도 8 및 도 9를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제6 홀 확장부(156)를 갖는 홀(150)을 형성한다.
다시 도 33을 참조하면, 도 10 내지 도 22 및 도 1 내지 도 3을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 수직형 메모리 장치를 완성할 수 있다.
도 35는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 33에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 35를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제7 홀 확장부(157)의 내부에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제7 홀 확장부(157)를 포함할 수 있다. 제7 홀 확장부(157)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제7 홀 확장부(157)는 제2 절연막 패턴(117) 및 게이트 전극(342, 344, 346)의 일부를 관통한다. 본 실시예에서는 제7 홀 확장부(157)가 2개 층에 제2 절연막 패턴(117) 및 2개 층에 형성된 GSL(346)을 관통하며, 이에 따라 제7 홀 확장부(157)는 2개의 제2 절연막 패턴(117) 및 2개의 GSL(346)의 두께의 합에 해당하는 수직 길이를 가질 수 있다.
제7 홀 확장부(157)는 제6 홀 확장부(156)와는 달리 2개 층의 제2 절연막 패턴(117) 및 2개 층의 GSL(346)을 관통하는 차이점이 있다.
도 36은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 35에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 32 또는 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 32를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 다만 본 실시예에서는, 2개 층의 제2 절연막(112) 및 2개 층의 제2 희생막(122)을 기판(100) 상에 형성한 후, 복수의 층의 제1 절연막(110) 및 복수의 층의 제1 희생막(120)을 형성한다.
이후, 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 제7 홀 확장부(157)를 갖는 홀(150)을 형성한다.
다시 도 35를 참조하면, 도 33을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 수직형 메모리 장치를 완성할 수 있다.
도 37은 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 33에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 37을 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하고 일부가 수평적으로 확장된 홀(150)의 하부를 채우며, 상면이 제8 홀 확장부(158)의 내부에 위치하는 반도체 패턴(160), 반도체 패턴(160) 상면의 일부 및 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제8 홀 확장부(158)를 포함할 수 있다. 제8 홀 확장부(158)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제8 홀 확장부(158)는 1개 층에 형성된 제2 절연막 패턴(117)을 관통하며, 이에 따라 제8 홀 확장부(158)는 1개의 제2 절연막 패턴(117)의 두께에 해당하는 수직 길이를 가질 수 있다.
제8 홀 확장부(158)는 제6 홀 확장부(156)와는 달리 GSL(346) 하부의 제2 절연막 패턴(117)을 관통하는 차이점이 있다.
도 38은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 37에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 34를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제8 홀 확장부(158)를 갖는 홀(150)을 형성한다. 다만 본 실시예에서는, 1개 층의 제2 절연막(112)을 기판(100) 상에 형성한 후, 복수의 층의 제1 희생막(120) 및 복수의 층의 제1 절연막(110)을 형성한다.
다시 도 37을 참조하면, 도 33을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 수직형 메모리 장치를 완성할 수 있다.
도 39는 예시적인 실시예들에 따른 수직형 메모리 장치를 설명하기 위한 수직 단면도이다. 상기 수직형 메모리 장치는 반도체 패턴, 홀 확장부 및 이에 따른 게이트 전극의 형상을 제외하면, 도 23에 도시된 수직형 메모리 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 39를 참조하면, 상기 수직형 메모리 장치는 기판(100) 상에 교대로 반복적으로 적층된 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346), 기판(100) 상의 리세스(도시되지 않음)를 채우는 반도체 패턴(160), 절연막 패턴들(115, 117) 및 게이트 전극(342, 344, 346)을 관통하여 반도체 패턴(160)을 노출시키며 일부가 수평적으로 확장된 제9 홀 확장부(159)를 갖는 홀(150)의 내벽 상에 순차적으로 적층된 제1 블로킹막 패턴(172), 전하 저장막 패턴(182) 및 터널 절연막 패턴(192), 및 홀(150) 내부에서 반도체 패턴(160) 상면의 일부에 접촉하며 터널 절연막 패턴(192) 상에 형성된 채널(242)을 포함한다.
각 홀들(150)은 제9 홀 확장부(159)를 포함할 수 있다. 제9 홀 확장부(159)는 홀(150)의 다른 영역에 비해 수평적으로 확장된 공간을 가질 수 있다. 예시적인 실시예들에 있어서, 제9 홀 확장부(159)는 1개 층의 제2 절연막 패턴(117) 및 1개 층의 GSL(346)을 관통하며, 이에 따라 제9 홀 확장부(159)는 1개의 제2 절연막 패턴(117) 및 1개의 GSL(346)의 두께의 합에 해당하는 수직 길이를 가질 수 있다.
제9 홀 확장부(159)는 제2 홀 확장부(152)와는 달리 1개의 GSL(346) 및 GSL(346) 하부의 제2 절연막 패턴(117)을 관통하는 차이점이 있다.
도 40은 예시적인 실시예들에 따른 수직형 메모리 장치를 제조하는 방법을 설명하기 위한 수직 단면도들이다. 상기 도면들은 예시적으로 도 39에 도시된 수직형 메모리 장치를 제조하는 방법을 도시하지만, 반드시 이에 국한되는 것은 아니다. 또한, 상기 제조 방법은 도 24 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
먼저 도 24 내지 도 26을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여 제9 홀 확장부(159)를 갖는 홀(150)을 형성한다. 다만 본 실시예에서는, 1개 층의 제2 절연막(112) 및 1개 층의 제2 희생막(122)을 기판(100) 상에 형성한 후, 복수의 층의 제1 희생막(120) 및 복수의 층의 제1 절연막(110)을 형성한다.
다시 도 37을 참조하면, 도 27을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행하여, 상기 수직형 메모리 장치를 완성할 수 있다. 다만 본 실시예에서는, 반도체 패턴(160)이 홀(150) 형성 공정에서 형성된 기판(100) 상의 리세스(도시되지 않음)만을 채우도록 형성되며, 그 상면이 상기 리세스가 형성되지 않은 기판(100) 상면과 실질적으로 동일 평면에 형성되는 차이점이 있다.
본 발명의 실시예들에 따른 수직형 메모리 장치 및 그 제조 방법은 수직 채널 형성을 위한 홀 내부에 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹막 패턴을 형성하는 모든 수직형 메모리 장치에 적용될 수 있다.
상기 홀의 일부를 확장하여 형성되는 홀 확장부 및 반도체 패턴의 위치는 도면을 참조하여 일부 실시예들에 대해 설명되었으나 반드시 이에 한정되는 것은 아니며, 예를 들어 상기 홀 확장부는 기판 상에 복수의 층으로 적층되는 절연막 패턴 및 희생막 패턴의 임의의 부분을 제거하여 형성될 수 있으며, 상기 반도체 패턴은 그 상면이 상기 홀 확장부의 내부라면 임의의 위치에 형성될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 105: 불순물 영역
110: 제1 절연막 112: 제2 절연막
115: 제1 절연막 패턴 117: 제2 절연막 패턴
120: 제1 희생막 122: 제2 희생막
130: 분리막 패턴 140: 하드 마스크
150: 홀 151, 152, 153: 제1 내지 제3 홀 확장부
154, 155, 156, 157, 158, 159: 제4 내지 제9 홀 확장부
160: 반도체 패턴 170, 300: 제1, 제2 블로킹막
172, 302: 제1, 제2 블로킹막 패턴 180: 전하 저장막
182: 전하 저장막 패턴 190: 터널 절연막
192: 터널 절연막 패턴 200: 제1 채널막
202: 제1 채널 240: 제2 채널막
242: 채널 260, 380: 제3, 제4 절연막 패턴
312: 블로킹막 패턴 구조물 390: 제5 절연막
400: 비트 라인 콘택 410: 비트 라인

Claims (10)

  1. 기판 상에 절연막 및 희생막을 교대로 반복적으로 형성하는 단계;
    상기 절연막 및 상기 희생막을 부분적으로 제거하여, 상기 기판 상면, 및 상기 절연막들 및 상기 희생막들의 측벽을 노출시키는 홀을 형성하는 단계;
    상기 노출된 절연막들 중 일부를 제거하여 상기 홀의 일부를 확장하며, 상기 홀의 확장된 부분은 상기 각 희생막들과 상기 기판 상면에 평행한 수평 방향으로 오버랩되지 않는 단계;
    상기 일부가 확장된 홀을 부분적으로 채우는 반도체 패턴을 상기 노출된 기판 상면에 형성하는 단계;
    상기 홀의 내벽 및 상기 반도체 패턴 상에 블로킹막, 전하 저장막 및 터널 절연막을 순차적으로 형성하는 단계;
    상기 터널 절연막, 상기 전하 저장막 및 상기 블로킹막을 부분적으로 제거하여 상기 반도체 패턴 상면을 노출시키는 단계;
    상기 노출된 반도체 패턴 상면 및 상기 터널 절연막 상에 채널을 형성하는 단계; 및
    상기 희생막을 대체하는 게이트 전극을 형성하는 단계를 포함하는 수직형 메모리 장치의 제조 방법.
  2. 제1항에 있어서, 상기 절연막 및 상기 희생막을 교대로 반복적으로 형성하는 단계는,
    상기 기판 상에 제1 절연막 및 제1 희생막을 교대로 반복적으로 형성하는 단계;
    상기 제1 절연막 및 상기 제1 희생막 중에서 최상위층 막 상에 적어도 하나 이상의 제2 절연막 및 적어도 하나 이상의 제2 희생막을 교대로 반복적으로 형성하는 단계; 및
    상기 제2 절연막 및 상기 제2 희생막 중에서 최상위층 막 상에 상기 제1 절연막 및 상기 제1 희생막을 교대로 반복적으로 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 절연막 및 상기 제1 희생막은 각각 실리콘 산화물 및 실리콘 질화물을 포함하고, 상기 제2 절연막 및 상기 제2 희생막은 각각 불순물이 도핑된 실리콘 산화물 및 불순물이 도핑된 실리콘 질화물을 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제1 절연막은 피이-테오스(PE-TEOS), 고밀도 플라즈마(HDP) 산화물 및 피이오엑스(PEOX) 중 하나를 포함하고, 상기 제2 절연막은 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG) 및 비피에스지(BPSG) 중 하나를 포함하는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  5. 제2항에 있어서, 상기 제1 및 제2 절연막들은 불순물이 도핑된 실리콘 산화물을 포함하도록 형성될 수 있으며, 상기 제2 절연막의 불순물 농도가 상기 제1 절연막의 불순물 농도보다 높도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  6. 제2항에 있어서, 상기 제1 및 제2 희생막들은 실리콘 질화물을 포함하도록 형성되되, 상기 제2 희생막의 질소 농도가 상기 제1 희생막의 질소 농도보다 높도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  7. 제2항에 있어서, 상기 제1 및 제2 희생막들은 불순물이 도핑된 실리콘 질화물을 포함하도록 형성되되, 상기 제2 희생막의 불순물 농도가 상기 제1 희생막의 불순물 농도보다 높도록 형성되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  8. 제2항에 있어서, 상기 제2 절연막 및 상기 제2 희생막을 형성하는 단계는 상기 제1 절연막 및 상기 제1 희생막을 형성하는 단계보다 각각 낮은 온도에서 수행되는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  9. 제2항에 있어서, 상기 홀의 일부를 확장하는 단계는 습식 식각 공정을 수행하는 단계를 포함하며, 상기 제1 절연막 및 상기 제1 희생막은 각각 상기 제2 절연막 및 상기 제2 희생막보다 큰 습식 식각률을 갖는 것을 특징으로 하는 수직형 메모리 장치의 제조 방법.
  10. 기판 상에 교대로 반복적으로 적층된 절연막 패턴 및 게이트 전극;
    상기 절연막 패턴 및 상기 게이트 전극을 관통하고 일부가 수평적으로 확장된 홀의 하부를 채우며, 상면이 상기 홀의 확장된 부분 내에 위치하는 반도체 패턴;
    상기 반도체 패턴 상면의 일부 및 상기 홀의 내벽 상에 순차적으로 적층된 블로킹막 패턴, 전하 저장막 패턴 및 터널 절연막 패턴; 및
    상기 홀 내부에서 상기 반도체 패턴 상면의 일부에 접촉하며 상기 터널 절연막 패턴 상에 형성된 채널을 포함하며,
    상기 홀의 확장된 부분은 상기 기판 상면에 평행한 수평 방향으로 상기 각 게이트 전극들과 오버랩되지 않는 수직형 메모리 장치.
KR1020130004193A 2013-01-15 2013-01-15 수직형 메모리 장치 및 그 제조 방법 KR102007274B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130004193A KR102007274B1 (ko) 2013-01-15 2013-01-15 수직형 메모리 장치 및 그 제조 방법
US14/155,842 US9343475B2 (en) 2013-01-15 2014-01-15 Vertical memory devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130004193A KR102007274B1 (ko) 2013-01-15 2013-01-15 수직형 메모리 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20140092015A KR20140092015A (ko) 2014-07-23
KR102007274B1 true KR102007274B1 (ko) 2019-08-05

Family

ID=51738874

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130004193A KR102007274B1 (ko) 2013-01-15 2013-01-15 수직형 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9343475B2 (ko)
KR (1) KR102007274B1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9460931B2 (en) * 2013-09-17 2016-10-04 Sandisk Technologies Llc High aspect ratio memory hole channel contact formation
KR20150047823A (ko) * 2013-10-25 2015-05-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US9472515B2 (en) * 2014-03-11 2016-10-18 Intel Corporation Integrated circuit package
US10685972B2 (en) * 2014-09-26 2020-06-16 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods for fabricating the same
KR102285788B1 (ko) * 2014-09-29 2021-08-04 삼성전자 주식회사 메모리 소자의 제조 방법
US9496419B2 (en) * 2014-11-25 2016-11-15 Sandisk Technologies Llc Ruthenium nucleation layer for control gate electrodes in a memory structure
US9627397B2 (en) * 2015-07-20 2017-04-18 Macronix International Co., Ltd. Memory device and method for fabricating the same
US20170062467A1 (en) * 2015-08-24 2017-03-02 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102423765B1 (ko) * 2015-08-26 2022-07-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102440221B1 (ko) * 2015-09-09 2022-09-05 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102424370B1 (ko) * 2015-10-08 2022-07-22 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102509899B1 (ko) 2016-01-14 2023-03-14 삼성전자주식회사 수직형 메모리 소자 및 그 형성 방법
KR20170103524A (ko) * 2016-03-04 2017-09-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조 방법
KR102609516B1 (ko) 2016-05-04 2023-12-05 삼성전자주식회사 반도체 장치
JP6656104B2 (ja) * 2016-07-15 2020-03-04 キオクシア株式会社 半導体記憶装置
US9748268B1 (en) * 2016-09-07 2017-08-29 Kabushiki Kaisha Toshiba Semiconductor memory device
US9842849B1 (en) * 2016-09-16 2017-12-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
CN115955842A (zh) 2016-09-21 2023-04-11 铠侠股份有限公司 半导体装置
US10923492B2 (en) * 2017-04-24 2021-02-16 Micron Technology, Inc. Elevationally-extending string of memory cells and methods of forming an elevationally-extending string of memory cells
CN107731831B (zh) * 2017-08-24 2019-12-17 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法
CN107731741B (zh) * 2017-08-24 2019-01-29 长江存储科技有限责任公司 一种改善接触孔插塞氧化物凹陷的工艺方法
CN107731832B (zh) * 2017-08-24 2019-03-19 长江存储科技有限责任公司 一种顶层选择栅切线的刻蚀工艺方法
CN107658308A (zh) * 2017-08-24 2018-02-02 长江存储科技有限责任公司 一种顶层选择栅切线的光刻‑刻蚀工艺方法
KR102396583B1 (ko) 2017-11-09 2022-05-11 삼성전자주식회사 메모리 소자 및 이의 제조방법
KR102443047B1 (ko) * 2017-11-16 2022-09-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 방법 및 그에 의해 제조된 장치
CN107833892B (zh) * 2017-11-21 2019-11-26 长江存储科技有限责任公司 一种顶层选择栅切线的氧化物填充方法
KR102465936B1 (ko) * 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
JP2019161012A (ja) * 2018-03-13 2019-09-19 東芝メモリ株式会社 記憶装置
CN111627916B (zh) * 2018-04-18 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
KR102596799B1 (ko) 2018-10-24 2023-10-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
CN109473445B (zh) 2018-11-09 2021-01-29 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
KR102629478B1 (ko) 2018-11-21 2024-01-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102546653B1 (ko) * 2018-12-11 2023-06-22 삼성전자주식회사 콘택 플러그를 갖는 반도체 소자
KR102644533B1 (ko) * 2018-12-12 2024-03-07 삼성전자주식회사 수직형 반도체 소자
KR20200141807A (ko) 2019-06-11 2020-12-21 삼성전자주식회사 수직형 반도체 장치 및 그의 제조 방법
US11043412B2 (en) * 2019-08-05 2021-06-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN110741475A (zh) * 2019-08-29 2020-01-31 长江存储科技有限责任公司 三维存储器及其制造方法
JP2022534308A (ja) * 2019-10-22 2022-07-28 長江存儲科技有限責任公司 メモリストリングにポケット構造を有する三次元メモリデバイス、およびその方法
US11315945B2 (en) * 2020-01-14 2022-04-26 Macronix International Co., Ltd. Memory device with lateral offset
WO2022052040A1 (en) * 2020-09-11 2022-03-17 Yangtze Memory Technologies Co., Ltd. Method of forming top select gate trenches
US11476271B2 (en) * 2020-11-04 2022-10-18 Macronix International Co., Ltd. Memory device and manufacturing method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5376789B2 (ja) 2007-10-03 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP4675996B2 (ja) 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
US7994011B2 (en) 2008-11-12 2011-08-09 Samsung Electronics Co., Ltd. Method of manufacturing nonvolatile memory device and nonvolatile memory device manufactured by the method
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
KR101481104B1 (ko) * 2009-01-19 2015-01-13 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR101559958B1 (ko) 2009-12-18 2015-10-13 삼성전자주식회사 3차원 반도체 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 장치
KR20110090056A (ko) 2010-02-02 2011-08-10 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20110093309A (ko) 2010-02-12 2011-08-18 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20110108216A (ko) * 2010-03-26 2011-10-05 삼성전자주식회사 3차원 반도체 장치

Also Published As

Publication number Publication date
US20150200203A1 (en) 2015-07-16
KR20140092015A (ko) 2014-07-23
US9343475B2 (en) 2016-05-17

Similar Documents

Publication Publication Date Title
KR102007274B1 (ko) 수직형 메모리 장치 및 그 제조 방법
US10840256B2 (en) Vertical memory devices and methods of manufacturing the same
US10854622B2 (en) Vertical memory devices and methods of manufacturing the same
US10453859B2 (en) Methods of manufacturing vertical memory devices
KR102044823B1 (ko) 수직형 메모리 장치 및 그 제조 방법
KR102421766B1 (ko) 3차원 반도체 장치 및 그 제조 방법
US10361217B2 (en) Vertical memory devices
US9431414B2 (en) Vertical memory devices and methods of manufacturing the same
US10748923B2 (en) Vertical memory devices and methods of manufacturing the same
US9899394B2 (en) Vertical memory devices having contact plugs contacting stacked gate electrodes
US20150214242A1 (en) Vertical non-volatile memory devices and methods of manufacturing the same
US10411032B2 (en) Three-dimensional semiconductor devices including vertical structures with varied spacing
US11069709B2 (en) Vertical memory devices
US10950624B2 (en) Vertical memory devices
KR20160109989A (ko) 수직형 메모리 장치
US10868034B2 (en) Vertical memory devices with three-dimensional channels
KR20200132493A (ko) 수직형 메모리 장치 및 그 제조 방법
US11430804B2 (en) Vertical memory devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant