JP6656104B2 - 半導体記憶装置 - Google Patents

Description

本発明の実施形態は、半導体記憶装置に関する。

半導体記憶装置において、記憶密度を向上することが望まれる。

特開２０１２−１７４８７２号公報

本発明の実施形態は、記憶密度を向上できる半導体記憶装置を提供する。

本発明の実施形態によれば、半導体記憶装置は、積層体と、複数の第１メモリ部と、複数の第２メモリ部と、を含む。前記積層体は、第１方向に並び前記第１方向と交差する第２方向に延びる複数の導電層を含む。前記積層体は、第１領域と、前記第２方向において前記第１領域と並ぶ第２領域と、を含む。前記複数の導電層は、前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ。前記複数の第２メモリ部は、前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ。前記複数の第１メモリ部の１つの前記第２方向における第１中心と、前記複数の第２メモリ部の１つの前記第２方向における第２中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短い。前記複数の第１メモリ部の前記１つと、前記複数の第２メモリ部の前記１つと、の間の前記第２方向に沿う距離は、前記複数の導電層の１つの前記第１方向に沿う厚さの１．２倍以上である。

第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。 図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。 第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。 図４（ａ）〜図４（ｅ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。 図５（ａ）〜図５（ｅ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。 図６（ａ）及び図６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造途中の状態を例示する模式的斜視図である。 図７（ａ）及び図７（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。 第１の実施形態に係る別の半導体記憶装置を例示する模式的断面図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図２（ａ）及び図２（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図１は、図２（ａ）のＡ１−Ａ２線断面図である。図１は、図２（ｂ）のＡ３−Ａ４線断面図でもある。図２（ａ）は、図１のＢ１−Ｂ２線断面図である。図２（ｂ）は、図１のＢ３−Ｂ４線断面図である。

図２（ａ）に示すように、本実施形態に係る半導体記憶装置１１０は、積層体ＳＢと、複数の第１メモリ部ＭＰ１と、複数の第２メモリ部ＭＰ２と、を含む。

積層体ＳＢは、複数の導電層２１（第１導電層２１ａ及び第２導電層２１ｂなど）を含む。複数の導電層２１は、第１方向に並ぶ。

第１方向をＺ軸方向とする。第１方向に対して垂直な１つの方向をＸ軸方向とする。Ｚ軸方向及びＸ軸方向に対して垂直な方向をＹ軸方向とする。

複数の導電層２１は、第２方向に並ぶ。第２方向は、第１方向と交差する。この例では、第２方向は、Ｘ軸方向である。

複数の導電層２１の間には、絶縁層２２が設けられている。複数の導電層２１には、例えば、金属などが用いられる。絶縁層２２には、例えば、酸化物（酸化シリコンなど）などが用いられる。

積層体ＳＢは、例えば、基体１０の上に設けられる。基体１０は、例えば、シリコン基板の少なくとも一部を含んでも良い。例えば、第２導電層２１ｂと基体１０との間に第１導電層２１が設けられる。

図２（ａ）及び図１に示すように、積層体ＳＢは、複数の領域を含む。複数の領域は、例えば、第１領域Ｒｘ１及び第２領域Ｒｘ２などである。第２領域Ｒｘ２は、第２方向（この例ではＸ軸方向）において、第１領域と並ぶ。

複数の第１メモリ部ＭＰ１は、第１領域Ｒｘ１の中を第１方向（Ｚ軸方向）に延びる。複数の第１メモリ部ＭＰ１は、第２方向（Ｘ軸方向）に沿って、第１ピッチｐ１で並ぶ。

複数の第２メモリ部ＭＰ２は、第２領域Ｒｘ２の中を第１方向（Ｚ軸方向）に延びる。複数の第２メモリ部ＭＰ２は、第２方向（Ｘ軸方向）に沿って、第１ピッチｐ１で並ぶ。

複数の第１メモリ部ＭＰ１及び複数の第２メモリ部ＭＰ２は、複数のメモリ部ＭＰに含まれる。複数のメモリ部ＭＰの一部が、第１領域Ｒｘ１に設けられる。これが、複数の第１メモリ部ＭＰ１に対応する。複数のメモリ部ＭＰの別の一部が、第２領域Ｒｘ２に設けられる。これが、複数の第２メモリ部ＭＰ２に対応する。

図２（ａ）に示すように、複数のメモリ部ＭＰの１つは、半導体ボディ５０と、メモリ層５４と、を含む。半導体ボディ５０は、積層体ＳＢのなかをＺ軸方向に延びる。メモリ層５４は、半導体ボディ５０と、複数の導電層２１と、の間に設けられる。複数の導電層２１と、複数のメモリ部ＭＰと、が交差する部分にメモリセルＭＣが形成される。メモリセルＭＣは、メモリトランジスタに対応する。複数の導電層２１は、例えば、メモリトランジスタのゲート電極に対応する。半導体ボディ５０は、メモリトランジスタのチャネルとなる。複数の導電層２１は、例えば、ワード線として機能する。半導体ボディ５０の一端（例えば下端）は、基体１０と電気的に接続される。半導体ボディ５０の一端、例えば、基体１０を介して、ソース線（図示しない）と電気的に接続される。一方、半導体ボディ５０の他端（例えば上端）は、ビット線（図示しない）と接続される。さらに、半導体ボディ５０に選択ゲート（図示しない）が設けられる。ワード線、ビット線及び選択ゲートの制御により、複数のメモリセルＭＣが選択され、書き込み、消去及び読み出しの動作が行われる。

実施形態において、複数の第１メモリ部ＭＰ１のピッチは、複数の第２メモリ部ＭＰ２のピッチと同じである。すなわち、複数の第１メモリ部ＭＰ１において、間隔は一定である。そして、複数の第２メモリ部ＭＰ２においても、間隔は一定である。実施形態においては、複数の第１メモリ部ＭＰ１のグループと、複数の第２メモリ部ＭＰ２のグループと、の間の間隔が、それぞれのグループにおける間隔よりも長い。

本実施形態においては、図１に示すように、複数の第１メモリ部ＭＰ１の１つＭ１は、第２方向における中心（第１中心Ｃ１）を有する。複数の第２メモリ部ＭＰ２の１つは、第２方向における中心（第２中心Ｃ２）を有する。第１中心Ｃ１と第２中心Ｃ２との間の第２方向に沿った距離ｑ１は、第１ピッチｐ１よりも長い。距離ｑ１は、第１ピッチｐ１の２倍よりも短い。

複数の第１メモリ部ＭＰ１の１つＭ１は、複数の第１メモリ部ＭＰ１のうちで、複数の第２メモリ部ＭＰ２の１つＭ２に最も近い。複数の第２メモリ部ＭＰ２の１つＭ２は、複数の第２メモリ部ＭＰ２のうちで、複数の第１メモリ部ＭＰ１の１つＭ１に最も近い。このような１つＭ１及び１つＭ２において、中心間の距離が、第１ピッチｐ１よりも長くされる。

例えば、１つのグループ内では、複数のメモリ部ＭＰの間隔はできるだけ小さく設定される。これにより、１つのグループ内において、メモリセルＭＣの密度を高くすることができる。このとき、１つのグループ内に設けられる複数のメモリ部ＭＰの数が過度に大きいと、導電層２１の抵抗が過度に高くなる。

一方、図１に示すように、導電層２１の端には、Ｘ軸方向に延びるストライプ状の領域が設けられる。このストライプ状の領域は、例えば、第６領域Ｒｘ６及び第７領域Ｒｘ７などである。この例では、導電層２１の中心領域に、第５領域Ｒｘ５（例えば分離領域）が設けられている。この第５領域Ｒｘ５も、Ｘ軸方向に延びる。これら第５〜第７領域Ｒｘ５〜Ｒｘ７においては、メモリ部ＭＰが設けられていない。このため、これらの領域の抵抗は低い。

実施形態においては、複数の第１メモリ部ＭＰ１のグループと、複数の第２メモリ部ＭＰ２のグループと、の間の間隔が、それぞれのグループにおけるメモリ部ＭＰの間隔よりも長く設定される。すなわち、第１中心Ｃ１と第２中心Ｃ２との間の第２方向に沿った距離ｑ１は、第１ピッチｐ１よりも長い。これにより、複数のメモリ部ＭＰの間の間隔が長い領域が設けられる。この領域は、例えば、上記の第５〜第７領域Ｒｘ５〜Ｒｘ７と電気的に接続されている。これにより、導電層２１の抵抗の上昇が抑制できる。

さらに、後述するように、複数の導電層２１をリプレイス法により形成する場合がある。リプレイス法においては、積層体が形成される。この積層体は、複数の第１膜（例えば犠牲層）と、複数の第１膜の間に設けられた第２膜と、を含む。このような積層膜を貫通するメモリ部が形成される。そして、複数の第１膜が除去され、除去により形成された空間に導電層２１となる材料が導入される。この導電材料により、複数の第１膜が形成される。複数の第２膜が絶縁層２２となる。このようなリプレイス法により、積層体ＳＢを形成する場合、複数のメモリ部ＭＰの間が過度に狭いと、導電層２１となる材料が導入し難くなる。これにより、例えばボイドが発生する。材料が導入し難くなると、例えば、導電層２１の抵抗が上昇する。

実施形態においては、複数のメモリ部ＭＰの間隔が広い部分が局所的に設けられる。このため、上記のリプレイス法を用いた場合においても、間隔が局所的に広い部分を介して、導電層２１となる材料が導入できる。間隔が広いので、材料が導入し易い。例えば、ボイドの発生を局所的に抑制できる。

このように、実施形態においては、複数のメモリ部ＭＰの配置において、特殊な構成が適用される。これにより、例えば、導電層２１の抵抗の上昇が抑制できる。

一方、複数のメモリ部ＭＰの間隔が広い部分において、その間隔を過度に大きくすると、複数のメモリ部ＭＰの密度が低下する。実施形態においては、上記の距離ｑ１を、第１ピッチｐ１の２倍よりも短くする。これにより、複数のメモリ部ＭＰの密度の低下が抑制できる。

このように、実施形態においては、導電層２１の抵抗を低く維持しつつ、複数のメモリ部ＭＰの密度を向上できる。実施形態によれば、記憶密度を向上できる半導体記憶装置が提供できる。

実施形態において、複数の第１メモリ部ＭＰ１の数は、３以上１００以下である。どうように、複数の第２メモリ部ＭＰ２の数は、３以上１００以下である。図１に示した例では、この数は、６である。この数が過度に小さいと、複数のメモリ部ＭＰの密度が過度に低くなる。この数が、１００を超えると、例えば、導電層２１の抵抗が過度に上昇する。この数が１００を超えると、例えば、導電層２１の、Ｙ軸方向に沿った抵抗分布が過度に大きくなる場合もある。

図１及び図２（ｂ）に示すように、半導体記憶装置１１０において、複数の第３メモリ部ＭＰ３及び複数の第４メモリ部ＭＰ４がさらに設けられる。複数の第３メモリ部ＭＰ３は、第１領域Ｒｘ１の中を第１方向（Ｚ軸方向）に延びる。複数の第３メモリ部ＭＰ３は、第２方向（Ｘ軸方向）に沿って、第１ピッチｐ１で並ぶ。

複数の第４メモリ部ＭＰ４は、第２領域Ｒｘ２の中を第１方向（Ｚ軸方向）に延びる。複数の第４メモリ部ＭＰ４は、第２方向（Ｘ軸方向）に沿って、第１ピッチｐ１で並ぶ。

複数の第３メモリ部ＭＰ３の１つＭ３は、第２方向（Ｘ軸方向）における中心（第３中心Ｃ３）を有する。複数の第４メモリ部ＭＰ４の１つＭ４は、第２方向（Ｘ軸方向）における中心（第４中心Ｃ４）を有する。第３中心Ｃ３と第４中心Ｃ４との間の第２方向（Ｘ軸方向）に沿った距離ｑ２は、第１ピッチｐ１よりも長く、第１ピッチｐ１の２倍よりも短い。

これにより、例えば、複数の第３メモリ部ＭＰ３及び複数の第４メモリ部ＭＰ４が設けられる領域においても、導電層２１の抵抗を低く維持しつつメモリ部ＭＰの密度を向上できる。

この例では、複数の第３メモリ部ＭＰ３の上記の１つＭ３は、複数の第１メモリ部ＭＰ１の上記の１つＭ１に対して、Ｘ軸方向に対して傾斜する方向上の位置に設けられている。複数の第４メモリ部ＭＰ４の上記の１つＭ４は、複数の第２メモリ部ＭＰ２の上記の１つＭ２に対して、Ｘ軸方向に対して傾斜する方向上位置に設けられている。

例えば、第１中心Ｃ１の第２方向における位置は、第３中心Ｃ３の第２方向における位置と、第４中心Ｃ４の第２方向における位置と、の間にある。例えば、第４中心Ｃ４の第２方向における位置は、第１中心Ｃ１の第２方向における位置と、第２中心Ｃ２の第２方向における位置と、の間にある。

例えば、第１方向及び第２方向と交差する方向を第３方向とする。第３方向は、例えば、Ｙ軸方向である。第３方向における第１中心Ｃ１の位置と、第３方向における第３中心Ｃ３の位置と、の間の第３方向に沿った距離ｐ２は、第１ピッチｐ１よりも短い。Ｙ軸方向において複数のメモリ部ＭＰの間隔を小さくすることで、複数のメモリ部ＭＰの密度をより向上できる。

図１に示すように、複数の第５メモリ部ＭＰ５及び複数の第６メモリ部ＭＰ６がさらに設けられる。そして、積層体ＳＢは、既に説明した第５領域Ｒｘ５に加えて、第３領域Ｒｘ３及び第４領域Ｒｘ４をさらに含む。第３領域Ｒｘ３は、第１方向と第２方向と交差する第３方向（例えばＹ軸方向）において、第１領域Ｒｘ１と並ぶ。第４領域Ｒｘ４は、第２方向（Ｘ軸方向）において第３領域Ｒｘ３と並び、第３方向（Ｙ軸方向）において第２領域Ｒｘ２と並ぶ。

第５領域Ｒｘ５は、第１領域Ｒｘ１と第３領域Ｒｘ３との間、及び、第２領域Ｒｘ２と第４領域Ｒｘ４との間に位置する。

複数の第５メモリ部ＭＰ５は、第３領域Ｒｘ３の中を第１方向に延び第２方向に沿って第１ピッチｐ１で並ぶ。複数の第６メモリ部ＭＰ６は、第２領域Ｒｘ２の中を第１方向に延び第２方向に沿って第１ピッチｐ１で並ぶ。

第５領域Ｒｘ５は、第２方向（Ｘ軸方向）において連続している。例えば、第５領域Ｒｘ５は、第１方向及び第２方向を含む平面（Ｚ−Ｘ平面）で切断したときに、連続している。一方、第１〜第４領域Ｒｘ１〜Ｒｘ４において、複数のメモリ部ＭＰが設けられている。このため、第１〜第４領域Ｒｘ１〜Ｒｘ４は、第２方向（Ｘ軸方向）において不連続である。例えば、第１〜第４領域Ｒｘ１〜Ｒｘ４は、Ｚ−Ｘ平面で切断したときに、不連続である。第５領域Ｒｘ５は、メモリ部ＭＰが設けられない領域（例えば分断領域）である。

例えば、第５領域Ｒｘ５の第３方向（例えば、Ｙ軸方向）に沿う幅ｗ５は、例えば、上述の距離ｑ１よりも大きい。例えば、幅ｗ５は、例えば、第１ピッチｐ１よりも大きくても良い。実施形態において、幅ｗ５は、距離ｑ１よりも小さくても良い。幅ｗ５は、第１ピッチｐ１よりも小さくても良い。

このような第５領域Ｒｘ５（メモリ部ＭＰが設けられない領域）を設けることで、導電層２１の抵抗を低く維持できる。

さらに、図１に示すように、積層体ＳＢにおいて、第６領域Ｒｘ６及び第７領域Ｒｘ７がさらに設けられても良い。第６領域Ｒｘ６と第７領域Ｒｘ７の間に、第１〜第５領域Ｒｘ１〜Ｒｘ５が位置する。

第６領域Ｒｘ６は、第２方向において連続している。第６領域Ｒｘ６は、Ｚ−Ｘ平面で切断したときに連続している。第６領域Ｒｘ６は、メモリ部ＭＰが設けられない領域である。第７領域Ｒｘ７は、第２方向において連続している。第７領域Ｒｘ７は、Ｚ−Ｘ平面で切断したときに連続している。第７領域Ｒｘ７は、メモリ部ＭＰが設けられない領域である。このような第６領域Ｒｘ６及び第７領域Ｒｘ７を設けることで、導電層２１の抵抗を低く維持できる。

例えば、第６領域Ｒｘ６と第７領域Ｒｘ７とは、第５領域Ｒｘ５を介して電気的に接続される。この電気的接続は、例えば、第１領域Ｒｘ１と第２領域Ｒｘ２との間の領域（メモリ部ＭＰが設けられていない幅が広い領域）により行われる。例えば、第１領域Ｒｘ１、第２領域Ｒｘ２、第３領域Ｒｘ３及び第４領域Ｒｘ４においては、高い密度でメモリ部ＭＰが設けられる。これらの周りに、第５領域Ｒｘ５、第６領域Ｒｘ６及び第７領域Ｒｘ７が設けられる。これらの領域において、導電層２１の抵抗は低い。このような構造により、導電層２１の抵抗を低く維持できる。

図１に示すように、上記のような複数の導電層２１の組みが、Ｙ軸方向に並ぶ。例えば、別の導電層２１Ａと、別の導電層２１Ｂとの間に、上記の導電層２１が設けられる。別の導電層２１Ａ、及び、別の導電層２１ＢもＸ軸方向に延びる。別の導電層２１Ａと、導電層２１と、の間に第１導電部５７Ａが設けられる。別の導電層２１Ａと、第１導電部５７Ａと、の間に絶縁部５７ｉが設けられる。導電層２１と第１導電部５７Ａとの間に別の絶縁部５７ｉが設けられる。別の導電層２１Ｂと、導電層２１と、の間に第２導電部５７Ｂが設けられる。別の導電層２１Ｂと、第１導電部５７Ａと、の間に別の絶縁部５７ｉが設けられる。導電層２１と第２導電部５７Ｂとの間に別の絶縁部５７ｉが設けられる。

第１導電部５７Ａ及び第２導電部５７Ｂは、Ｘ軸方向に延びる。さらに、これらの導電部は、例えば、Ｘ軸方向及びＺ軸方向に沿って広がっても良い。これらの導電部の一端は、例えば、基体１０と電気的に接続される。これらの導電部の他端は、例えば、ソース線（図示しない）と電気的に接続される。これらの導電部は、例えばソース線部材である。

以下、メモリ部ＭＰの例について説明する。
図３は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図３は、図１の一部を拡大した模式的断面図である。

複数の第１メモリ部ＭＰ１の１つ（上記の１つＭ１）は、半導体ボディ５０（５０Ａ）と、第１メモリ絶縁膜５４ａと、第２メモリ絶縁膜５４ｂと、メモリ膜５４ｃと、を含む。半導体ボディ５０（５０Ａ）は、積層体ＳＢの中を第１方向（Ｚ軸方向）に延びる（図２（ａ）参照）。第１メモリ絶縁膜５４ａは、半導体ボディ５０（５０Ａ）と、複数の導電層２１（例えば第１導電層２１ａ）との間に設けられる。第２メモリ絶縁膜５４ｂは、半導体ボディ５０（５０Ａ）と、第１メモリ絶縁膜５４ａとの間に設けられる。メモリ膜５４ｃは、第１メモリ絶縁膜５４ａと第２メモリ絶縁膜５４ｂとの間に設けられる。第１メモリ絶縁膜５４ａ、第２メモリ絶縁膜５４ｂ及びメモリ膜５４ｃは、メモリ層５４（メモリ層５４Ａ）に含まれる。第１メモリ絶縁膜５４ａは、例えば、ブロック絶縁膜に対応する。第２メモリ絶縁膜５４ｂは、例えば、トンネル絶縁膜に対応する。これらの絶縁膜には、例えば、酸化シリコンなどが用いられる。メモリ膜５４ｃは、例えば電荷蓄積膜である。この場合、メモリ膜５４ｃは、例えば窒化シリコンなどを含む。メモリ膜５４ｃは、フローティングゲートでも良い。この場合、メモリ膜５４ｃは、例えば、ポリシリコンなどを含む。

複数の第２メモリ部ＭＰ２の１つ（上記の１つＭ２）は、複数の第１メモリ部ＭＰ１の１つ（上記の１つＭ１）と同様の構成を有する。上記の１つＭ２は、例えば、半導体ボディ５０（５０Ｂ）と、メモリ層５４Ｂと、を含む。

図３に示すように、半導体ボディ５０Ａ及び半導体ボディ５０Ｂは、管状でも良い。例えば、第１方向（Ｚ軸方向）に延びるコア部５５Ａ及び５５Ｂが設けられる。コア部５５Ａと導電層２１（積層体ＳＢ）との間に、半導体ボディ５０Ａが設けられる。コア部５５Ｂと導電層２１（積層体ＳＢ）との間に、半導体ボディ５０Ｂが設けられる。

既に説明したように、複数の第１メモリ部ＭＰ１は、実質的に一定のピッチ（第１ピッチｐ１）で並ぶ。複数の第１メモリ部ＭＰ１のそれぞれの第２方向の長さＤｘが実質的に一定とする。このとき、複数の第１メモリ部ＭＰ１の２つどうしの間の距離ｗｎ（間隔）は、実質的に一定である。

同様に、複数の第２メモリ部ＭＰ２は、実質的に一定のピッチ（第１ピッチｐ１）で並ぶ。複数の第２メモリ部ＭＰ２のそれぞれの第２方向の長さも、長さＤｘとする。このとき、複数の第２メモリ部ＭＰ２においても、距離（間隔）は、距離ｗｎであり、実質的に一定である。

この例では、複数のメモリ部ＭＰの１つのサイズ（長さＤｘ）は、距離ｗｎよりも大きい。例えば、複数の第１メモリ部ＭＰの上記の１つＭ１の第２方向の長さＤｘは、第１ピッチｐ１の１／２よりも長い。例えば、複数の第１メモリ部ＭＰ１の２つの間の第２方向に沿う最短距離は、第１ピッチｐ１の１／２よりも短い。この最短距離は、距離ｗｎに対応する。

一方、複数の第１メモリ部ＭＰ１の上記１つＭ１と、複数の第２メモリ部ＭＰ２の上記１つＭ２と、の間の第２方向に沿う距離ｗｗは、上記の距離ｗｎ（複数の第１メモリ部ＭＰ１の２つの間の第２方向に沿う最短距離）よりも長い。このように、複数の第１メモリ部ＭＰ１の上記１つＭ１と、複数の第２メモリ部ＭＰ２の上記１つＭ２と、の間の第２方向に沿う距離ｗｗが、他の部分の距離ｗｎよりも長くされることで、導電層２１の抵抗の上昇を抑制しつつ、記憶密度を向上できる。

例えば、第５領域Ｒｘ５の第３方向（例えば、Ｙ軸方向）に沿う幅ｗ５は、複数の第１メモリ部ＭＰ１の２つどうしの間の距離ｗｎ（第２方向に沿った距離）の２倍よりも大きい。例えば、幅ｗ５は、複数の第１メモリ部ＭＰ１の１つの第２方向（Ｘ軸方向）の長さＤｘよりも大きくても良い。幅ｗ５は、例えば、複数の第１メモリ部ＭＰ１の１つのＹ軸方向（第１方向及び第２方向と交差する第３方向）の長さよりも大きくても良い。

この例では、複数の導電層１の１つ（例えば第１導電層２１ａ）は、第１部分２１Ｗ及び第２部分２１Ｒを含む。第２部分２１Ｒは、第１部分２１Ｗと、複数のメモリ部ＭＰのそれぞれと、の間に設けられる。第１部分２１Ｗは、例えば、タングステンを含む。第２部分２１Ｒは、例えばＴｉＮを含む。第２部分２１Ｒは、例えばバリアメタルとして機能する。

以下、半導体記憶装置１１０の製造方法の例について説明する。
図４（ａ）〜図４（ｅ）、及び、図５（ａ）〜図５（ｅ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する模式的断面図である。

図４（ａ）に示すように、基体１０の面１０ａ（例えば上面）の上に、積層膜ＳＢｆを形成する。基体１０の面１０ａに対して垂直な方向が、第１方向（Ｚ軸方向）に対応する。積層膜ＳＢｆは、Ｚ軸方向に並ぶ複数の第１膜６１と、複数の第１膜６１の間に設けられた第２膜６２と、を含む。第１膜６１は、例えば窒化シリコン膜である。第２膜６２は、例えば酸化シリコン膜である。後述するように、積層膜ＳＢｆから積層体ＳＢが形成される。

図４（ａ）及び図４（ｃ）に示すように、積層膜ＳＢｆに複数のメモリホールＭＨを形成する。複数のメモリホールＭＨは、積層膜ＳＢｆをＺ軸方向に貫通する。複数のメモリホールＭＨは、例えば、基体１０に到達する。後述するように、複数のメモリホールＭＨの位置に、メモリ部ＭＰが形成される。従って、複数のメモリホールＭＨの位置は、例えば、図１に関して説明した複数のメモリ部ＭＰの位置とされる。

図４（ｄ）に示すように、複数のメモリホールＭＨに、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次形成し、残余の空間にシリコン膜を形成する。シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜は、メモリ層５４の少なくとも一部となる。２つのシリコン酸化膜の１つが、第１メモリ絶縁膜５４ａの少なくとも一部となる。２つのシリコン酸化膜の別の１つが、第２メモリ絶縁膜５４ｂとなる。シリコン窒化膜は、メモリ膜５４ｃとなる。シリコン膜が、半導体ボディ５０となる。シリコン膜の形成の後の残余の空間に絶縁膜が形成されても良い。この絶縁膜は、コア部５５Ａ及び５５Ｂなどとなる。

このようにして、複数の第１メモリ部ＭＰ１及び複数の第２メモリ部ＭＰ２が形成される(図１参照）。複数の第１メモリ部ＭＰ１は、積層膜ＳＢｆの第１領域Ｒｘ１の中を第１方向（Ｚ軸方向）に延び、第１方向と交差する第２方向（Ｘ軸方向）に第１ピッチｐ１で並ぶ(図１及び図２（ａ）参照）。複数の第２メモリ部ＭＰ２は、積層膜ＳＢｆの第２領域Ｒｘ２の中を第１方向（Ｚ軸方向）に延び、第２方向（Ｘ軸方向）に第１ピッチｐ１で並ぶ(図１及び図２（ａ）参照）。第２領域Ｒｘ２は、第２方向において第１領域Ｒｘ１と並ぶ。複数の第１メモリ部ＭＰ１の１つＭ１の第２方向における第１中心Ｃ１と、複数の第２メモリ部ＭＰ２の１つＭ２の第２方向における第２中心Ｃ２と、の間の第２方向に沿った距離ｑ１は、第１ピッチｐ１よりも長い(図１参照）。距離ｑ１は、第１ピッチｐ１の２倍よりも短い(図１参照）。

図４（ｅ）に示すように、積層膜ＳＢｆに孔ＳＴを形成する。この例では、孔ＳＴは、スリットである。孔ＳＴは、Ｚ−Ｙ平面に沿って広がる。孔ＳＴは、基体１０に到達する。

図５（ａ）及び図５（ｂ）に示すように、孔ＳＴを介して複数の第１膜６１を除去する。

図５（ｃ）に示すように、複数の第１膜６１が除去されて形成された空間ＳＰ１に、導電層２１となる材料を導入する。例えば、下地膜５４ｄ（例えば、酸化アルミニウム膜）を形成し、導電層２１の第２部分２１Ｒ（例えばＴｉＮ膜）を形成し、導電層２１の第１部分２１Ｗ（例えばタングステン膜）を形成する。これらの膜の形成には、例えば、ＣＶＤ（Chemical Vapor Deposition）などが用いられる。これにより、複数の導電層２１が形成される。第２膜６２が絶縁層２２となる。

図５（ｄ）及び図５（ｅ）に示すように、孔ＳＴの部分に形成されている上記のＴｉＮ膜及びタングステン膜をエッチバックして除去する。この後、孔ＳＴの表面に絶縁部５７ｉ、及び、導電部（第１導電部５７Ａ及び第２導電部５７Ｂなど）を形成する。さらに、配線などを形成して、半導体記憶装置１１０が形成される。

図６（ａ）及び図６（ｂ）は、第１の実施形態に係る半導体記憶装置の製造途中の状態を例示する模式的斜視図である。
図６（ａ）は、図５（ａ）の工程後で図５（ｃ）の工程の前の状態を例示している。図６（ｂ）は、図５（ｃ）の工程の後の状態を例示している。図６（ｂ）においては、図を見やすくするために、第２膜６２（絶縁層２２）が省略されている。

図６（ａ）に示すように、複数の第１膜６１が除去され、空間ＳＰ１が形成される。図６（ｂ）に示すように、その空間ＳＰ１に導電層２１となる材料を導入して導電層２１が形成される。このとき、この材料の膜は、空間ＳＰ１の壁面から成長する。この材料の膜により、空間ＳＰ１が部分的にふさがれ場合がある。これにより、ボイド２１ｖが形成される場合がある。この材料（ガス）が通る断面積が小さい部分においてふさがりが生じやすい。

例えば、図１に例示した導電層２１において、複数のメモリ部ＭＰが設けられる領域ではボイド２１ｖが生じやすい。一方、メモリ部ＭＰが設けられない領域（第５〜第７領域Ｒｘ５〜Ｒｘ７など）においては、ボイド２１ｖは生じにくい。第６領域Ｒｘ６及び第７領域Ｒｘ７は、孔ＳＴ（第１導電部５７Ａ及び第２導電部５７Ｂ）との距離が短い。このため、第６領域Ｒｘ６及び第７領域Ｒｘ７においては、ボイド２１ｖが特に生じにくい。

例えば、複数の導電層２１の１つ（例えば第１導電層２１ａ）は、第６領域Ｒｘ６に含まれる部分と、第１領域Ｒｘ１に含まれる部分と、を含む。第６領域Ｒｘ６に含まれる部分におけるボイド２１ｖの密度は、第１領域Ｒｘ１に含まれる部分におけるボイド２１ｖの密度よりも低い。または、第６領域Ｒｘ６に含まれる部分は、ボイド２１ｖを含まない。例えば、第６領域Ｒｘ６に含まれる部分におけるボイド２１ｖの体積の、第６領域Ｒｘ６に含まれる部分の体積に対する比は、第１領域Ｒｘ１に含まれる部分におけるボイド２１ｖの体積の、第１領域Ｒｘ１に含まれる部分の体積に対する比よりも低い。

例えば、複数の導電層２１の１つ（例えば第１導電層２１ａ）は、第５領域Ｒｘ５に含まれる部分をさらに含む。第５領域Ｒｘ５に含まれる部分におけるボイド２１ｖの密度は、第１領域Ｒｘ１に含まれる部分におけるボイド２１ｖの密度よりも低い。または、第５領域Ｒｘ５に含まれる部分は、ボイド２１ｖを含まない。第５領域Ｒｘ５に含まれる部分におけるボイド２１ｖの体積の、第５領域Ｒｘ５に含まれる部分の体積に対する比は、第１領域Ｒｘ１に含まれる部分におけるボイド２１ｖの体積の、第１領域Ｒｘ１に含まれる部分の体積に対する比よりも低い。

図７（ａ）及び図７（ｂ）は、第１の実施形態に係る半導体記憶装置を例示する模式的断面図である。
図７（ａ）に示すように、複数の第１メモリ部ＭＰ１の１つＭ１の第１中心Ｃ１と、複数の第２メモリ部ＭＰ２の１つＭ２の第２中心Ｃ２と、の間の距離ｑ１は、第１ピッチｐ１よりも大きく、第１ピッチｐ１の２倍よりも小さい。

複数の第１メモリ部ＭＰ１の上記１つＭ１と、複数の第２メモリ部ＭＰ２の上記１つＭ２と、の間の第２方向に沿う距離ｗｗは、複数の第１メモリ部ＭＰ１の２つの間の第２方向に沿う最短距離（距離ｗｎ）よりも大きい。最短距離（距離ｗｎ）は、例えば、第１ピッチｐ１の１／２よりも短い。

一方、図７（ｂ）に示すように、複数の導電層２１の１つの第１方向（Ｚ軸方向）に沿う長さ（厚さ）を厚さＨ１とする。例えば、上記のようなリプレイス法により導電層２１を形成する場合、導電層２１となる材料（ガス）の流入経路ＰＧ（図７（ａ）参照）の高さは、上記の厚さＨ１に対応する。

実施形態においては、距離ｗｗは、複数の導電層２１の１つの第１方向（Ｚ軸方向）に沿う厚さＨ１よりも長い。これにより、ボイド２１ｖが形成されにくい。一方、複数の第１メモリ部ＭＰ１の２つの間の第２方向に沿う最短距離（距離ｗｎ）は、厚さＨ１以下である。これにより、複数の第１メモリ部ＭＰ１を高い密度で配置できる。このとき、複数の第１メモリ部ＭＰ１の間においては、導電層２１においてボイド２１ｖが形成される場合がある。複数の第１メモリ部ＭＰ１の数を適切な値にすることで、このボイド２１ｖによる導電層２１の抵抗の上昇の実用的な問題が抑制できる。

実施形態においては、ｗｗ＞Ｈ１であることが好ましい。ｗｎ≦Ｈ１であることが好ましい。実施形態において、ｗｗ≧Ｈ１であり、ｗｎ＜Ｈ１でも良い。プロセスのばらつきを考慮すると、ｗｗ＞（１．２×Ｈ１）であることが好ましい。ｗｎ≦（１．２×Ｈ１）であることが好ましい。実施形態において、ｗｗ≧（１．２×Ｈ１）であり、ｗｎ＜（１．２×Ｈ１）でも良い。これにより、ボイド２１ｖによる複数の導電層２１の抵抗の上昇を実用的な範囲に抑えつつ、複数のメモリ部ＭＰの密度を上昇できる。

一方、複数の第１メモリ部ＭＰ１の上記の１つＭ１と、複数の第４メモリ部ＭＰ４の上記の１つＭ４と、の間の距離ｂ１は、複数の第１メモリ部ＭＰ１の上記の１つＭ１と、複数の第３メモリ部ＭＰ３の上記の１つＭ３と、の間の距離ｂ０よりも長い。距離ｂ０は、複数の第２メモリ部ＭＰ２の上記の１つＭ２と、複数の第４メモリ部ＭＰ４の上記の１つＭ４と、の間の距離に対応する。

例えば、実施形態において、ｂ１＞Ｈ１であることが好ましい。ｂ０≦Ｈ１であることが好ましい。実施形態において、ｂ１≧Ｈ１であり、ｂ０＜Ｈ１でも良い。例えば、プロセスのばらつきを考慮すると、ｂ１＞（１．２×Ｈ１）であることが好ましい。ｂ０≦（１．２×Ｈ１）であることが好ましい。実施形態において、ｂ１≧（１．２×Ｈ１）であり、ｂ０＜（１．２×Ｈ１）でも良い。これにより、ボイド２１ｖによる複数の導電層２１の抵抗の上昇を実用的な範囲に抑えつつ、複数のメモリ部ＭＰの密度を上昇できる。

例えば、第１ピッチｐ１をＰ１とする。一方、第３方向（第１方向及び第２方向と交差する方向であり、例えばＹ軸方向）における第１中心Ｃ１の位置と、第３方向における第３中心Ｃ３の位置と、の間の第３方向に沿った距離をＰ２とする。複数の第１メモリ部ＭＰ１の上記の１つＭ１の第２方向（Ｘ軸方向）の長さをＤｘとする。

実施形態において、上記の距離ｂ０は、

ｂ０＝［{（Ｐ１）／２}^２＋（Ｐ２）^２］^１／２−Ｄｘ

で表される。

このとき、距離ｂ０は、複数の導電層２１の１つの第１方向に沿う厚さＨ１の１．２倍よりも小さいことが好ましい。

複数の第１メモリ部ＭＰ１の上記の１つＭ１と、複数の第２メモリ部ＭＰ２の上記の１つＭ２と、の間の第２方向に沿う距離（距離ｗｗ）と、複数の第１メモリ部ＭＰ１の２つの間の第２方向に沿う最短距離（距離ｗｎ）と、の差をＰｄとする。

実施形態において、上記の距離ｂ１は、

ｂ１＝［{（Ｐ１＋Ｐｄ）／２}^２＋（Ｐ２）^２］^１／２−Ｄｘ

で表される。

実施形態において、距離ｂ１は、上記の厚さＨ１の１．２倍よりも大きいことが好ましい。

実施形態において、例えば、複数のメモリ部ＭＰどうしの間隔（距離ｗｎ）と、導電層２１の厚さＨ１と、の関係が適切に定められる。例えば、第５領域Ｒｘ５の埋め込みが完了する前に、複数のメモリ部ＭＰどうしの間の空間が塞がれることが抑制される。第５領域Ｒｘ５におけるボイド２１ｖの発生が抑制される。第５領域Ｒｘ５の抵抗の上昇が抑制される。

図８は、第１の実施形態に係る別の半導体記憶装置を例示する模式的断面図である。
図８に示すように、本実施形態に係る別の半導体記憶装置１１１においても、複数の第１メモリ部ＭＰ１の１つＭ１の第２方向（Ｘ軸方向）における第１中心Ｃ１と、複数の第２メモリ部ＭＰ２の１つＭ２の第２方向における第２中心Ｃ２と、の間の第２方向に沿った距離ｑ１は、第１ピッチｐ１よりも長く第１ピッチｐ１の２倍よりも短い。半導体記憶装置１１１においては、第３方向（第１方向及び第２方向と交差する方向であり、例えばＹ軸方向）における第１中心Ｃ１の位置と、第３方向における第３中心Ｃ３の位置と、の間の第３方向に沿った距離ｐ２は、第１ピッチｐ１と同じである。これ以外は、半導体記憶装置１１０と同様なので説明を省略する。半導体記憶装置１１１においても、記憶密度を向上できる半導体記憶装置が提供できる。

（第２の実施形態）
本実施形態は、半導体記憶装置の製造方法に係る。
本製造方法は、例えば、図４（ａ）〜図４（ｅ）、及び、図５（ａ）〜図５（ｅ）に関して説明した処理の少なくとも一部を含む。

本製造方法において、例えば、基体１０の面１０ａ上に、面１０ａに対して垂直な第１方向（Ｚ軸方向）に並ぶ複数の第１膜６１と、複数の第１膜６１の間に設けられた第２膜６２と、を含む積層膜ＳＢｆを形成する（図４（ａ）参照）。

複数の第１メモリ部ＭＰ１及び複数の第２メモリ部ＭＰ２を形成する(図１及び図４（ｄ）参照）。複数の第１メモリ部ＭＰ１は、積層膜ＳＢｆの第１領域Ｒｘ１の中を第１方向（Ｚ軸方向）に延び、第１方向と交差する第２方向（Ｘ軸方向）に第１ピッチｐ１で並ぶ(図１及び図２（ａ）参照）。複数の第２メモリ部ＭＰ２は、積層膜ＳＢｆの第２領域Ｒｘ２の中を第１方向（Ｚ軸方向）に延び、第２方向（Ｘ軸方向）に第１ピッチｐ１で並ぶ(図１及び図２（ａ）参照）。第２領域Ｒｘ２は、第２方向において第１領域Ｒｘ１と並ぶ。複数の第１メモリ部ＭＰ１の１つＭ１の第２方向における第１中心Ｃ１と、複数の第２メモリ部ＭＰ２の１つＭ２の第２方向における第２中心Ｃ２と、の間の第２方向に沿った距離ｑ１は、第１ピッチｐ１よりも長い(図１参照）。距離ｑ１は、第１ピッチｐ１の２倍よりも短い(図１参照）。

積層膜ＳＢｆに孔ＳＴを形成する（図４（ｅ）参照）。さらに、孔ＳＴを介して複数の第１膜６１を除去する（図５（ａ）参照）。

複数の第１膜６１が除去されて形成された空間ＳＰ１に導電層２１となる材料を導入する(図５（ｃ）参照）。
本製造方法によれば、記憶密度を向上できる半導体記憶装置の製造方法が提供できる。

実施形態は、例えば、以下の構成を含んでも良い。
（構成１）
第１方向に並び前記第１方向と交差する第２方向に延びる複数の導電層を含む積層体であって、第１領域と、前記第２方向において前記第１領域と並ぶ第２領域と、を含む前記積層体と、
前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ複数の第１メモリ部と、
前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ複数の第２メモリ部と、
を備え、
前記複数の第１メモリ部の１つの前記第２方向における第１中心と、前記複数の第２メモリ部の１つの前記第２方向における第２中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短い、半導体記憶装置。
（構成２）
前記複数の第１メモリ部の数は、３以上１００以下である、構成１記載の半導体記憶装置。
（構成３）
前記複数の第１メモリ部の前記１つと、前記複数の第２メモリ部の前記１つと、の間の第２方向に沿う距離は、前記複数の導電層の１つの前記第１方向に沿う厚さの１．２倍以上である、構成１または２に記載の半導体記憶装置。
（構成４）
前記複数の第１メモリ部の２つの間の前記第２方向に沿う最短距離は、前記厚さの１．２倍よりも短い、構成３記載の半導体記憶装置。
（構成５）
前記複数の第１メモリ部の前記１つと、前記複数の第２メモリ部の前記１つと、の間の第２方向に沿う距離は、前記複数の第１メモリ部の２つの間の前記第２方向に沿う最短距離よりも長い、構成１または２に記載の半導体記憶装置。
（構成６）
前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ複数の第３メモリ部と、
前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ複数の第４メモリ部と、
をさらに備え、
前記複数の第３メモリ部の１つの前記第２方向における第３中心と、前記複数の第４メモリ部の１つの前記第２方向における第４中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短い、構成１〜５のいずれか１つに記載の半導体記憶装置。
（構成７）
前記第１中心の前記第２方向における位置は、前記第３中心の前記第２方向における位置と、前記第４中心の前記第２方向における位置と、の間にある、構成６記載の半導体記憶装置。
（構成８）
前記第４中心の前記第２方向における前記位置は、前記第１中心の前記第２方向における前記位置と、前記第２中心の前記第２方向における位置と、の間にある、構成７記載の半導体記憶装置。
（構成９）
前記第１方向及び前記第２方向と交差する第３方向における前記第１中心の位置と、前記第３方向における前記第３中心の位置と、の間の前記第３方向に沿った距離は、前記第１ピッチよりも短い、構成６〜８のいずれか１つに記載の半導体記憶装置。
（構成１０）
前記第１ピッチをＰ１とし、
前記第１方向及び前記第２方向と交差する第３方向における前記第１中心の位置と、前記第３方向における前記第３中心の位置と、の間の前記第３方向に沿った距離をＰ２とし、
前記複数の第１メモリ部の前記１つの前記第２方向の長さをＤｘとし、
ｂ０＝［{（Ｐ１）／２}^２＋（Ｐ２）^２］^１／２−Ｄｘとしたとき、
前記ｂ０は、前記複数の導電層の１つの前記第１方向に沿う厚さの１．２倍よりも小さい、構成６〜９のいずれか１つに記載の半導体記憶装置。
（構成１１）
前記複数の第１メモリ部の前記１つと、前記複数の第２メモリ部の前記１つと、の間の第２方向に沿う距離と、前記複数の第１メモリ部の２つの間の前記第２方向に沿う最短距離と、の差をＰｄとし、
ｂ１＝［{（Ｐ１＋Ｐｄ）／２}^２＋（Ｐ２）^２］^１／２−Ｄｘとしたとき、
前記ｂ１は、前記厚さの１．２倍以上である、構成１０記載の半導体記憶装置。
（構成１２）
複数の第５メモリ部と、
複数の第６メモリ部と、
をさらに備え、
前記積層体は、第３領域、第４領域及び第５領域をさらに含み、
前記第３領域は、前記第１方向と前記第２方向と交差する第３方向において前記第１領域と並び、
前記第４領域は、前記第２方向において前記第３領域と並び前記第３方向において前記第２領域と並び、
前記第５領域は、前記第１領域と前記第３領域との間、及び、前記第２領域と前記第４領域との間に位置し、
前記複数の第５メモリ部は、前記第３領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並び、
前記複数の第６メモリ部は、前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並び、
前記第５領域は、前記第２方向において連続している、構成１〜１１のいずれか１つに記載の半導体記憶装置。
（構成１３）
前記第５領域の前記第３方向に沿う幅は、前記複数の第１メモリ部の２つどうしの間の距離よりも大きい、構成１２記載の半導体記憶装置。
（構成１４）
前記積層体は、第６領域及び第７領域をさらに含み、
前記第６領域と前記第７領域の間に前記第１〜第５領域が位置し、
前記第６領域は、前記第２方向において連続しており、
前記第７領域は、前記第２方向において連続している、構成１２または１３に記載の半導体記憶装置。
（構成１５）
前記複数の導電層の１つは、前記第６領域に含まれる部分と、前記第１領域に含まれる部分と、を含み、
前記第６領域に含まれる前記部分におけるボイドの体積の、前記第６領域に含まれる前記部分の体積に対する比は、前記第１領域に含まれる前記部分におけるボイドの体積の、前記第１領域に含まれる前記部分の体積に対する比よりも低い、または、
前記第６領域に含まれる前記部分は、ボイドを含まない、構成１４記載の半導体記憶装置。
（構成１６）
前記複数の導電層の前記１つは、前記第５領域に含まれる部分をさらに含み、
前記第５領域に含まれる前記部分におけるボイドの体積の、前記第５領域に含まれる前記部分の体積に対する比は、前記第１領域に含まれる前記部分におけるボイドの前記体積の、前記第１領域に含まれる前記部分の前記体積に対する前記比よりも低い、または、
前記第５領域に含まれる前記部分は、ボイドを含まない、構成１５記載の半導体記憶装置。
（構成１７）
前記複数の第１メモリ部の前記１つの前記第２方向の長さは、前記第１ピッチの１／２よりも長い、構成１〜１６のいずれか１つに記載の半導体記憶装置。
（構成１８）
前記複数の第１メモリ部の２つの間の前記第２方向に沿う最短距離は、前記第１ピッチの１／２よりも短い、構成１〜１７のいずれか１つに記載の半導体記憶装置。
（構成１９）
前記複数の第１メモリ部の前記１つは、
前記積層体の中を前記第１方向に延びる半導体ボディと、
前記半導体ボディと前記複数の導電層との間に設けられた第１メモリ絶縁膜と、
前記半導体ボディと前記第１メモリ絶縁膜との間に設けられた第２メモリ絶縁膜と、
前記第１メモリ絶縁膜と前記第２メモリ絶縁膜との間に設けられたメモリ膜と、
を含む、構成１〜１８のいずれか１つに記載の半導体記憶装置。
（構成２０）
基体の面上に、前記面に対して垂直な第１方向に並ぶ複数の第１膜と、前記複数の第１膜の間に設けられた第２膜と、を含む積層膜を形成し、
前記積層膜の第１領域の中を前記第１方向に延び前記第１方向と交差する第２方向に第１ピッチで並ぶ複数の第１メモリ部と、前記積層膜の第２領域の中を前記第１方向に延び前記第２方向に前記第１ピッチで並ぶ複数の第２メモリ部と、を形成し、前記第２領域は前記第２方向において前記第１領域と並び、前記複数の第１メモリ部の１つの前記第２方向における第１中心と、前記複数の第２メモリ部の１つの前記第２方向における第２中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短く、
前記積層膜に孔を形成し、前記孔を介して前記複数の第１膜を除去し、
前記複数の第１膜が除去されて形成された空間に導電層となる材料を導入する、半導体記憶装置の製造方法。

実施形態によれば、記憶密度を向上できる半導体記憶装置及びその製造方法を提供する。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体記憶装置に含まれる導電層、絶縁層、積層体、メモリ部、半導体ボディ、メモリ層、メモリ絶縁膜、メモリ膜及び基体などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。

また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…基体、 １０ａ…面、 ２１…導電層、 ２１Ａ、２１Ｂ…導電層、 ２１Ｒ…第２部分、 ２１Ｗ…第１部分、 ２１ａ…第１導電層、 ２１ｂ…第２導電層、 ２１ｖ…ボイド、 ２２…絶縁層、 ５０、５０Ａ、５０Ｂ…半導体ボディ、 ５４、５４Ａ、５４Ｂ…メモリ層、 ５４ａ…第１メモリ絶縁膜、 ５４ｂ…第２メモリ絶縁膜、 ５４ｃ…メモリ膜、 ５４ｄ…下地膜、 ５５Ａ、５５Ｂ…コア部、 ５７Ａ…第１導電部、 ５７Ｂ…第２導電部、 ５７ｉ…絶縁部、 ６１…第１膜、 ６２…第２膜、 １１０、１１１…半導体記憶装置、 Ｃ１〜Ｃ４…第１〜第４中心、 Ｄｘ…長さ、 Ｈ１…厚さ、 Ｍ１〜Ｍ４…メモリ部の１つ、 ＭＣ…メモリセル、 ＭＨ…メモリホール、 ＭＰ…メモリ部、 ＭＰ１〜ＭＰ６…第１〜第６メモリ部、 ＰＧ…流入経路、 Ｒｘ１〜Ｒｘ７…第１〜第７領域、 ＳＢ…積層体、 ＳＢｆ…積層膜、 ＳＰ１…空間、 ＳＴ…孔、 ｂ０、ｂ１…距離、 ｐ１…第１ピッチ、 ｐ２…距離、 ｑ１…距離、 ｑ２…距離、 ｗ５…幅、 ｗｎ…距離、 ｗｗ…距離

Claims (8)

1. 第１方向に並び前記第１方向と交差する第２方向に延びる複数の導電層を含む積層体であって、第１領域と、前記第２方向において前記第１領域と並ぶ第２領域と、を含む前記積層体と、
   前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ複数の第１メモリ部と、
   前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ複数の第２メモリ部と、
   を備え、
   前記複数の第１メモリ部の１つの前記第２方向における第１中心と、前記複数の第２メモリ部の１つの前記第２方向における第２中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短く、
   前記複数の第１メモリ部の前記１つと、前記複数の第２メモリ部の前記１つと、の間の前記第２方向に沿う距離は、前記複数の導電層の１つの前記第１方向に沿う厚さの１．２倍以上である、半導体記憶装置。
2. 前記複数の第１メモリ部の２つの間の前記第２方向に沿う最短距離は、前記厚さの１．２倍よりも短い、請求項１記載の半導体記憶装置。
3. 第１方向に並び前記第１方向と交差する第２方向に延びる複数の導電層を含む積層体であって、第１領域と、前記第２方向において前記第１領域と並ぶ第２領域と、を含む前記積層体と、
   前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ複数の第１メモリ部と、
   前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ複数の第２メモリ部と、
   を備え、
   前記複数の第１メモリ部の１つの前記第２方向における第１中心と、前記複数の第２メモリ部の１つの前記第２方向における第２中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短く、
   前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ複数の第３メモリ部と、
   前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ複数の第４メモリ部と、
   をさらに備え、
   前記複数の第３メモリ部の１つの前記第２方向における第３中心と、前記複数の第４メモリ部の１つの前記第２方向における第４中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短く、
   前記第１ピッチをＰ１とし、
   前記第１方向及び前記第２方向と交差する第３方向における前記第１中心の位置と、前記第３方向における前記第３中心の位置と、の間の前記第３方向に沿った距離をＰ２とし、
   前記複数の第１メモリ部の前記１つの前記第２方向の長さをＤｘとし、
   ｂ０＝［{（Ｐ１）／２}^２＋（Ｐ２）^２］^１／２−Ｄｘとしたとき、
   前記ｂ０は、前記複数の導電層の１つの前記第１方向に沿う厚さの１．２倍よりも小さく、
   前記複数の第１メモリ部の前記１つと、前記複数の第２メモリ部の前記１つと、の間の第２方向に沿う距離と、前記複数の第１メモリ部の２つの間の前記第２方向に沿う最短距離と、の差をＰｄとし、
   ｂ１＝［{（Ｐ１＋Ｐｄ）／２}^２＋（Ｐ２）^２］^１／２−Ｄｘとしたとき、
   前記ｂ１は、前記厚さの１．２倍以上である、半導体記憶装置。
4. 第１方向に並び前記第１方向と交差する第２方向に延びる複数の導電層を含む積層体であって、第１領域と、前記第２方向において前記第１領域と並ぶ第２領域と、を含む前記積層体と、
   前記第１領域の中を前記第１方向に延び前記第２方向に沿って第１ピッチで並ぶ複数の第１メモリ部と、
   前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並ぶ複数の第２メモリ部と、
   を備え、
   前記複数の第１メモリ部の１つの前記第２方向における第１中心と、前記複数の第２メモリ部の１つの前記第２方向における第２中心と、の間の前記第２方向に沿った距離は、前記第１ピッチよりも長く前記第１ピッチの２倍よりも短く、
   複数の第５メモリ部と、
   複数の第６メモリ部と、
   をさらに備え、
   前記積層体は、第３領域、第４領域及び第５領域をさらに含み、
   前記第３領域は、前記第１方向と前記第２方向と交差する第３方向において前記第１領域と並び、
   前記第４領域は、前記第２方向において前記第３領域と並び前記第３方向において前記第２領域と並び、
   前記第５領域は、前記第１領域と前記第３領域との間、及び、前記第２領域と前記第４領域との間に位置し、
   前記複数の第５メモリ部は、前記第３領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並び、
   前記複数の第６メモリ部は、前記第２領域の中を前記第１方向に延び前記第２方向に沿って前記第１ピッチで並び、
   前記第５領域は、前記第２方向において連続しており、
   前記第５領域の前記第３方向に沿う幅は、前記第１ピッチよりも大きい、半導体記憶装置。
5. 前記積層体は、第６領域及び第７領域をさらに含み、
   前記第６領域と前記第７領域の間に前記第１〜第５領域が位置し、
   前記第６領域は、前記第２方向において連続しており、
   前記第７領域は、前記第２方向において連続している、請求項４記載の半導体記憶装置。
6. 前記複数の導電層の１つは、前記第６領域に含まれる部分と、前記第１領域に含まれる部分と、を含み、
   前記第６領域に含まれる前記部分におけるボイドの体積の、前記第６領域に含まれる前記部分の体積に対する比は、前記第１領域に含まれる前記部分におけるボイドの体積の、前記第１領域に含まれる前記部分の体積に対する比よりも低い、または、
   前記第６領域に含まれる前記部分は、ボイドを含まない、請求項５記載の半導体記憶装置。
7. 前記複数の導電層の前記１つは、前記第５領域に含まれる部分をさらに含み、
   前記第５領域に含まれる前記部分におけるボイドの体積の、前記第５領域に含まれる前記部分の体積に対する比は、前記第１領域に含まれる前記部分におけるボイドの前記体積の、前記第１領域に含まれる前記部分の前記体積に対する前記比よりも低い、または、
   前記第５領域に含まれる前記部分は、ボイドを含まない、請求項６記載の半導体記憶装置。
8. 前記複数の第１メモリ部の前記１つは、
   前記積層体の中を前記第１方向に延びる半導体ボディと、
   前記半導体ボディと前記複数の導電層との間に設けられた第１メモリ絶縁膜と、
   前記半導体ボディと前記第１メモリ絶縁膜との間に設けられた第２メモリ絶縁膜と、
   前記第１メモリ絶縁膜と前記第２メモリ絶縁膜との間に設けられたメモリ膜と、
   を含む、請求項１〜７のいずれか１つに記載の半導体記憶装置。

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