KR20140113024A - 저항 변화 메모리 장치 및 그 구동방법 - Google Patents

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Abstract

저항 변화 메모리 장치 및 그 구동 방법에 관한 것으로, 저항 변화 메모리 장치는, 베이스층, 상기 베이스층 상부에 형성되며 상기 베이스층 표면에 대해 실질적으로 수직인 방향으로 연장되는 필라형 게이트 전극, 상기 필라형 게이트 전극을 둘러싸도록 형성되는 커런트 전달층, 상기 커런트 전달층 외주에 형성되는 가변 저항층, 및 상기 필라형 게이트 전극의 인가 전압에 따라 커런트 전달층으로 유입되는 커런트들의 패스를 상기 가변 저항층으로 우회시키는 블록킹층을 포함한다.

Description

저항 변화 메모리 장치 및 그 구동방법{Resistance variable Memory Device And Method of Driving The Same}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 접합 트랜지스터를 스위칭 소자로 이용하는 저항 변화 메모리 장치 및 그 구동방법에 관한 것이다.
메모리 장치는 컴퓨터 또는 그 밖의 다른 전자 장치의 내부적인 반도체 집적 회로로 제공되는 것이 일반적이다. 이러한 메모리 장치는 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분될 수 있으며, 최근 비휘발성 메모리 장치 중 저항 변화 메모리 장치에 대한 연구가 활발히 진행되고 있다.
저항 변화 메모리 장치로는 상변화 메모리 장치, 저항 변화 메모리 장치(ReRAM), 및 자기 저항 메모리 장치등이 있으며, 그중 상변화 메모리 장치는 디램과 같은 높은 메모리 밀도, 높은 신뢰도, 및 낮은 전력 소모를 제공하는 특징을 갖는다.
이와 같은 저항 변화 메모리 장치를 포함하는 비휘발성 메모리 장치는 예를 들어, MP3 플레이어, 무비 플레이어, 및 다른 전자 장치들과 같은 휴대형 뮤직 플레이어와, 휴대 전화, 디지털 카메라, 솔리드 스테이트 드라이브(SSD), 휴대형 메모리 스틱, 및 개인용 컴퓨터에 사용될 수 있다.
상기 저항 변화 메모리 장치는 매트릭스 형태로 배열되는 복수의 메모리 셀을 포함할 수 있다. 각각의 메모리 셀은 워드 라인과 연결되는 스위칭 소자 및 비트 라인과 연결되는 저항 소자를 포함할 수 있다.
스위칭 소자는 해당 워드 라인의 활성화에 따라 억세스(access)되고, 선택된 메모리 셀의 프로그래밍은 상기 저항 소자에 전달되는 전류에 따라 결정될 수 있다.
현재, 저항 변화 메모리 장치는 높은 집적 밀도 및 멀티 레벨을 실현하기 위하여, 스위칭 소자를 3차원 구조로 형성하고, 저항 소자를 적층하여 형성되고 있다.
그러나, 이와 같은 3차원 저항 변화 메모리 장치는 그 구조가 복잡하다는 근본적인 문제점을 갖는다.
본 발명의 실시예들은 간단한 구조를 갖는 3차원 저항 변화 메모리 장치 및 그 구동방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 베이스층, 상기 베이스층 상부에 형성되며 상기 베이스층 표면에 대해 실질적으로 수직인 방향으로 연장되는 필라형 게이트 전극, 상기 필라형 게이트 전극을 둘러싸도록 형성되는 커런트 전달층, 상기 커런트 전달층 외주에 형성되는 가변 저항층, 및 상기 필라형 게이트 전극의 인가 전압에 따라 커런트 전달층으로 유입되는 커런트들의 패스를 상기 가변 저항층으로 우회시키는 블록킹층을 포함한다.
상기 필라형 게이트 전극은 제 1 도전 타입 반도체층으로 구성되고, 상기 커런트 전달층은 제 2 도전 타입의 반도체층으로 구성될 수 있다. 이때, 상기 블록킹층은 상기 필라형 게이트 전극에 역바이어스 전압 인가시 상기 커런트 전달층에 발생되는 공핍층일 수 있다.
또한, 상기 필라형 게이트 전극은 내화성 금속막으로 구성되고, 상기 커런트 전달층은 도전 타입을 갖는 반도체층으로 구성될 수 있다. 이러한 경우, 상기 필라형 게이트 전극 및 상기 커런트 전달층 사이에 개재되는 실리사이드막을 더 포함할 수 있다.
또한, 상기 필라형 게이트 전극은 도전 물질로 형성되고, 상기 커런트 전달층은 소정의 도전 타입을 갖는 반도체층으로 형성될 수 있다. 이때, 상기 필라형 게이트 전극 및 상기 커런트 전달층 사이에 개재되는 접합층, 및 상기 필라형 게이트 전극과 상기 접합층 사이에 개재되는 게이트 절연막을 더 포함할 수 있다. 상기 접합층은 상기 커런트 전달층과 반대 도전 타입을 갖도록 형성되고, 상기 접합층은 상기 필라형 게이트 전극의 전압 인가에 따라, 채널을 형성하여, 상기 블록킹층으로 동작할 수 있다.
본 발명의 일 실시예에 따른 저항 변화 메모리 장치는, 베이스층, 상기 베이스층 상부에 형성되며 상기 베이스층 표면에 대해 실질적으로 수직인 방향으로 연장되는 필라형 게이트 전극, 상기 필라형 게이트 전극을 둘러싸도록 적층, 형성되는 복수의 비트 라인, 상기 복수의 비트 라인 외주에 각각 형성되는 복수의 가변 저항층, 및 상기 필라형 게이트 전극의 인가 전압에 따라, 상기 복수의 비트 라인으로 유입되는 커런트들의 패스를 상기 가변 저항층으로 우회시키는 복수의 블록킹층을 포함하며, 적층된 상기 복수의 비트 라인은 절연막에 의해 상호 절연된다.
또한, 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 구동 방법은, 베이스 기판 상에 필라형 게이트 전극을 형성하는 단계, 상기 필라형 게이트 전극을 둘러싸도록 비트 라인을 형성하는 단계, 상기 비트 라인 외주에 가변 저항층을 형성하는 단계, 및 상기 필라형 게이트 전극에 소정 전압을 인가하여, 상기 비트 라인을 따라 흐르는 커런트 패스를 가변시키는 단계를 포함한다.
이때, 상기 커런트 패스를 가변시키는 단계는 상기 필라형 게이트 전극에 소정 전압 인가됨에 따라, 상기 필라형 게이트 전극의 주변에 커런트 블록킹층이 형성되어, 상기 커런트 블록킹층이 형성된 부분에서, 상기 비트 라인을 따라 흐르는 커런트가 상기 비트 라인과 접하는 상기 가변 저항층을 따라 흐르도록 커런트 패스를 우회시키는 단계일 수 있다.
본 실시예에 따르면, 간단한 구조를 통해, 3차원 저항 변화 메모리 장치의 메모리 동작을 실현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 개략적인 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 저항 변화 메모리 장치의 개략적인 등가 회로도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 평면도들이다.
도 4a 내지 도 7b는 본 발명의 일 실시예에 따른 저항 변화 메모리 장치의 단면도이다.
도 8 및 도 9는 본 발명의 다른 실시예를 설명하기 위한 저항 변화 메모리 장치를 나타낸 도면들이다.
도 10 및 도 11은 본 발명의 다른 실시예를 설명하기 위한 저항 변화 메모리 장치를 나타낸 도면들이다.
이하, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다. 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1을 참조하면, 저항 변화 메모리 장치(10)는 복수의 워드 라인(WL1-WL4), 비트 라인(BL), 접합 트랜지스터(20) 및 가변 저항(30)을 포함한다. 복수의 워드 라인(WL1-WL4) 및 비트 라인(BL)은 실질적으로 교차하도록 배열될 수 있으며, 복수의 워드 라인(WL1-WL4) 및 비트 라인(BL)의 교차부에 스위칭 소자로서 접합 트랜지스터(20)가 각각 연결된다. 가변 저항(30)은 접합 트랜지스터(20)와 각각 대응하여 병렬로 연결될 수 있다. 즉, 가변 저항(30)은 접합 트랜지스터(20)의 소스 및 드레인 사이에 연결될 수 있다. 접합 트랜지스터(20)는 알려진 바와 같이, 캐리어가 통과하는 채널 영역 근방에 설치된 pn 접합에, 게이트 전극으로부터 역 바이어스 전압을 인가함으로써, pn 접합으로부터 발생되는 공핍층을 확장시킴으로써, 스위칭 동작을 행한다.
비트 라인(BL)은 단위 셀 영역으로 구획된 공간에 복수 개가 구비될 수 있으며, 도 2에 도시된 것과 같이, 복수의 비트 라인(BL1-BL4)은 적층된 형태로 배치될 수 있다.
접합 트랜지스터를 구비한 저항 변화 메모리는 도 3a 및 도 3b에 도시된 바와 같이, 게이트 전극(120)을 감싸도록 비트 라인(110)이 형성된다. 비트 라인(110)의 가장자리에 가변 저항층(130)이 형성될 수 있다.
게이트 전극(120)은 베이스층(도시되지 않음) 표면에 대해 수직인 방향으로 연장되는 필라 구조를 가질 수 있다. 게이트 전극(120)은 제 1 도전 타입의 반도체층, 예를 들어 p형 불순물이 도핑된 반도체층으로 형성될 수 있다. 비트 라인(110)은 게이트 전극(120)의 측부에 형성되어, 게이트 전극(120)과 pn 접합을 이룰 수 있도록 제 2 도전 타입의 반도체층, 예를 들어, n형 불순물이 도핑된 반도체층으로 형성될 수 있다. 본 실시예에서, 게이트 전극(120)은 p 타입 폴리실 리콘막으로 형성될 수 있고, 비트 라인(110)은 n 타입 폴리실리콘막으로 형성될 수 있다.
게이트 전극(120)과 비트 라인(110)의 접합 계면에 공핍층(depletion layer:125)이 형성될 수 있고, 공핍층(125)은 게이트 전극(120)의 인가 전압에 따라 그 크기(면적)가 가변될 수 있다. 알려진 바와 같이, 공핍층(125)은 전류 흐름을 방해하는 요소로 작용할 수 있으며, 게이트 전극(120)에 역바이어스 전압 인가시 공핍층(125)의 면적이 확장된다. 여기서, 도 3a의 미설명 부호 WL1, WL2, WL3, 및 WL4는 게이트 전극(120)과 연결되는 워드 라인일 수 있으며, 상기 비트 라인과 실질적으로 수직을 이룰 수 있다. 아울러, 도 3b에서는 설명의 편의를 위해 상기 워드 라인(WL1,WL2,WL3,WL4)의 도시를 생략하였다.
즉, 도 3b에 도시된 바와 같이, 선택된 게이트 전극(120)에 역바이어스 전압(-V)을 인가하고, 그 외의 게이트 전극(120)은 플로팅(floating)시킨다. 또한, 비트 라인(110)을 통해 소정의 커런트, 예를 들어 라이트(write) 커런트(I)를 인가한다.
그러면, 상기 선택된 게이트 전극(120)에 역바이어스 전압이 인가됨에 따라, 선택된 게이트 전극(120) 주변의 공핍층(125)의 면적이 확장된다. 이에 따라, 비트 라인(110)을 따라 흐르던 라이트 커런트는 상기 공핍층(120)에 의해 블록킹되고, 상기 비트 라인(110)과 접하도록 형성된 가변 저항층(130)으로 우회된다. 즉, 라이트 커런트 패스(path:P)가 변경된다.
상기 선택된 게이트 전극(120)과 대응되는 가변 저항층(130)에 라이트 커런트(I)가 인가되었기 때문에, 가변 저항층(130)은 상기 라이트 커런트에 의해 저항이 바뀌게 되어, “0” 또는 “1” 데이터가 기입된다. 이때, 커런트의 크기에 따라, 가변 저항층(130)의 데이터가 독출될 수 있음은 당업자에게 자명하다.
이와 같은 저항 변화 메모리 장치의 제조방법에 대해서 도 4a 내지 도 7b를 참조하여 자세히 설명하도록 한다. 여기서, 도 4a 내지 도 7a는 본 실시예에 따른 저항 가변 메모리 장치의 워드 라인과 평행하는 방향으로 절단하여 나타낸 단면도이고, 도 4b 내지 도 7b는 본 실시예에 따른 저항 가변 메모리 장치의 비트 라인과 평행하는 방향으로 절단하여 나타낸 단면도이다.
먼저, 도 4a 및 도 4b를 참조하면, 베이스층(100) 상부에 복수의 비트 라인층(110a,110b,110c,110d)을 절연막(115)를 사이에 두고 순차적으로 적층한다. 다시 말해, 복수의 비트 라인층(110a,110b,110c,110d)과 절연막(115)을 상기 베이스층(100) 상부에 교대로 적층한다. 여기서, 베이스층(100)은 반도체 기판(도시되지 않음) 상부에 형성되는 절연층일 수 있다.
도 5a 및 도 5b를 참조하면, 상기 복수의 비트 라인층(110a,110b,110c,110d) 및 절연막(115)을 소정 부분 패터닝하여 게이트 전극용 쓰루 홀(Through hole: 도시되지 않음)을 형성한다. 이어서, 상기 쓰루 홀이 매립되도록 예를 들어, p타입 폴리실리콘막을 매립하여, 게이트 전극(120)을 형성한다. 이때, 상기 매립 공정은 공지의 증착 및 평탄화 공정으로 달성될 수 있을 것이다.
도 6a 및 도 6b를 참조하면, 단위 메모리 셀 영역을 한정하기 위하여, 상기 상기 복수의 비트 라인층(110a,110b,110c,110d) 및 절연막(115)의 소정 부분을 패터닝하여, 제 1 홀(H1)을 형성한다. 상기 제 1 홀(H1)은 워드 라인과 평행하는 방향으로 볼 때(도 6a 참조), 게이트 전극(120)을 중심으로 양측에 위치될 수 있다. 다음, 제 1 홀(H1)을 통해 노출된 비트 라인(110 a,110b,110c,110d)을 소정 두께 만큼 리세스시켜, 제 2 홀(H2)을 형성한다. 상기 리세스 공정은 일반적인 식각 공정을 이용할 수 있을 것이다.
도 7a 및 도 7b를 참조하면, 상기 제 2 홀(H2) 각각에 가변 저항층(130)을 선택적으로 매립시킨다. 여기서, 가변 저항층(130)은 저항 메모리의 재료인 PCMO막, 상변화 메모리의 재료인 칼코게나이드막, 자기 메모리의 재료인 자성층, STTMRAM의 재료인 자화 반전 소자층 또는 폴리머 메모리의 재료인 폴리머층들이 다양하게 이용될 수 있다. 다음, 제 1 홀(H1) 내에 층간 절연막(135)을 매립하여, 단위 셀 별로 노드 분리를 달성한다. 다음, 상기 게이트 전극(120) 과 전기적으로 연결되도록 워드 라인(140)을 형성한다.
본 실시예에 따르면, 필라 구조로 게이트 전극(120)을 형성한 후, 게이트 전극(120)을 감싸도록 비트 라인(110a,110b,110c,110d)을 형성한다. 이때, 게이트 전극(120)과 비트 라인(110a,110b,110c,110d) 사이에 공핍층(125)이 발생될 수 있고, 게이트 전극(120)에 충분한 역바이어스 전압을 인가에 의해, 공핍층(125)을 핀치 오프(pinch off)시킨다. 이에 따라, 라이트 또는 리드 커런트의 패스(I)를 가변 저항층(130)으로 우회시킴으로써, 메모리 동작을 수행한다.
또한, 도 8 및 도 9에 도시된 바와 같이, 게이트 전극(1200)은 금속 필라로 구성되고, 금속 게이트 전극(1200)과 비트 라인(110a,110b,110c,110d)의 접합 계면에 실리사이드막(1210)을 형성하여, 상기 실리사이드막(1210)과 상기 비트 라인(110a,110b,110c,110d) 사이에 공핍층(1250)을 유발시킬 수 있다.
이와 같은 구조는, 상기 도 5a 및 도 5b 단계에서, 상기 쓰루홀 내에 p타입 폴리실리콘막 대신, 내화성 금속막을 매립시킨다음, 상기 내화성 금속막으로 된 게이트 전극(1200)과 비트 라인(110a,110b,110c,110d) 재료인 n타입 폴리실리콘막을 반응시켜, 소정 두께의 실리사이드막(1210)을 형성할 수 있다.
또한, 도 10 및 도 11에 도시된 바와 같이, 게이트 전극(1200)은 도전 물질, 예를 들어, 금속 필라로 구성하고, 상기 게이트 전극(1200)과 상기 n타입 폴리실리콘막으로 구성된 비트 라인(110a,110b,110c,110d) 사이에 p형의 불순물층(1240)을 개재할 수 있다. 여기서, p형의 불순물층(1240)은 n타입 폴리실리콘막으로 된 비트 라인(110a,110b, 110c, 110d)에 형성된 불순물 영역일 수 있다.
이와 같은 구조는 게이트 전극(1200)에 문턱 전압 이상 바이어스 인가시, p형 불순물층(1240)이 확장되어, 가변 저항층(130)과 맞닿게 되는 채널 영역(1250)을 유도한다.
이와 같은 채널 영역(1250)은 비트 라인(110)을 타고 흐르는 커런트 패스를 블록킹하여, 가변 저항층(130)으로 커런트 패스를 우회시키는 역할을 한다.
이에 따라, 가변 저항층(130)의 메모리 동작을 실현할 수 있다.
이때, 게이트 전극(120)과 p형의 불순물층(1240)의 사이에 게이트 절연막(1230)이 개재될 수 있으며, p형의 불순물층(1240)의 형성은, 게이트 전극(1200)을 형성하기 전, 상기 쓰루홀 측벽을 통해 노출된 상기 비트 라인들(110a,110b,110c,110d)에 사선 이온 주입 공정에 의해 형성될 수 있을 것이다.
이와 같이, 채널 영역의 확장을 통해서도, 커런트 패스를 우회시켜, 메모리 동작을 실현할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
100: 베이스층 110, 110a,110b,110c, 110d : 비트 라인
120, 1200 : 게이트 전극 130 : 가변 저항층
140 : 워드 라인 1250,1240 : 공핍층

Claims (20)

  1. 베이스층;
    상기 베이스층 상부에 형성되며, 상기 베이스층 표면에 대해 실질적으로 수직인 방향으로 연장되는 필라형 게이트 전극;
    상기 필라형 게이트 전극을 둘러싸도록 형성되는 커런트 전달층;
    상기 커런트 전달층 외주에 형성되는 가변 저항층; 및
    상기 필라형 게이트 전극의 인가 전압에 따라, 커런트 전달층으로 유입되는 커런트들의 패스를 상기 가변 저항층으로 우회시키는 블록킹층을 포함하는 저항 변화 메모리 장치.
  2. 제 1 항에 있어서,
    상기 필라형 게이트 전극은 제 1 도전 타입 반도체층으로 구성되고,
    상기 커런트 전달층은 제 2 도전 타입의 반도체층으로 구성되는 저항 변화 메모리 장치.
  3. 제 2 항에 있어서,
    상기 블록킹층은 상기 필라형 게이트 전극에 역바이어스 전압 인가시 상기 커런트 전달층에 발생되는 공핍층인 저항 변화 메모리 장치.
  4. 제 1 항에 있어서,
    상기 필라형 게이트 전극은 내화성 금속막으로 구성되고,
    상기 커런트 전달층은 도전 타입을 갖는 반도체층으로 구성되는 저항 변화 메모리 장치.
  5. 제 4 항에 있어서,
    상기 필라형 게이트 전극 및 상기 커런트 전달층 사이에 개재되는 실리사이드막을 더 포함하는 저항 변화 메모리 장치.
  6. 제 1 항에 있어서,
    상기 필라형 게이트 전극은 도전 물질로 형성되고,
    상기 커런트 전달층은 소정의 도전 타입을 갖는 반도체층으로 형성되는 저항 변화 메모리 장치.
  7. 제 6 항에 있어서,
    상기 필라형 게이트 전극 및 상기 커런트 전달층 사이에 개재되는 접합층; 및
    상기 필라형 게이트 전극과 상기 접합층 사이에 개재되는 게이트 절연막을 더 포함하는 저항 변화 메모리 장치.
  8. 제 7 항에 있어서,
    상기 접합층은 상기 커런트 전달층과 반대 도전 타입을 갖도록 형성되고,
    상기 접합층은 상기 필라형 게이트 전극의 전압 인가에 따라, 채널을 형성하여, 상기 블록킹층으로 동작하는 저항 변화 메모리 장치.
  9. 제 1 항에 있어서,
    상기 베이스층은 절연 물질을 포함하는 저항 변화 메모리 장치.
  10. 베이스층;
    상기 베이스층 상부에 형성되며, 상기 베이스층 표면에 대해 실질적으로 수직인 방향으로 연장되는 필라형 게이트 전극;
    상기 필라형 게이트 전극을 둘러싸도록 적층, 형성되는 복수의 비트 라인;
    상기 복수의 비트 라인 외주에 각각 형성되는 복수의 가변 저항층; 및
    상기 필라형 게이트 전극의 인가 전압에 따라, 상기 복수의 비트 라인으로 유입되는 커런트들의 패스를 상기 가변 저항층으로 우회시키는 복수의 블록킹층을 포함하며,
    적층된 상기 복수의 비트 라인은 절연막에 의해 상호 절연되는 저항 변화 메모리 장치.
  11. 제 10 항에 있어서,
    상기 필라형 게이트 전극은 제 1 도전 타입 반도체층으로 구성되고,
    상기 복수의 비트 라인은 제 2 도전 타입의 반도체층으로 각각 구성되는 저항 변화 메모리 장치.
  12. 제 11 항에 있어서,
    상기 복수의 블록킹층은 상기 필라형 게이트 전극에 역바이어스 전압 인가시 상기 복수의 비트 라인에 각각에 발생되는 공핍층인 저항 변화 메모리 장치.
  13. 제 10 항에 있어서,
    상기 필라형 게이트 전극은 내화성 금속막으로 구성되고,
    상기 복수의 비트 라인은 도전 타입을 갖는 반도체층으로 구성되는 저항 변화 메모리 장치.
  14. 제 13 항에 있어서,
    상기 필라형 게이트 전극 및 상기 복수의 비트 라인 사이에 개재되는 복수의 실리사이드막을 더 포함하는 저항 변화 메모리 장치.
  15. 제 10 항에 있어서,
    상기 필라형 게이트 전극은 도전 물질로 형성되고,
    상기 복수의 비트 라인은 소정의 도전 타입을 갖는 반도체층으로 형성되는 저항 변화 메모리 장치.
  16. 제 15 항에 있어서,
    상기 필라형 게이트 전극 및 상기 복수의 비트 라인 사이에 개재되는 복수의 접합층; 및
    상기 필라형 게이트 전극과 접합층 사이에 개재되는 게이트 절연막을 더 포함하는 저항 변화 메모리 장치.
  17. 제 16 항에 있어서,
    상기 복수의 접합층은 상기 비트 라인과 반대 도전 타입을 갖도록 형성되고,
    상기 복수의 접합층은 상기 필라형 게이트 전극의 전압 인가에 따라, 채널을 형성하여, 상기 블록킹층으로 동작하는 저항 변화 메모리 장치.
  18. 제 10 항에 있어서,
    상기 베이스층은 절연 물질을 포함하는 저항 변화 메모리 장치.
  19. 베이스 기판 상에 필라형 게이트 전극을 형성하는 단계;
    상기 필라형 게이트 전극을 둘러싸도록 비트 라인을 형성하는 단계;
    상기 비트 라인 외주에 가변 저항층을 형성하는 단계; 및
    상기 필라형 게이트 전극에 소정 전압을 인가하여, 상기 비트 라인을 따라 흐르는 커런트 패스를 가변시키는 단계를 포함하는 저항 변화 메모리 장치의 구동방법.
  20. 제 19 항에 있어서,
    상기 커런트 패스를 가변시키는 단계는,
    상기 필라형 게이트 전극에 소정 전압 인가됨에 따라, 상기 필라형 게이트 전극의 주변에 커런트 블록킹층이 형성되어,
    상기 커런트 블록킹층이 형성된 부분에서, 상기 비트 라인을 따라 흐르는 커런트가 상기 비트 라인과 접하는 상기 가변 저항층을 따라 흐르도록 커런트 패스를 우회시키는 단계인 저항 변화 메모리 장치의 구동방법.
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