JP5462490B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に係り、特に、金属化合物の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶する、電気的に書換え可能な相変化メモリ大容量装置に関する。

不揮発性記憶装置には、金属化合物の結晶状態と非晶質状態を記憶情報として用いるものがある。この記憶材料としては、一般にテルル化合物が用いられる。それらの反射率の違いで情報を記憶する原理は、ＤＶＤ（ディジタル・バーサタイル・ディスク）のような光学的情報記憶媒体に広く用いられている。

近年になり、この原理を電気的情報記憶にも用いる提案がなされている。これは光学的手法と異なり、非晶質と結晶との電気抵抗の差、即ち、非晶質の高抵抗状態と結晶の低抵抗状態を、電流量あるいは電圧変化で検出する方法である。これは相変化（型）メモリと呼ばれ、例えば、公知の技術文献として引用文献１（特開２００３−１０００８５）などがある。本発明は、この電気的情報記憶に関わるものである。

図１に、従来の相変化メモリの基本的なメモリセルの構造を示す。記憶素子００１（相変化材料）と選択素子００２とを組み合わせた構造である。相変化メモリは、選択素子からコンタクトプラグ００３を通して電流を加えることで記憶素子に発生するジュール熱００４により記憶素子を結晶状態、若しくは非晶質状態にすることで情報を記憶、保持する。その書換えは、電気的に高抵抗の非晶質状態にする場合、大電流を印加し記憶素子の温度が融点以上となるようにした後、急冷すればよく、電気的に低抵抗の結晶状態にする場合、印加する電流を制限して融点より低い結晶化温度になるようにすればよい。一般に記憶素子の抵抗値は相変化により２桁から３桁も変化する。このため、相変化メモリは、結晶か非晶質かによって読み出し信号が大きく異なり、センス動作が容易である。

一方、相変化メモリ素子からデータを読み出す場合、例えば相変化メモリ素子に直列にスイッチングトランジスタを接続し、選択された読み出しワード線００５に接続されるスイッチングトランジスタのみをオン状態として電流経路を作る。その結果、選択された相変化メモリのみに電流が流れるため、その相変化メモリのデータを読み出すことができる。しかし、各セルにひとつのスイッチングトランジスタが存在することでセル面積が大きくなることは明白である。

特開２００３−１０００８５号公報

上記のように、相変化メモリ素子からデータを読み出す場合、例えば相変化メモリ素子に直列に接続されたスイッチングトランジスタを必要とする。しかし、各セルにひとつのスイッチングトランジスタが存在することでセル面積が大きくなるという問題がある。

そこで、本発明の目的は、メモリセルのサイズをより縮小し、記憶容量を増大させることが可能な半導体記憶装置を提供することにある。

この目的を達成するために、本発明である不揮発性半導体記憶装置は、以下の特徴的な構成を有する。すなわち、本不揮発性半導体記憶装置の特徴は、半導体基板上に形成されたトランジスタと前記トランジスタのソース・ドレイン端子間に接続された電圧印加によって抵抗値が変化する可変抵抗素子とを備えてなるメモリセルを縦方向、さらにアレイ状に複数個配置して３次元的にメモリセルアレイを構成した点にある。

図２に示すように、ゲート電極００６、ゲート絶縁膜００７、チャネル００８を具備したスイッチングトランジスタの内部を可変抵抗素子００９、特に相変化材料で充填した２重チャネル構造としたメモリセル構造を特徴とする。図３にその動作原理を示す。電圧を印加することでスイッチングトランジスタをオフにし、チャネル抵抗を上げてトランジスタ側に電流が流れないようにする。それにより内部の相変化材料側に電流を通してメモリ動作させる。

電圧を印加したときに相変化材料側に電流を流してメモリ動作させるため、ノーマリーオン、すなわち電圧を印加しない場合にオン状態となり電流が流れるトランジスタ構成が好ましい。相変化材料全体に電流を流し相変化させるために安定した相変化が可能である。スイッチングトランジスタのコンタクトプラグから電流を流す従来方式に比べ、相変化容量も増大させることができる。

上記不揮発性半導体記憶装置の第一の特徴構成によれば、メモリセルを構成するトランジスタをオフ状態にし、メモリセルの両端に所定の電圧を印加すれば、読み出し動作では、可変抵抗素子の抵抗値に応じた読み出し電流の変化を識別することで、可変抵抗素子を記憶担体として記憶したデータの読み出しができる。また、該トランジスタをオン状態にすることで、該トランジスタを流れる電流が支配的となり、当該メモリセルを読み出し対象でない非選択状態にして、該トランジスタがオフ状態の選択メモリセルと区別することができる。更に、書き込み或いは消去動作においても、書き込み・消去対象のメモリセルに対し、メモリセルを構成するトランジスタをオフ状態にし、読み出し動作と同様にメモリセルの両端に印加する電圧値や極性を調整することで、可変抵抗素子の抵抗値を変化させることができる。また、可変抵抗素子を記憶担体としてデータの記憶（書き込み・消去）が可能となる。

非選択メモリセルについても、読み出し動作と同様に非選択メモリセルのトランジスタをオン状態にすることで、可変抵抗素子の両端に印加されるべき書き込みまたは消去電圧が、オン状態のトランジスタによって印加されなくなるので、データの記憶（書き込み・消去） が選択的に禁止できる。つまり、可変抵抗素子としてメモリセルの両端に印加する電圧パルスの振幅及びパルス幅を適宜調整し、高速な書き込み・消去が可能な材料を選択することにより、高速書き込み及び消去が実現できる。それとともに、書き込み・消去時に大電流を流す必要も無く、高信頼度の不揮発性半導体記憶装置を提供できる。
図４、５は、本発明の実施形態に係る不揮発性半導体記憶装置の構成を示す回路図である。図４、５はそれぞれ縦方向、さらにアレイ状に複数個配置して３次元的にメモリセルアレイを構成した場合の回路図である。

本発明によれば、メモリセルのサイズをより縮小し、記憶容量を増大させることが可能な半導体記憶装置を提供できる。

従来技術の不揮発性半導体記憶装置の要部断面図である。 本発明に係る不揮発性半導体記憶装置のメモリセルの鳥瞰図である。 本発明に係る不揮発性半導体記憶装置のメモリセルの動作を示す回路図である。 本発明に係る不揮発性半導体記憶装置の構成を示す回路図である。 本発明に係る不揮発性半導体記憶装置の構成を示す回路図である。 実施の形態の半導体装置の製造工程中の断面図である。 実施の形態の半導体装置の製造工程中の上面図である。 図６に続く半導体装置の製造工程中の断面図である。 図７に続く半導体装置の製造工程中の上面図である。 図８に続く半導体装置の製造工程中の断面図である。 図８に続く半導体装置の製造工程中の断面図である。 図９に続く半導体装置の製造工程中の上面図である。 図１０に続く半導体装置の製造工程中の断面図である。 図１１に続く半導体装置の製造工程中の断面図である。 図１２に続く半導体装置の製造工程中の上面図である。 図１３に続く半導体装置の製造工程中の断面図である。 図１４に続く半導体装置の製造工程中の断面図である。 図１５に続く半導体装置の製造工程中の上面図である。 本発明に係る不揮発性半導体記憶装置のメモリセルの断面図である。 図１６に続く半導体装置の製造工程中の断面図である。 図１７に続く半導体装置の製造工程中の断面図である。 図１８に続く半導体装置の製造工程中の上面図である。 図２０に続く半導体装置の製造工程中の断面図である。 図２１に続く半導体装置の製造工程中の断面図である。 本発明に係る不揮発性半導体記憶装置のメモリセルの断面図である。 図２３に続く半導体装置の製造工程中の断面図である。 図２４に続く半導体装置の製造工程中の断面図である。 図２５に続く半導体装置の製造工程中の上面図である。 本発明に係る不揮発性半導体記憶装置の構成を示す断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の相変化メモリの製造方法について図を用いて述べる。
周辺回路を含む半導体基板１００上に、メモリセルの基板側のコンタクト層となる不純物拡散層１０１、その上に第一層間膜１０２、第一ポリシリコン１０３を順に堆積した後のメモリマトリクスの断面図を図６に、メモリマトリクスの上面図を図７に示す。

図６は、図７のＢ−Ｂ’における断面図にあたる。拡散層１０１はリン、若しくは、砒素を不純物としてイオン打ち込み等の既知の技術を用いて形成する。後述するビット線パターンと同様にパターニングし、メモリセルブロック選択動作をさせてもよい。第一層間膜１０２の材料は、例えば、酸化膜ＳｉＯ_２であり、ＬＰ−ＣＶＤ(Low Pressure CVD)法等の既知の技術を用いて形成する。
第一ポリシリコン１０３の材料はリン、若しくは、砒素を不純物として含むポリシリコンであり、ＣＶＤ(Chemical Vapor Deposition)等の既知の技術を用いて形成する。スイッチングトランジスタの選択ゲート、すなわちワード線の役割を果たすものであり、膜厚は３０ｎｍ以上１００ｎｍ以下がよい。

本実施の形態では、あらかじめポリシリコンとして形成する方法を例にとって説明したが、アモルファスシリコンとして成膜後、レーザアニールにより結晶化しても、プロセス中の熱負荷を低減できるためよい。不純物拡散層１０１には、接触抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドチタンシリサイド、コバルトシリサイド、ニッケルシリサイド等を形成してもよい。

スイッチングトランジスタの選択ゲート、すなわちワード線は第一金属配線１０４で形成してもよい。この材料は、例えば、タングステンＷや窒化チタンＴｉＮであり、ＣＶＤ法等の既知の技術を用いて形成する。第一金属配線１０４の膜厚は、３０ｎｍ以上１００ｎｍがよい。薄すぎると配線抵抗が高くなり、厚すぎると後の加工後の形状制御が困難となる。駆動電圧の観点からも、相変化材料を書き換える体積が小さいほど駆動電圧が小さくて済むため、厚すぎないほうがより好ましい。また、第一層間膜１０２、第一ポリシリコン１０３、第一金属配線１０４の材料は、熱伝導率の低い材料であれば、相変化メモリの駆動電圧を低減できるため好ましい。

図６は、本実施の形態で示す半導体装置の製造工程中の断面図を示す。図６で示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、選択ゲート第一ポリシリコン１０３、または第一金属配線１０４を加工し、グローバル選択ゲート構造を形成する。第二層間膜１０５を成膜、さらに既知のＣＭＰ技術を用いて第二層間膜１０５を研磨した後の構造を図８に、上面図を図９に示す。図８は図９のＢ−Ｂ’における断面図にあたる。第二層間膜１０５の材料は、例えば、酸化膜ＳｉＯ_２であり、ＬＰ−ＣＶＤ法等の既知の技術を用いて形成する。

図８で示した構造から図６から図９で説明した方法を繰り返すことで、選択ゲート第二ポリシリコン１０６または第二金属配線１０７、第三層間膜１０８、選択ゲート第三ポリシリコン１０９または第三金属配線１１０、第四層間膜１１１、選択ゲート第四ポリシリコン１１２または第四金属配線１１３、第五層間膜１１４を形成する。断面構造を図１０、図１１に、上面図を図１２に示す。図１０は図１２のＢ−Ｂ’における断面図、図１１は図１０、図１２のＡ−Ａ’における断面図にあたる。この際、最上層の選択ゲート第四ポリシリコン１１２、または第四金属配線１１３は３次元メモリセルアレイのうちのメモリセルブロック選択のための選択トランジスタとしても動作させるため、選択ゲートも下３層のグローバル構造とは異なり微細選択ゲート構造とずる。後述のビットラインとあわせメモリセルブロックの選択動作を行なう。

図１０で示した構造から、既知のリソグラフィ技術、ドライエッチング技術、ＣＭＰ研磨技術、ＣＶＤ技術を用いて、コンタクトプラグ穴加工および第五金属配線１１５を形成し、スイッチングトランジスタのグローバル選択ゲート、選択トランジスタのコンタクトプラグを形成する。研磨した後の断面構造を図１３、図１４に、上面図を図１５に示す。図１３は図１５のＢ−Ｂ’における断面図、図１４は図１３、図１５のＡ−Ａ’における断面図にあたる。第五金属配線１１５の材料は、例えば、タングステンＷであり、隙間なく埋め込むためにＣＶＤ法で形成することが好ましい。なお、ここでは説明を分かりやすくするため、図１０におけるＡ−Ａ’方向の奥行きはずらして図示している。

図１３で示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、メモリセルブロックのスイッチングトランジスタ、選択トランジスタ形成用の深穴を加工する。加工する形状は正円形が好ましいが、正方形、四角形、三角形等任意の形状でもよい。形状に応じて同一トランジスタ内に複数の閾値電圧、複数のトランジスタオン電流、すなわち多数の抵抗素子への電流を１メモリユニットセル内に持たせることも可能となり、多値のメモリ動作をさせることも可能である。その側壁にスイッチングトランジスタのゲート絶縁膜として、既知のＣＶＤ法、ＩＳＳＧ(Insitu Steam Growth)法による酸化膜ＳｉＯ_２ １１６あるいはＡＬＣＶＤ(Atomic Layer CVD)法によるＨｉｇｈ−Ｋ絶縁膜１１７形成を行なった後、スイッチングトランジスタ、選択トランジスタのチャネルポリシリコン層１１８形成を行なう。ポリシリコン１１８の材料はリンＰ、若しくは砒素Ａｓを不純物として含むポリシリコンであり、ＣＶＤ等の既知の技術を用いて形成する。第一、第五層間膜に相当する膜厚では不純物濃度を濃くしトランジスタのソース・ドレイン層１１９として動作させる。この不純物濃度は１ｘ１０^１８ｃｍ^−３以上が望ましい。逆にスイッチングトランジスタのゲート電極に相当する膜厚では不純物濃度を薄くしトランジスタのチャネル層１２０として動作させる。この不純物濃度は１ｘ１０^１８ｃｍ^−３以下が望ましい。ＣＶＤ等の既知の技術において、ポリシリコン堆積の一つのシーケンスの中で、リンＰ、若しくは砒素Ａｓ濃度を変えながら堆積できるため製造法としても簡便であり好ましい。この断面構造を図１６、図１７に、上面図を図１８に示す。図１６は図１８のＢ−Ｂ’における断面図、図１７は図１６、図１８のＡ−Ａ’における断面図にあたる。なお、ここでは説明を分かりやすくするため、図１６におけるＢ−Ｂ’方向の奥行き、図１７におけるＡ−Ａ’方向の奥行きはずらして図示している。内部に抵抗効果素子を形成するため、膜厚側壁のみに異方性を持たせて堆積することが重要であり、ＡＬＣＶＤ法等の方法がより好ましい。

図１６で示した構造から、トランジスタの内部に抵抗効果素子として相変化材料１２１を堆積する。相変化材料１２１は、例えばＧｅ_２Ｓｂ_２Ｔｅ_５であり、スパッタ法等の既知の技術を用いて形成される。他の相変化材料としては、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能が得られる。相変化材料１２１の膜厚は、５ｎｍ以上３００ｎｍ以下がよい。相変化材料１２１の堆積前にあらかじめスパッタエッチングを行ない、メモリセルブロックの底面に残存する酸化膜ＳｉＯ_２ １１６あるいはＨｉｇｈ−Ｋ絶縁膜１１７、チャネルポリシリコン層１１８を取り除き半導体基板１００上、不純物拡散層１０１と相変化材料１２１の接触をよくすることが望ましい。この後、既知のＣＭＰ法を用い、第五層間膜上に残っているポリシリコン１１８、相変化材料１２１を取り除く。ユニットメモリセル構造断面図を図１９に示す。全体断面構造を図２０、図２１に、上面図を図２２に示す。図２０は図２２のＢ−Ｂ’における断面図、図２１は図２０、図２２のＡ−Ａ’における断面図にあたる。なお、ここでは説明を分かりやすくするため、図２０におけるＢ−Ｂ’方向の奥行き、図２１におけるＡ−Ａ’方向の奥行きはずらして図示している。ユニットメモリセルは図２０、図２１、図２２の点線で囲われた部分ひとつにあたる。

図２０で示した構造から、第１ノードである選択トランジスタ部のみにおいて、メモリブロックの選択性を持たせるため、既知のドライエッチング技術を用いてトランジスタ内部の抵抗効果素子、相変化材料１２１を取り除く。全体断面構造を図２３、図２４に示す。図２３は図２２のＢ−Ｂ’における断面図、図２４は図２２、図２３のＡ−Ａ’における断面図にあたる。なお、ここでは説明を分かりやすくするため、図２３におけるＢ−Ｂ’方向の奥行き、図２４におけるＡ−Ａ’方向の奥行きはずらして図示している。選択トランジスタ部のセル構造断面図を図２５に示す。内部の抵抗素子がないため、選択トランジスタのワード線の電圧制御により選択トランジスタに流れる電流のみを制御できるため、メモリブロックの選択動作を可能にする。

図２３で示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、第六金属配線１２２を形成する。第六金属配線１２２の材料は、例えば、タングステンＷであり、既知のＣＶＤ法、スパッタ法で形成される。メモリのビット線のパターンであり、隣接のパターンと平行して延在する。全体断面構造を図２６、図２７に、上面図を図２８に示す。図２６は図２８のＢ−Ｂ’における断面図、図２７は図２６、図２８のＡ−Ａ’における断面図にあたる。なお、ここでは説明を分かりやすくするため、図２６におけるＢ−Ｂ’方向の奥行き、図２７におけるＡ−Ａ’方向の奥行きはずらして図示している。各選択ゲートおよびビット線は不揮発性メモリの読み出し、及び書き込みが行えるよう、周辺回路を含む半導体基板１００と電気的に接続されるが、図示は省略した。図２８に示すように、メモリセルブロックの平面形状は、正方形である。ここで、デザインルール上の最小加工寸法を“Ｆ（Feature size）”とする。すなわち、メモリセルブロックの平面形状の縦および横の長さ、コンタクト径、およびゲート長等は、すべてＦである。“Ｆ”は、その世代のリソグラフィの精度等によって決定される。メモリセルブロックの平面形状の各方向の長さは２Ｆである。したがって、本実施形態のメモリセルブロックのサイズは４Ｆ^２（２Ｆ×２Ｆ）となり、ＮＡＮＤ型フラッシュメモリと同等のセルサイズが実現可能である。

本実施形態図面では、垂直方向４層積層の積層メモリを代表して説明しているが、図から図の製造方法を繰り返すことで垂直方向の積層メモリ積層回数は自由に設定できることは言うまでもない。

次に、本発明を適用したメモリマトリクスの動作方式について図４，５を用いて説明する。メモリセルＭＣｉｊｋ（ｉ＝１，２，３，・・・，ｍ）（ｊ＝１，２，３，・・・，ｎ）（ｋ＝１，２，３，・・・，ｍ）は、複数本平行に配置されたワード線ＷＬｉ（ｉ＝１，２，３，・・・，ｍ）と、ワード線ＷＬｉと交差するように複数本並行に配置されたビット線ＢＬｊ（ｊ＝１，２，３，・・・，ｎ）との交点に配置される。図２で示したように、スイッチングトランジスタと相変化材料とが並列に接続された構造となっている。

相変化メモリの記録は次のように行う。メモリセルＭＣ１２１を例に説明するが、他セルでも同等である。選択トランジスタのワード線ＷＬ１１に電圧Ｖｈを、他のワード線ＷＬ１ｉに電圧Ｖｌを印加し、さらに１番目のビット線ＢＬ１に電圧Ｖｈを、他のビット線ＢＬｊに電圧Ｖｌを印加し、メモリセルブロックＢＬ１１を選択する。ＭＣ１２１の相当するスイッチングトランジスタワード線ＷＬ１１に電圧Ｖｌを印加し、ＭＣ１２１の抵抗効果素子に電流を流して情報の記憶を行う。不揮発性メモリの読み出しは次のように行う。例えば、メモリセルＭＣ１２１の情報を読み出す場合、選択トランジスタのワード線ＷＬ１１に電圧Ｖｈを、他のワード線ＷＬ１ｉに電圧Ｖｌを印加し、さらに１番目のビット線ＢＬ１に電圧Ｖｈを、他のビット線ＢＬｊに電圧Ｖｌを印加し、メモリセルブロックＢＬ１１を選択する。ＭＣ１２１の相当するスイッチングトランジスタワード線ＷＬ１１に電圧Ｖｍを印加し、ＢＬ１に流れる電流の大きさから情報を読み出す。

なお、本実施形態の説明および図面では、垂直方向４層積層、平面方向４Ｘ４ブロックのアレイで形成される積層メモリを代表して説明しているが、図から図の製造方法を繰り返すことでメモリ積層回数、アレイを形成するブロック本数は自由に設定できることは言うまでもない。

以上、メモリマトリクスが一階層の場合の製造方法について述べたが、メモリセルのビット密度を高くするためには、メモリマトリクスを積層することがより好ましい。例えば、図２９に示すようにメモリマトリクスを二階層に積層する場合、図２６、図２７の構造の上に、つまり第六金属配線１２２上に、既知のＣＶＤ技術、ＣＭＰ研磨技術を用いて、第六層間膜１２３及び二階層目の基板となる第五ポリシリコン層１２４を形成する。さらに本実施の形態の図６から図２８で説明した方法と同様にして、メモリマトリクスの二階層目を形成することにより実現できる。さらにメモリマトリクスをｋ層（ｋ＝１，２，３，・・・，ｌ）積層する場合も同様の方法でメモリマトリクスを製造する。

また、本実施形態では、スイッチングトランジスタおよび選択トランジスタをＮ型ＭＯＳトランジスタで構成しているが、これに限定されるものではなく、Ｐ型ＭＯＳトランジスタで構成してもよい。この場合、半導体基板１００ にはＮ型半導体基板を用い、領域１０１はＰ＋型拡散領域で構成すればよい。

以上、本発明の実施形態について説明したが、本発明では、それぞれの実施の形態に限定されるものではなく、その発明の技術的思想を逸脱しない限りにおいて様々な実施の形態が想定できる。

００１…記憶素子、
００２…選択素子、
００３…コンタクトプラグ、
００４…ジュール熱、
００５…読み出しワード線、
００６…ゲート電極、
００７…ゲート絶縁膜、
００８…チャネル、
００９…可変抵抗素子、
１００…周辺回路を含む半導体基板、
１０１…基板側コンタクト層不純物拡散層、
１０２…第一層間膜、
１０３…第一ポリシリコン、
１０４…第一金属配線、
１０５…第二層間膜、
１０６…選択ゲート第二ポリシリコン、
１０７…第二金属配線、
１０８…第三層間膜、
１０９…選択ゲート第三ポリシリコン、
１１０…第三金属配線、
１１１…第四層間膜、
１１２…選択ゲート第四ポリシリコン、
１１３…第四金属配線、
１１４…第五層間膜、
１１５…第五金属配線、
１１６…ゲート絶縁膜酸化膜、
１１７…Ｈｉｇｈ−Ｋ絶縁膜、
１１８…チャネルポリシリコン層、
１１９…ソースドレイン層、
１２０…チャネル層、
１２１…抵抗効果素子相変化材料、
１２２…第六金属配線、
１２３…第六層間膜、
１２４…第五ポリシリコン、
ＷＬｉｊ…ワード線、
ＢＬｎ…ビット線、
ＳＥＴｉ…選択素子、
ＭＣｉｊｋ…メモリセル。

Claims (11)

1. 周辺回路を含む回路が設けられた半導体基板と、
   前記半導体基板上に柱状に設けられ、その抵抗値が可変である材料で構成されたコアと、
   該コアの側面に半導体薄膜を介して設けられた絶縁体薄膜と、
   該絶縁体薄膜を介して該絶縁体薄膜の表面上に選択的に設けられた導電膜とを具備してなるメモリセルと、
   直列に接続された複数の前記メモリセルを１単位とするメモリセルブロックと、
   前記半導体基板の表面近傍に設けられ、前記周辺回路を電気的に接続する不純物拡散層とを有し、
   前記メモリセルは、前記絶縁体薄膜をゲート絶縁膜とし、前記導電膜をゲート電極とし、前記半導体薄膜領域をチャネルとするスイッチングトランジスタと、前記コア領域を抵抗とする抵抗効果素子とが電気的に並列に接続されてなり、
   前記メモリセルブロックは、選択トランジスタで構成された第１ノードと、複数の前記メモリセルの各々で構成された第２から第ｎ（≧２）ノードとを有し、
   前記第１ノードの選択トランジスタはビット線に接続され、前記第２から第ｎノードのスイッチングトランジスタのゲートの各々はワード線に接続され、
   前記抵抗値が可変である材料が前記不純物拡散層と接触して設けられ、
   前記選択トランジスタは前記メモリセルの上部に配置され、
   前記第２から第ｎノードのメモリセルが、前記不純物拡散層に電気的に接続されていることを特徴とする半導体記憶装置。
2. 前記メモリセルブロックは、前記半導体基板に対して垂直方向に３次元的に設けられ、前記メモリセルブロックの垂直方向に電流を流すことでメモリ動作させることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記抵抗効果素子が、相変化材料で構成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
4. 前記選択トランジスタ、およびスイッチングトランジスタを構成する半導体薄膜が、ポリシリコンで構成されていることを特徴とする請求項１乃至３のいずれか一つに記載の半導体記憶装置。
5. 前記選択トランジスタ、およびスイッチングトランジスタが、ノーマリーオンのトランジスタで構成されていることを特徴とする請求項１乃至４のいずれか一つに記載の半導体記憶装置。
6. 前記メモリセルは、前記スイッチングトランジスタの内部に前記抵抗効果素子が内包されるように構成されていることを特徴とする請求項１乃至５のいずれか一つに記載の半導体記憶装置。
7. 前記メモリセルブロックを複数アレイ化、あるいは前記メモリセルブロック全体を積層構造としメモリ記憶容量を大容量化することを特徴とする請求項１乃至６のいずれか一つに記載の半導体記憶装置。
8. 周辺回路を含む回路が設けられた半導体基板と、
   前記半導体基板上に柱状に設けられたコアと、該コアのそれぞれの側面に半導体薄膜を介して設けられた絶縁体薄膜と、該絶縁体薄膜を介して該絶縁体薄膜の表面上に選択的に設けられた導電膜とを具備してなるトランジスタと、
   前記トランジスタと前記コア領域を抵抗とする抵抗効果素子とが電気的に並列に接続されてなるメモリセルと、
   直列に接続された複数の前記メモリセルを１単位とするメモリセルブロックと、を有し、
   前記抵抗値が可変である材料が前記不純物拡散層と接触して設けられ、
   前記メモリセルブロックは、前記メモリセルの上部に配置された選択トランジスタを有し、
   前記トランジスタは、ノーマリーオンのトランジスタで構成され、
   前記周辺回路は、前記半導体基板の表面近傍に設けられ、前記メモリセルブロックと電気的に接続された不純物拡散層に接続されていることを特徴とする半導体記憶装置。
9. 前記メモリセルブロックは、前記半導体基板に対して垂直方向に３次元的に設けられ、前記メモリセルブロックの垂直方向に電流を流すことでメモリ動作させることを特徴とする請求項８に記載の半導体記憶装置。
10. 前記抵抗効果素子が、相変化材料で構成されていることを特徴とする請求項８または９に記載の半導体記憶装置。
11. 前記選択トランジスタ、およびスイッチングトランジスタを構成する半導体薄膜が、ポリシリコンで構成されていることを特徴とする請求項８乃至１０のいずれか一つに記載の半導体記憶装置。

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