JP4554991B2 - 相変換メモリ装置 - Google Patents

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Description

本発明は、ランダムアクセスが可能な不揮発性メモリ装置に関するものであって、特に、相変換物質膜と一つのアクセストランジスタで構成されたメモリセルを利用してデータを保持し、ランダムアクセスが可能な相変換ＲＡＭに関するものである。本発明では、そのような相変換ＲＡＭのメモリセルの構造を提案する。
アドレスによるランダムアクセスが可能であり、高集積及び大容量を実現することができる不揮発性メモリ装置の需要が徐々に増加している。そのような不揮発性メモリ装置としては、現在携帯用電子機器などに主に多用されているフラッシュメモリが代表的である。その外に、典型的な低価格及び大容量メモリであるＤＲＡＭの常誘電体キャパシタを不揮発特性を有する物質の素子に代替した形態として、強誘電体キャパシタを利用した強誘電体ＲＡＭ(ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ、ＦＲＡＭ)、ＴＭＲ(ｔｕｎｎｅｌｉｎｇ ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ)膜を利用したマグネチックＲＡＭ(ｍａｇｎｅｔｉｃ ＲＡＭ、ＭＲＡＭ)、及びカルコゲーン化合物(ｃｈａｌｃｏｇｅｎｉｄｅ ａｌｌｏｙｓ)を利用した相変換ＲＡＭ(ｐｈａｓｅ ＲＡＭ、ＰＲＡＭ、ｃｈａｌｃｏｇｅｎｉｄｅ−ｂａｓｅｄ ＲＡＭ)が紹介されている。
特に、相変換ＲＡＭは、不揮発性の特性は勿論、その製造過程が比較的簡単で、低価格で大容量のメモリを具現することができる。相変換ＲＡＭは、温度に反応してその結晶状態が多結晶状態から非晶質(ａｍｏｒｐｈｏｕｓ)または結晶(ｃｒｙｓｔａｌ)に変わる相変換(ｐｈａｓｅ ｔｒａｎｓｉｔｏｎ)物質を使用する。相変換物質は、例えばゲルマニウム(ｇｅｒｍａｎｕｉｕｍ（Ｇｅ）)、アンチモン(ｓｔｉｂｉｕｍ（Ｓｂ）)及びテルル（ｔｅｌｌｕｒｉｕｍ（Ｔｅ））で形成されたカルコゲーン化合物(ＧＳＴまたはＧｅ−Ｓｂ−Ｔｅ)を使用する。ＧＳＴ以外に相変換物質として使用されることができるカルコゲーン化合物としては、Ａｓ−Ｓｂ−Ｔｅ、Ａｓ−Ｇｂ−Ｔｅ、Ａｓ−Ｇｂ−Ｓｂ−Ｔｅ、Ｓｎ−Ｓｎ−Ｔｅ、Ｉｎ−Ｓｎ−Ｓｂ−Ｔｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｔｅ、６Ａ族元素−Ｓｂ−Ｔｅ、５Ａ族元素−Ｓｂ−Ｓｅ−Ｓｅなどがある。また、これらの化合物に窒素が添加されてもよい。
相変換ＲＡＭの単位メモリセルＵＣは、図１に示したように、ビットラインＢＬに連結された可変抵抗体Ｃと、可変抵抗Ｃと接地電圧との間に連結されてワードラインＷＬにゲートが連結されたＮＭＯＳ型のアクセストランジスタＭで構成される。可変抵抗体Ｃは、図２Ａ及び図２Ｂに示したように、上述の相変換物質、例えばＧＳＴ膜（ｆｉｌｍ)を含み、ＧＳＴ膜を隔てた上部電極ＴＥＣと下部電極ＢＥＣを有する。上部電極ＴＥＣはビットラインコンタクトＢＣを通じてビットラインＢＬに接続され、下部電極ＢＥＣは導電性物質(例えば、ＴｉＮなど)でコンタクトプラグ(またはヒータプラグ)ＣＰを通じてアクセストランジスタＭのドレインＤに接続される。このような相変換物質膜からなる可変抵抗体Ｃは、供給される電流量と供給の時間に応じて、その物質の結晶状態が変わる。相変換物質膜からなる可変抵抗Ｃへの電流の供給は、アクセストランジスタＭがターンオンされて、ビットラインＢＬから接地電圧への電流経路が形成されることによってなされる。
相変換物質膜は、温度に応じた二つの安定した状態を有し、このような特性を利用してデータをプログラムし、消去(ｅｒａｓｅ)することができる。図３を参照すると、相変換物質膜を、時間Ｔ１の間、溶融温度(ｍｅｌｔｉｎｇ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｍ；約６１０℃)より高い温度で(電流供給によって)加熱した後、急速に冷却(ｑｕｅｎｃｈｉｎｇ)させれば、前記相変換物質膜は非晶質状態(ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ)に変わる(カーブ１参照)。この時は、プログラム状態(またはリセット状態)としてデータ“１”を保持する。これとは異なって、相変換物質膜を結晶化温度(ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｔｅｍｐｅｒａｔｕｒｅ；Ｔｃ、約４５０℃)より高く、溶融温度Ｔｍよりは低い温度でＴ１より長い時間Ｔ２の間加熱した後に冷却させれば、前記相変換物質膜は結晶化状態(ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ ｓｔａｔｅ)に変わる(カーブ２参照)。この時は、消去状態(またはセット状態)としてデータ“０”を保持する。
非晶質状態になった相変換物質膜の比抵抗は、結晶化状態になった相変換物質膜の比抵抗(ｒｅｌａｔｉｖｅ ｒｅｓｉｓｔａｎｃｅ)より高くて、読み出し動作では、相変換物質膜からなる可変抵抗Ｃを通じて流れる電流による電圧の差として、データ“１”または“０”を感知することができる。相変換物質膜が非晶質状態から結晶化状態に変わることによる比抵抗の変化は約１０３である。
図４は、そのような相変換メモリセルＵＣがマットリックス状に配列されたメモリセルアレイを示す。図４に示したように、相変換ＲＡＭのメモリセルアレイの構造は、ＤＲＡＭの構造と同様に、ｎ個のビットラインＢＬ０〜ＢＬｎ−１と、ｍ個のワードラインＷＬ０〜ＷＬｍ−１に各々連結された図１の単位メモリセルがマトリックス状に配列されている。図示しないが、ビットラインの各々にはセンスアンプが連結される。
このようなセルアレイ構成を有する相変換ＲＡＭは、携帯電話または個人情報端末機（ＰＤＡ）で使用されることができるので、できるだけ高集積で設計・製造されなければ、制限されたサイズで大容量のデータ保持能力を有することができない。
すなわち、相変換ＲＡＭは、基本的に低価格で製造されるべきであり、大容量を具現するためには、全体的なメモリセルアレイの集積度または密度が高くなければならない。これと関して、相変換ＲＡＭのメモリセルでは、相変換物質膜ＧＳＴと下部電極ＢＥＣとが接触する領域、すなわち図２Ｂに示した発熱領域ＰＴＡに電流を集中させて相変換物質膜ＧＳＴを通過する電流密度を高くしなければならない。
このためには、電流による熱伝達媒体として作用する導電性のコンタクトプラグＣＰの直径(通常は９０ｎｍ)が小さくならなければならず、アクセストランジスタＭのチャンネルの幅は広くなければならない。このような制約によって、高性能／高密度の相変換ＲＡＭを具現する場合に、アクセストランジスタのチャンネル幅が不可避的に増加して、メモリセルアレイのサイズが増加することによって、相変換ＲＡＭの全体的なチップのサイズが大きくなる問題がある。相変換ＲＡＭのメモリセルが占める面積（６〜１２Ｆ２）は、上述の特性によって、ＤＲＡＭの面積（６〜８Ｆ２）より相対的に広いので、メモリセルの単位面積を減らすことが重要である。
本発明は、高集積及び大容量化に有利なメモリセル構造を有する相変換ＲＡＭを提供することを目的とする。
或いは、本発明は、チップサイズを大幅に増加させることなく、高性能及び高密度を実現することができるメモリセル構造を有する相変換ＲＡＭを提供することを目的とする。
或いは、本発明は、高集積のメモリセルアレイを実現することができるメモリセルのレイアウト構造を有する相変換ＲＡＭを提供することを目的とする。
このような本発明の目的を達成するために、本発明による相変換メモリ装置は、複数の単位領域に配列されたメモリセルアレイを有する。
前記単位領域は、第１方向に伸びる第１導電線と、第２方向に伸びる複数の第２導電線と、前記第１導電線に電気的に連結される相変換物質膜と、所定の活性領域内に限定され、前記相変換物質膜に電気的に連結される第１半導体領域と、前記活性領域内に限定され、前記第２導電線を隔てて前記第１半導体領域から離隔された第２半導体領域とを具備する。前記単位領域は、前記第１導電線と前記相変換物質膜を電気的に連結する第１電極と、前記相変換物質膜と前記第１半導体領域を電気的に連結する複数の第２電極とを含みうる。
前記第２電極は、前記第１半導体領域と所定の導電物質層を通じて各々連結されうる。
前記単位領域は、前記第２方向に伸びる複数の第３導電線をさらに含みうる。
本発明の実施形態において、前記第２半導体領域が複数個であり、前記第３導電線は前記第２半導体領域と各々電気的に連結される。
本発明の実施形態において、前記第３導電線の各々は前記単位領域に属する前記第２半導体領域と前記単位領域に隣り合う他の単位領域の前記第２半導体領域と共通に連結される。
本発明の実施形態において、前記第１、第２及び第３導電線は各々ビットライン、ワードライン及び接地ラインである。
本発明の実施形態において、前記第２電極が前記第１方向に配列されるか、前記第２方向に配列される。
本発明の他の側面によると、本発明による相変換メモリ装置は、ビットラインと、各々のドレイン領域を有する複数のアクセストランジスタと、前記ビットラインに第１電極を通じて電気的に連結され、前記ドレイン領域に複数の第２電極を通じて電気的に連結され、前記アクセストランジスタに共有される相変換物質膜とを含んで構成される。
本発明の実施形態において、前記アクセストランジスタのドレイン領域は共有され、前記アクセストランジスタのソース領域は接地ラインに各々連結される。
本発明の実施形態において、前記アクセストランジスタのソース領域は一つの接地ラインに共通に連結される。
前記ドレイン領域及び前記ソース領域は、所定の活性領域内に限定されうる。前記活性領域は、複数の行と列に配列され、隣り合う前記活性領域は互いに絶縁されうる。ここで、前記接地ラインは、互いに隣り合う前記活性領域の前記ソース領域に共有されうる。
本発明の実施形態では、メモリセルの可変抵抗Ｃの材料になる相変換物質としてＧＳＴ（ＧｅＸＳｂＹＴｅＺ、ＧｅＳｂ４Ｒｅ７、ＧｅＳｂ２Ｒｅ４、またはＧｅ２Ｓｂ２Ｒｅ５を使用することができる。しかし、本発明は、相変換物質膜の材料に制約を受けず、他の種類の相変換物質(例えば、Ａｇ−ｉｎ−Ｓｂ−Ｔｅなど)で構成されたメモリセルにも適用可能であることを理解しなければならない。
本発明の実施形態に関する説明において、標準セルまたはレイアウト標準セルということは、本発明の目的を実現するために、図１に示した単位メモリセルを二つで縛って形成したものとして、メモリセルアレイ上で行と列に配列されるレイアウトの繰り返しの単位を意味する。
本発明の実施形態に関する説明は、便宜上５種に分類される、どのような実施形態においても、上述の標準セルは領域を単位として説明されるが、それらの間の組み合わせまたは応用に従ってさらに多様な形態の実施形態が可能であることを理解しなければならない。
本発明によれば、相変換メモリ装置の単位メモリセルが相変換物質膜のパターンを共有するようにすることによって、高集積/高密度のメモリセルアレイを提供することができる。本発明によれば、高集積の相変換メモリセルアレイが可能になることによって、制限された面積で相変換メモリ装置の保持容量を向上させることができる。
以下、本発明による実施の形態を添付の図面を参照して詳細に説明する。図面において、実質的に同一の構成と機能を有する構成要素に対しては同一の参照符号を使用する。
図５は、本発明を適用して、二つの単位メモリセルＵＣ１及びＵＣ２を一つのレイアウト単位としたレイアウト標準セルＴＣの等価回路を示す。
図５を参照すると、二つの単位メモリセルＵＣ１及びＵＣ２がビットラインＢＬと接地電圧との間に並列に連結される。すなわち、一つのレイアウト単位に属する二つの単位メモリセルＵＣ１及びＵＣ２は、一つのビットラインを共有する。単位メモリセルＵＣ１のアクセストランジスタＭ０のゲートはワードラインＷＬ０に接続され、単位メモリセルＵＣ２のアクセストランジスタＭ２のゲートはワードラインＷＬ１に接続される。レイアウト標準セルＴＣのより詳細な物理的構造に関しては後述する。
図６は、図５に示したレイアウト標準セルＴＣで構成されたメモリセルアレイの回路構成を例示的に示す。図６を参照すると、標準セルＴＣは、二つずつのワードライン(例えば、ＷＬ０及びＷＬ１)と一つのビットライン(例えば、ＢＬ０)に連結されて行と列方向に繰り返して配列される。図６において点線で囲まれた部分は、全メモリセルアレイにわたって繰り返される単位領域であり、また、メモリセル構造を説明するための標準セルの領域である。
第１実施の形態(図７、図８Ａ及び図８Ｂ)
図７は、図５のセル等価回路による標準セルＴＣの平面レイアウト構造の第１実施形態を示しており、図６の点線領域に該当する。すなわち、図７は、ビットラインＢＬ０とワードラインＷＬ０及びＷＬ１に連結された標準セルの領域に該当する。また、図８Ａ及び図８Ｂは、図７の切断線Ａ−Ａ'(Ｙ軸の方向)及び切断線Ｂ−Ｂ'(Ｘ軸の方向)による断面構造を各々示し、以下の説明で、図７とともに参照される。図７、図８Ａ及び図８Ｂにおいて、ビットラインはＹ軸の方向に伸び、ワードラインはＸ軸の方向に伸びる。
図７を参照すると、図５に示した標準セルＴＣを構成する単位メモリセルＵＣ０及びＵＣ１は、ビットラインに沿って(Ｙ軸の方向またはチャンネル幅の方向)に配列される。アクセストランジスタＭ０及びＭ１は、フィールド酸化膜ＦＯＸによって分離された活性領域ＡＴＲ０及びＡＴＲ１に各々形成される。アクセストランジスタＭ０の活性領域ＡＴＲ０にはドレイン領域Ｄ０及びソース領域Ｓ０が含まれ、アクセストランジスタＭ１の活性領域ＡＴＲ１にはドレイン領域Ｄ１及びソース領域Ｓ１が含まれる。
ここで、相変換物質膜ＧＳＴ０１は、二つの単位メモリセルＵＣ０及びＵＣ１に共有される。すなわち、回路的に単位メモリセルＵＣ０及びＵＣ１に各々属する可変抵抗体Ｃ０及びＣ１は、構造的には相変換物質膜ＧＳＴ０１を共有する。
可変抵抗体Ｃ０及びＣ１の各々の下部電極ＢＥＣ０及びＢＥＣ１は、相変換物質膜ＧＳＴの下面に各々独立的に形成され(図８Ａ、図８Ｂ参照)、各々の下部電極ＢＥＣ０及びＢＥＣ１とドレイン領域Ｄ０及びＤ１との間には、各々ヒータプラグとして作用するコンタクトプラグＣＰ０及びＣＰ１が各々連結される(図８Ｂ参照)。ここで、各々のドレイン領域Ｄ０及びＤ１に連結される独立的な下部電極ＢＥＣ０及びＢＥＣ１は、Ｘ軸の方向に沿って配列される。可変抵抗体の上部電極ＴＥＣ０１は、二つの単位メモリセル(または可変抵抗体Ｃ０及びＣ１)によって共有される上部電極として、相変換物質膜ＧＳＴ０１の上面に形成されて、ビットラインコンタクトＢＣ０１を通じてビットラインＢＬ０と連結される。上部電極ＴＥＣ０１を共有するために、ビットラインコンタクトＢＣ０１は、例えば、ドレイン領域Ｄ０及びＤ１の間の領域の上に形成されうる。
アクセストランジスタＭ０及びＭ１の各々のソース領域Ｓ０及びＳ１は、各々の独立した接地電圧ラインＧＮＤ０及びＧＮＤ１に対して、各々の接地電圧コンタクトＧＣ０及びＧＣ１を通じて連結される。
単位メモリセルＵＣ０のアクセストランジスタＭ０のゲートを兼ねるワードラインＷＬ０は、ドレイン領域Ｄ０とソース領域Ｓ０との間においてＸ軸の方向に伸び、単位メモリセルＵＣ１のアクセストランジスタＭ１のゲートを兼ねるワードラインＷＬ０は、ドレイン領域Ｄ１とソース領域Ｓ１との間においてＸ軸の方向に伸びる。
このような構造の標準セルＴＣが行と列方向に繰り返して配列されて図６に示したメモリセルアレイを構成する。
図７、図８Ａ及び図８Ｂに示した実施の形態によると、二つのアクセストランジスタ(または二つの可変抵抗体）が相変換物質膜のパターンと上部電極を共有する。その結果、一つの単位メモリセルごとに相変換物質膜パターン及び上部電極を用意しなければならない場合と比較して、メモリセルの単位面積が減ることを理解することができる。一方、下部電極ＢＥＣ０及びＢＥＣ１の間の配列間隔は、下部電極と相変換物質膜が接触する発熱領域(図２Ｂに示したＰＴＡ、すなわち、実質的に相変換が起こる部分)を独立的に保障することができる範囲内で設計することができるであろう。
第２実施の形態(図９及び図１０)
図７、図８Ａ及び図８Ｂに示した第１実施形態では、Ｘ軸の方向(すなわち、ワードライン方向)に沿って下部電極ＢＥＣ０及びＢＥＣ１が形成されているが、これとは異なって、これらの各々の独立的な下部電極の形成位置は図９及び図１０に示したように、Ｙ軸の方向(すなわち、ビットライン方向)に沿って、ビットラインコンタクトＢＣ０１を隔てて形成することができる。
図９は、本発明の第２実施形態による標準セルの平面レイアウト構造を示しており、図６の点線部分に該当する。図１０は、図９の切断線Ｃ−Ｃ'による断面構造を示し、図９とともに以下の説明で参照される。
図９及び図１０を参照すると、図５に示した標準セルＴＣを構成する単位メモリセルＵＣ０及びＵＣ１は、ビットラインに沿って(Ｙ軸の方向またはチャンネル幅の方向)に配列される。アクセストランジスタＭ０及びＭ１は、フィールド酸化膜ＦＯＸによって分離された活性領域ＡＴＲ０及びＡＴＲ１に各々形成される。アクセストランジスタＭ０の活性領域ＡＴＲ０にはドレイン領域Ｄ０及びソース領域Ｓ０が含まれ、アクセストランジスタＭ１の活性領域ＡＴＲ１にはドレイン領域Ｄ１及びソース領域Ｓ１が含まれる。
ここで、図７に示した第１実施形態と同様に、相変換物質膜ＧＳＴ０１のパターンは、二つの単位メモリセルＵＣ０及びＵＣ１によって共有される。すなわち、回路的に単位メモリセルＵＣ０及びＵＣ１に各々属する可変抵抗体Ｃ０及びＣ１は、構造的には相変換物質膜ＧＳＴ０１を共有する。
可変抵抗体Ｃ０及びＣ１の各々の下部電極ＢＥＣ０及びＢＥＣ１は、相変換物質膜ＧＳＴ０１の下面に各々独立的に形成され(図１０参照)、各々の下部電極ＢＥＣ０及びＢＥＣ１とドレイン領域Ｄ０及びＤ１の間には各々のヒータプラグとして作用するコンタクトプラグＣＦ０及びＣＦ１が各々連結される(図１０参照)。ここで、各々のドレイン領域Ｄ０及びＤ１に連結される独立的な下部電極ＢＥＣ０及びＢＥＣ１は、Ｙ軸の方向に沿って配列される。可変抵抗体の上部電極ＴＥＣ０１は、二つの単位メモリセル(または可変抵抗体Ｃ０及びＣ１)によって共有される上部電極として、相変換物質膜ＧＳＴの上面に形成されて、ビットラインコンタクトＢＣ０１を通じてビットラインＢＬ０と連結される。上部電極ＴＥＣ０１共有するために、ビットラインコンタクトＢＣ０１は、例えば、ドレイン領域Ｄ０及びＤ１の間の領域の上に形成されうる。
アクセストレンジストＭ０及びＭ１の各々のソース領域Ｓ０及びＳ１は、各々の独立した接地電圧ラインＧＮＤ０及びＧＮＤ１に対して、各々の接地電圧コンタクトＧＣ０及びＧＣ１を通じて連結される。
単位メモリセルＵＣ０のアクセストランジスタＭ０のゲートを兼ねるワードラインＷＬ０は、ドレイン領域Ｄ０とソース領域Ｓ０との間においてＸ軸方向に伸び、単位メモリセルＵＣ１のアクセストランジスタＭ１のゲートを兼ねるワードラインＷＬ０は、ドレイン領域Ｄ１とソース領域Ｓ１との間においてＸ軸の方向に伸びる。
このような構造の標準セルＴＣが行と列方向に繰り返して配列されて、図６に示したメモリセルアレイを構成する。
図９及び図１０に示したように、第２実施形態は、第１実施形態と同様に、二つのアクセストランジスタが相変換物質膜のパターンと上部電極を共有することができる。これによって、一つの単位メモリセルごとに相変換物質膜パターン及び上部電極を用意しなければならない場合に比較して、メモリセルの単位面積が減ることを理解することができる。一方、下部電極ＢＥＣ０及びＢＥＣ１の間のＹ軸上での配列間隔は、下部電極と相変換物質膜が接触する発熱領域(図２Ｂに示したＰＴＡ、すなわち、実質的に相変換が起こる部分)を独立的に保障することができる範囲内で設計することができるであろう。
また、相変換物質膜を共有することによるメモリセルの単位面積、特に、チャンネル幅の方向(Ｙ軸の方向)における占有面積を減らすことができるので、相変換物質膜を通過する電流密度を増強させるために、チャンネル幅を伸ばすことができる余裕が確保されることを理解することができる。
図７に示した標準セルＴＣの構造及び図９に示した標準セルＴＣの構造の形成において、相変換物質膜の共有パターン、共有上部電極及び独立した下部電極の形成位置だけ異なり、使用するマスクが異なるものの、プロセス自体は同様のプロセスを採用することができる。
また、上述の実施形態において、下部電極の構造が各々形成されるドレイン領域をアクセストランジスタごとに分離させたことは、読み出し動作時に、ビットラインから共有上部電極を通じて供給される電流が一つのレイアウト標準セルを構成する二つの単位メモリセルを通じて同時に流れないようにするためである。ドレイン領域を分離するパターンは、個別の下部電極と共有上部電極の形成において、レイアウト設計上での障害がない範囲内で多様に実施されることができるであろう。
第３実施の形態(図１１、図１２、図１３Ａ及び図１３Ｂ)
一方、図７または図９に示した実施形態では、標準セルＴＣの領域(図６の点線部分)内でドレイン領域が共有され、それによって、相変換物質膜のパターンを共有することになっているが、標準セルは、図１１に示したように、相変換物質膜を共有し、また接地ラインを共有する形式で設計されることができる。
図１１は、図５示したレイアウト標準セルに関する構造の第３実施形態を示す図面であり、図１２は、図１１の切断線Ｅ−Ｅ'に沿って切断した断面構造を示す。図１１及び図１２に示した標準セルの平面及び断面構造は、図６に示した点線部分に該当する。
図１１を参照すると、単位メモリセルＵＣ０及びＵＣ１に属するアクセストランジスタＭ０及びＭ１のソース領域は互いに共有される。共有されたソース領域Ｓ０１は、活性領域ＡＴＲ０１内に限定される。共有ソース領域Ｓ０1上には、Ｘ軸の方向に接地ラインＧＮＤ０１が伸びる。接地ラインＧＮＤ０１は、アクセストランジスタＭ０及びＭ１に共有される。
単位メモリセルＵＣ０及びＵＣ１に共有される相変換物質膜ＧＳＴ０１の下部電極ＢＥＣ０及びＢＥＣ１はアクセストランジスタＭ０及びＭ１の各ドレイン領域Ｄ０及びＤ１に限定されて各々形成される。各ドレイン領域Ｄ０及びＤ１と下部電極ＢＥＣ０及びＢＥＣ１の各々の間は、ヒータプラグとして作用する導電性のＴｉＮなどからなるコンタクトプラグＣＰ０及びＣＰ１を通じて連結される。共有される相変換物質膜ＧＳＴ０１の上部電極ＴＥＣ０１は、ビットラインコンタクトＢＣ０１を通じてビットラインＢＬ０に連結される。
ここで、ビットラインコンタクトＢＣ０１は、共有ソース領域Ｓ０1と接地ラインＧＮＤ０1とを連結するメタルコンタクト(または接地コンタクト)ＧＣＯ１の上部に形成される。
このように、二つの単位メモリセルＵＣ０及びＵＣ１に属する各可変抵抗体Ｃ０及びＣ１が構造的に相変換物質膜を共有し、また共有ソース領域を通じて接地ラインを共有することによって、単位メモリセルが占有する単位面積を減らすことができる。
図１３Ａは、図１１または図１２に示した標準セルの構造をレイアウト基本単位としてメモリセルアレイをビットライン(例えば、ｍ番目のビットラインＢＬｍ)に対応して構成した一例を示す。図１３Ａにおいて、ビットラインＢＬｍが伸びる方向に沿って標準セルＴＣｇｈ、ＴＣｉｊ及びＴＣｋｌが繰り返して配列されていることが分かる。
すなわち、図１３Ａを参照すると、標準セルＴＣｉｊは、該当する活性領域ＡＴＲｉｊ内で共有ソース領域ＳｉｊをＸ軸の方向に横切る共有接地ラインＧＮＤｉｊに連結される。標準セルＴＣｉｊに属する相変換物質膜ＧＳＴｉｊは、ビットラインコンタクトＢＣｉｊにより連結された共有上部電極ＴＥＣｉｊを通じてビットラインＢＬｍに連結される。標準セルＴＣｉｊの下部電極ＢＥＣｉ及びＢＥＣｊは、各々の該当する独立したドレイン領域Ｄｉ及びＤｊから各々のコンタクトプラグを通じて共有された相変換物質膜ＧＳＴｉｊに連結される。
ビットラインＢＬｍに沿った方向において標準セルＴＣｉｊに隣り合う標準セルＴＣｇｈ及びＴＣｋｌも、そのような方式で構成される。また、図示しないが、複数のビットラインの配列方向（並べられる方向、すなわち、Ｘ軸方向）に沿っても、図１３（Ａ）に示した構造が繰り返して配列されることを理解しなければならない。
一方、図１３Ｂに示したメモリセルアレイの配列パターンは、図１３Ａに示した構成と異なって、ビットラインＢＬｍの伸長方向に沿って配列された標準セルＴＣｇｈ、ＴＣｉｊ及びＴＣｋｌなどが１つの相変換物質膜ＧＳＴｍを共有する。すなわち、各Ｙ軸の方向に伸び、Ｘ軸方向に並べて配列されたビットラインごとに一つずつの共有された相変換物質膜が配置される。共有された相変換物質膜ＧＳＴｍの下部に接触する下部電極ＢＥＣｈ、ＢＥＣｉ、ＢＥＣｊ及びＢＥＣｋなどは、単位メモリセル(または各々のアクセストランジスタ)ごとに独立的に形成される。図１３Ｂにおけるドレイン及びソース領域と共有接地ライン及び上下部電極の連結構造は、図１３Ａと同一である。
図１１と関連して既に説明したように、標準セル単位で接地ラインを共有し、相変換物質膜を共有することによって、単位メモリセルの占有面積が減るので、これを図１３Ａまたは図１３Ｂのようにメモリセルアレイを構成した場合において、制限された面積に集積される標準セルの個数、すなわちメモリ容量分の全体的なメモリセルアレイの面積が減ることを理解することができる。また、標準セル単位に共有された上部電極を有するので、メモリセルアレイの全体的にビットラインに対するコンタクトレジスタンス(ｃｏｎｔａｃｔ ｒｅｓｉｓｔａｎｃｅ)を減らすことができる。
比較すると、図１３Ｂに示したメモリセルアレイの構造が図１３Ａに示した構造より集積度をさらに向上させ、ビットラインの抵抗をより減らすことができるであろう。また、電流が流れる時に、相変換物質膜の結晶化または非晶質状態が相変換物質膜(例えば、ＧＳＴｍ)の下部電極接触領域(例えば、図２Ｂの発熱領域ＰＴＡ)内で、均一になされ、これはビットラインを通じた電流が相変換物質膜の下部電極を基準にして上下または左右に均一に流れるためである。
第４実施の形態(図１４、図１５及び図１６)
図１４は、図５に示した標準セル(または図６の点線領域)がソース領域と接地ラインとを共有する構造における他の実施形態として、レイアウト設計の便宜と効率を向上させてより高密度化したメモリセルアレイ構造を示している。
図１５は図１４の切断線Ｆ−Ｆ'に沿って切断した断面構造を示し、図１６は図１４による方式でメモリセルアレイを構成した実例を示す。
図１及び至図１５を参照すると、一つの標準セルに含まれた単位メモリセル(例えば、ＵＣ０及びＵＣ１)の各々には、相変換物質膜ＧＳＴ０及びＧＳＴ１が各々独立的に配置される。それによって、上部電極ＴＥＣ０及びＴＥＣ１も単位メモリセルごとに各々のビットラインコンタクトＢＣ０及びＢＣ１に各々形成される。単位メモリセルごとに独立的に配置された相変換物質膜ＧＳＴ０及びＧＳＴ１は、各々の該当するドレイン領域Ｄ０及びＤ１にコンタクトプラグＣＰ０及びＣＰ１と、下部電極ＢＥＣ０及びＢＥＣ１を通じて各々連結される。
互いに独立した相変換物質膜ＧＳ０及びＧＳＴ１のパターンは、隣り合う他のメモリセルによって共有されるように、標準セル領域のエッジまで拡張されている。このような相変換物質膜のパターンは、図１１のパターンすなわち単位標準セル領域内でのみ相変換物質膜が共有された形態とは異なることが分かる。また、ビットラインコンタクトＢＣ０及びＢＣ１も隣り合う他のメモリセルによって共有されるように、図１１に示したパターンの１／２のサイズでエッジに配置される。このようなビットラインコンタクトの配置は、図１１に示したビットラインコンタクトが該当するドレイン領域に専属した形態とは異なることが分かる。
相変換物質膜とビトラインコンタクトに関するこのような配置(隣り合う標準セルとの共有形態)は、単位メモリセルの占有面積を減らすことはもちろん、メモリセルアレイの集積度をより向上させるのに有利である。
一方、共有されたソース領域Ｓ０1には、メタルからなる接地コンタクトＧＣ０及びＧＣ１を各々通じて共有接地ラインＧＮＤ０１が連結されてＸ軸の方向に伸びる。各単位メモリセルにはワードラインＷＬ０及びＷＬ１が各々配置されてＸ軸の方向に伸びる。
ここで、ワードラインＷＬ０及びＷＬ１と共有された接地ラインＧＮＤ０１は、活性領域ＡＴＲ０１の範囲内において、その一部が斜線形態(ｔｗｉｓｔｅｄ)である。特に、共有された接地ラインＧＮＤ０１と共有されたソース領域Ｓ０１を連結する接地コンタクトＧＣ０及びＧＣ１は、共有接地ラインＧＮＤ０１の斜線(ｔｗｉｓｔｅｄ)部分を隔てて一定の間隔に形成されている。
図１６は、図１４に示した標準セルのレイアウトパターンを基本単位(点線の領域)にしてメモリセルアレイを構成した実例を示す。図１６は、二つの任意のビットラインＢＬｍ及びＢＬｎを基準にした対称(ｍｉｒｒｏｒｅｄ)構造で標準セルが行と列に配列されている。
図１４と関連して説明したように、図１６によると、隣り合う標準セルは、相変換物質膜とビットラインコンタクトとを共有する。すなわち、ビットラインＢＬｎに対して配列された標準セルを例として説明すると、互いに隣り合う標準セルＴＣ０１と標準セルＴＣ２３は、相変換物質膜ＧＳＴ１２とビットラインコンタクトＢＣ１２とを共有する。また、互いに隣り合う標準セルＴＣ２３と標準セルＴＣ４５は、相変換物質膜ＧＳＴ３４とビットラインコンタクトＢＣ３４とを共有する。同様に、互いに隣り合う標準セルＴＣ４５と標準セルＴＣ６７は、相変換物質膜ＧＳＴ５６とビットラインコンタクトＢＣ５６とを共有する。ビットラインＢＬｍ側に該当する標準セルもビットラインＢＬｎの標準セルに対して対称形態に配列されたこと以外は、ビットラインＢＬｎに対する場合と同一の方式で構成される。
メモリセルアレイの全体にわたって図１４に示した標準セルのパターンを基本にした図１６に示したレイアウト構造が繰り返して配列されることによって、単位パターンが個別的に仕分けされて配列された場合に比較して、集積密度が向上することができることを理解することができる。
第５実施の形態(図１７及び図１８)
図１７は、図５に示した標準セル(または図６の点線の領域)がソース領域と接地ラインとを共有する構造に関する他の実施形態として、図１４のレイアウトパターンにおける活性領域と相変換物質膜のパターンを変形して標準セルの構造を設計したものである。上述の実施形態が志向したように、設計の便宜と効率を向上させて、より高密度のメモリセルアレイ構造を提供するためである。
図１７のレイアウト構造による断面構造は図１５と同一であり、図１８は図１７による方式でメモリセルアレイを構成した実例を示す。
図１７では、活性領域ＡＴＲ０１のパターンは“Ｓ”字などのように平面上で屈曲を有する形状で限定されている。また、一つの標準セルに含まれた単位メモリセル(例えば、ＵＣ０及びＵＣ１)の各々には、相変換物質膜ＧＳＴ０及びＧＳＴ１が、図１４の場合のように、各々独立的に配置される。しかし、相変換物質膜ＧＳＴ０及びＧＳＴ１のパターンは、共有された接地ラインＧＮＤ０１を中心に互いに逆相でほぼ対称になった多角形の形状を有する。活性領域及び相変換物質膜のこのようなパターン変更は、制限されたメモリセルアレイの面積内でより効率的な配置のために、単純に図１７に示したパターンではなく、設計環境に応じて他の形状の屈曲を有するパターンに多様に変更することができるであろう。
活性領域ＡＴＲ０１と相変換物質膜ＧＳＴ０１のパターンを除いた他の構造は、図１４の形態と同一である。すなわち、上部電極ＴＥＣ０及びＴＥＣ１は、単位メモリセルごとに各々のビットラインコンタクトＢＣ０及びＢＣ１に各々形成される。単位メモリセルごとに独立的に配置された相変換物質膜ＧＳＴ０及びＧＳＴ１は、各々の該当するドレイン領域Ｄ０及びＤ１にコンタクトプラグＣＰ０及びＣＰ１と、下部電極ＢＥＣ０及びＢＥＣ１を通じて各々連結される。互いに独立した相変換物質膜ＧＳ０及びＧＳＴ１のパターンは、隣り合う他のメモリセルによって共有されるように、標準セル領域のエッジまで拡張される。このような相変換物質膜のパターンは、図１４の場合と同様に、図１１のパターンすなわち単位標準セル領域内でだけ相変換物質膜が共有された形態とは異なる。また、ビットラインコンタクトＢＣ０及びＢＣ１も、隣り合う他のメモリセルに共有されるように、図１１に示したパターンの１／２のサイズでエッジに配置される。このようなビットラインコンタクトの配置は、図１１に示したビットラインコンタクトが該当するドレイン領域に専属した形態とは異なる。図１４の場合と同様に、共有されたソース領域Ｓ０１にはメタルからなる接地コンタクトＧＣ０及びＧＣ１を各々通じて共有接地ラインＧＮＤ０１が連結されてＸ軸の方向に伸びる。各単位メモリセルには、ワードラインＷＬ０及びＷＬ１が各々配置されてＸ軸の方向に伸びる。ここで、ワードラインＷＬ０及びＷＬ１と共有された接地ラインＧＮＤ０１は、活性領域ＡＴＲ０１の範囲内でその一部が斜線形態(ｔｗｉｓｔｅｄ)になっている。特に、共有された接地ラインＧＮＤ０１と共有されたソース領域Ｓ０１を連結する接地コンタクトＧＣ０及びＧＣ１は、共有接地ラインＧＮＤ０１の斜線(ｔｗｉｓｔｅｄ)部分を隔てて一定の間隔で形成されている。
相変換物質膜とビトラインコンタクトに関するこのような配置(隣り合う標準セルとの共有形態)は、単位メモリセルの占有面積を減らすことはもちろん、メモリセルアレイの集積度をより向上させるのに有利である。
図１８は、図１７に示した標準セルのレイアウトパターンを基本単位(点線領域)にしてメモリセルアレイを構成した実例を示す。図１８は、二つの任意のビットラインＢＬｍ及びＢＬｎを基準にした対称(ｍｉｒｒｏｒｅｄ)構造で標準セルが行と列と配列されている。
図１６の場合と同様に、図１８によると、隣り合う標準セルは、相変換物質膜とビットラインコンタクトとを共有する。すなわち、ビットラインＢＬｎに対して配列された標準セルを例として説明すると、互いに隣り合う標準セルＴＣ０１と標準セルＴＣ２３は、相変換物質膜ＧＳＴ１２とビットラインコンタクトＢＣ１２とを共有する。また、互いに隣り合う標準セルＴＣ２３と標準セルＴＣ４５は、相変換物質膜ＧＳＴ３４とビットラインコンタクトＢＣ３４とを共有する。同様に、互いに隣り合う標準セルＴＣ４５と標準セルＴＣ６７は、相変換物質膜ＧＳＴ５６とビットラインコンタクトＢＣ５６とを共有する。ビットラインＢＬｍ側に該当する標準セルも、ビットラインＢＬｎの標準セルに対して対称形態に配列されたこと以外は、ビットラインＢＬｎに対する場合と同一の方式で構成される。
図１６の場合と同様に、メモリセルアレイの全体にわたって図１７に示した標準セルのパターンを基本にした図１８に示したレイアウト構造が繰り返して配列されることによって、単位パターンが個別的に区分されて配列された場合に比較して、集積密度が向上することができることを理解することができる。
上述の実施形態として示した本発明の手段または方法にしたがって、本発明の技術分野で通常の知識を持つ者は、本発明の範囲内で本発明の変形及び応用が可能である。例えば、上述の実施形態では、二つの単位メモリセルを一つの標準セルにしてレイアウト構成を行ったが、動作上の欠陥が発生しない範囲内でさらに多い数の単位メモリセルが一つの相変換物質膜パターンを共有するようにして、その集積密度を高めることが可能である。また、本発明は、相変換物質膜を構成する化合物の種類に関係なく、マスク工程によって所望のパターンを作ることができるものに適用可能である。
相変換ＲＡＭの単位メモリセルの等価回図である。 図１による単位メモリセルの平面構造図である。 図１による単位メモリセルの断面構造図である。 相変換ＲＡＭのメモリセルに使用される相変換物質の特性を示すグラフである。 図１の単位メモリセルで構成したメモリセルアレイの回路図である。 二つの単位メモリセルを一つのセルレイアウト単位で構成したレイアウト標準セルの等価回図である。 図５のレイアウト標準セルが配列されたメモリセルアレイの回路図である。 本発明の第１実施形態によって図５に示したレイアウト標準セルの全体的なパターンを示す平面図である。 図７の切断線Ａ−Ａ'に沿って切断した断面構造図である。 図７の切断線Ｂ−Ｂ'に沿って切断した断面構造図である。 本発明の第２実施形態によって図５に示したレイアウト標準セルの全体的なパターンを示す平面図である。 図９の切断線Ｃ−Ｃ'に沿って切断した断面構造図である。 本発明の第３実施形態によって図５に示したレイアウト標準セルの全体的なパターンを示す平面図である。 図１１での切断線Ｅ−Ｅ'に沿って切断した断面構造図である。 図１１に示したレイアウト標準セルが一つのビットラインに対応して配列されたメモリセルアレイの実例を示す平面図である。 図１１に示したレイアウト標準セルが一つのビットラインに対応して配列されたメモリセルアレイの実例を示す平面図である。 本発明の第４実施形態によって図５に示したレイアウト標準セルの全体的なパターンを示す平面図である。 図１４の切断線Ｆ−Ｆ'に沿って切断した断面構造図である。 図１４に示したレイアウト標準セルが二つのビットラインに対応して配列されたメモリセルアレイの一例を示す平面図である。 本発明の第５実施形態によって図５に示したレイアウト標準セルの全体的なパターンを示す平面図である。 図１７に示したレイアウト標準セルが二つのビットラインに対応して配列されたメモリセルアレイの一例を示す平面図である。
符号の説明
ＣＰ コンタクトプラグ
ＢＥＣ 下部電極
ＴＥＣ 上部電極
ＧＳＴ 相変換物質膜
ＢＣ ビットラインコンタクト
ＴＣ 標準セル

Claims (16)

  1. 複数の単位領域が配列されたメモリセルアレイを有する相変換メモリ装置において、
    前記単位領域が、
    第１方向に伸びる第１導電線と、
    第２方向に伸びる複数の第２導電線及び複数の第３導電線と、
    前記第１導電線に電気的に連結される相変換物質膜と、
    所定の活性領域内に限定され、前記相変換物質膜に電気的に連結される複数の第１半導体領域と、
    前記活性領域内に限定され、前記第２導電線を隔てて前記第１半導体領域から離隔された複数の第２半導体領域と、を具備し、
    前記複数の第３導電線が前記複数の第２半導体領域と各々電気的に連結されることを特徴とする相変換メモリ装置。
  2. 前記単位領域が、
    前記第１導電線と前記相変換物質膜を電気的に連結する第１電極と、
    前記相変換物質膜と前記第１半導体領域を電気的に連結する複数の第２電極とをさらに具備することを特徴とする請求項１に記載の相変換メモリ装置。
  3. 前記第２電極が前記第１半導体領域と所定の導電物質層を通じて各々連結されることを特徴とする請求項２に記載の相変換メモリ装置。
  4. 前記第３導電線の各々が前記単位領域に属する前記第２半導体領域と前記単位領域に隣り合う他の単位領域の前記第２半導体領域と共通に連結されることを特徴とする請求項１に記載の相変換メモリ装置。
  5. 前記第３導電線が接地ラインであることを特徴とする請求項１に記載の相変換メモリ装置。
  6. 前記第１導電線がビットラインであることを特徴とする請求項１に記載の相変換メモリ装置。
  7. 前記第２導電線がワードラインであることを特徴とする請求項１に記載の相変換メモリ装置。
  8. 前記第２電極が前記第１方向に配列されることを特徴とする請求項２に記載の相変換メモリ装置。
  9. 前記第２電極が前記第２方向に配列されることを特徴とする請求項２に記載の相変換メモリ装置。
  10. 前記相変換物質膜が前記第２導電線の間に位置することを特徴とする請求項１に記載の相変換メモリ装置。
  11. 前記相変換物質膜が互いに隣り合う前記単位領域に共有されることを特徴とする請求項１に記載の相変換メモリ装置。
  12. 相変換メモリ装置において、
    ビットラインと、
    各々ドレイン領域、ソース領域及びゲートを有する複数のアクセストランジスタと、
    前記ゲートと同一方向に伸びる複数の第３導電線と、
    前記ビットラインに第１電極を通じて電気的に連結され、前記ドレイン領域に複数の第２電極を通じて電気的に連結され、前記複数のアクセストランジスタに共有される相変換物質膜と、を具備し、
    前記複数の第３導電線が前記複数のアクセストランジスタのソース領域と各々電気的に連結されることを特徴とする相変換メモリ装置。
  13. 前記アクセストランジスタのソース領域が接地ラインに各々連結されることを特徴とする請求項１２に記載の相変換メモリ装置。
  14. 前記ドレイン領域及び前記ソース領域が所定の活性領域内に限定されることを特徴とする請求項１３に記載の相変換メモリ装置。
  15. 前記活性領域が複数の行と列に配列され、隣り合う前記活性領域は互いに絶縁されることを特徴とする請求項１４に記載の相変換メモリ装置。
  16. 前記接地ラインが互いに隣り合う前記活性領域の前記ソース領域に共有されることを特徴とする請求項１５に記載の相変換メモリ装置。
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