JP4628935B2 - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 46
- 239000010410 layer Substances 0.000 claims description 86
- 239000011229 interlayer Substances 0.000 claims description 39
- 239000012782 phase change material Substances 0.000 claims description 27
- 239000011159 matrix material Substances 0.000 claims description 4
- 230000015654 memory Effects 0.000 description 31
- 239000000463 material Substances 0.000 description 28
- 239000011810 insulating material Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 13
- 230000020169 heat generation Effects 0.000 description 10
- 150000004770 chalcogenides Chemical class 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000002844 melting Methods 0.000 description 5
- 230000008018 melting Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 4
- 230000008025 crystallization Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910000763 AgInSbTe Inorganic materials 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910005537 GaSeTe Inorganic materials 0.000 description 1
- 229910005872 GeSb Inorganic materials 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- 229910005900 GeTe Inorganic materials 0.000 description 1
- 229910018321 SbTe Inorganic materials 0.000 description 1
- 229910018219 SeTe Inorganic materials 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910006913 SnSb Inorganic materials 0.000 description 1
- 229910004284 Te81Ge15Sb2S2 Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- FESBVLZDDCQLFY-UHFFFAOYSA-N sete Chemical compound [Te]=[Se] FESBVLZDDCQLFY-UHFFFAOYSA-N 0.000 description 1
- -1 silicide nitride Chemical class 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
- H10B63/82—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays the switching components having a common active material layer
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/063—Shaping switching materials by etching of pre-deposited switching material layers, e.g. lithography
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
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Description
本発明は、電気的に書き替え可能な不揮発性半導体記憶装置に関し、特に、相変化材料を含む記録層を備えた不揮発性半導体記憶装置に関する。
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
書き込み電流による相変化材料の加熱を効率よく行うためには、ヒータープラグとして機能する下部電極と記録層との接触面積を低減し、これにより、発熱領域を縮小することが望ましい。これを実現すべく、上面がリング状の下部電極と、ストライプ状の記録層パターンとの間に層間絶縁膜を設け、この層間絶縁膜に設けられた開口部を介して両者を接触させる方法が提案されている（特許文献１、非特許文献１、２参照）。
この方法によれば、リング状である下部電極の一部分にのみ記録層が接触することになるため、発熱が一箇所に集中する。その結果、書き込み電流による相変化材料の加熱が効率よく行われるため、特に大電流を必要とする結晶相からアモルファス相への変化（リセット）を、より少ない電流で実現することが可能となる。
図１２は、下部電極と記録層との接触面積を低減した従来の不揮発性半導体記憶装置の主要部の構造を示す略平面図であり、図１３は、図１２に示すＣ−Ｃ線に沿った略断面図である。
図１２，図１３に示す不揮発性半導体記憶装置は、ヒータープラグとして機能する下部電極２がシリンダ形状を有しており、このため、その上面２ａの平面形状はリング状となっている。下部電極２の底面２ｂは、コンタクトプラグ４を介して図示しないトランジスタのドレインに接続される。リング状である下部電極２の上面２ａは、層間絶縁膜６によって覆われている。
層間絶縁膜６には、開口部６ａが形成されており、この部分において下部電極２の上面２ａの一部分である領域３が露出している。開口部６ａは、隣接する２つの下部電極２に対して共通に設けられており、その長手方向におけるエッジ６ｂの平面的な位置は、リング状である下部電極２に囲まれた領域に位置している。
また、層間絶縁膜６上には、相変化材料からなる記録層８が形成されている。このため、記録層８は、開口部６ａを介して下部電極２の上面２ａと接触することになり、接触面積は開口部６ａにより露出した領域３の面積に限定される。このため、接触面積を小さくすることができ、その結果、高い発熱効率を得ることが可能となる。
しかしながら、図１２，図１３に示した不揮発性半導体記憶装置では、２つの下部電極２に対して１つの開口部６ａをそれぞれ形成する必要があることから、下部電極との目合わせが難しいという問題があった。つまり、島状の独立した開口部６ａを形成しようとすると、エッジ６ｂの位置を正しく制御することが困難となり、その結果、接続不良などが発生しやすいという問題があった。
例えば、図１４に示すように、開口部６ａの位置が本来の位置から右方向にずれた場合、左側の下部電極２は開口部６ａによって露出する部分が無くなってしまうことがある。このような場合には、左側の下部電極２と記録層８と接触できなくなることから、接続不良となる。
このような接続不良の問題は、開口部６ａの長さを長目に設定すればある程度解消されるが、この場合、例えば図１５に示すように、開口部６ａの位置が本来の位置から右方向にずれた場合、右側の下部電極２は、開口部６ａによって２箇所で露出してしまう。このような場合には、同じ下部電極２と記録層８との間で電流パスが２つ形成されることになり、所望の特性を得ることができなくなってしまう。
米国特許出願公開第２００４／００１２００９号明細書
E. Varesi, A. Modelli, P. Besana, T. Marangon, F. Pellizzer, A. Pirovano, R. Bez, "Advances in Phase Change Memory Technology", EPCOS (European Symposium Phase Change and Ovonic Science) 2004 Conf. Proceedings
S. Hudgens, B. Johnson, "Overview of Phase-Change Chalcogenide Nonvolatile Memory Technology", MRS Bulletin, November 2004
本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、相変化材料を含む記録層を備えた不揮発性半導体記憶装置であって、プロセスマージンを十分に確保しつつ、高い発熱効率を得ることが可能な不揮発性半導体記憶装置を提供することである。
本発明の一側面による不揮発性半導体記憶装置は、マトリクス状に配置された複数の下部電極と、前記下部電極上に設けられ、相変化材料を含む複数の記録層パターンと、前記下部電極と前記記録層パターンとの間に設けられ、前記下部電極の一部を露出させる複数の開口部を有する層間絶縁膜とを備え、前記下部電極と前記記録層パターンとが前記開口部にて接続されている不揮発性半導体記録装置であって、前記複数の開口部は第１の方向へ互いに平行に延在し、前記記録層パターンは前記第１の方向と交差する第２の方向へ互いに平行に延在していることを特徴とする。
本発明による不揮発性半導体記憶装置では、層間絶縁膜に設けられた複数の開口部が互いに平行に延在する形状を有していることから、従来のように独立した開口部を形成する場合に比べて、開口部を高精度に形成することが可能となる。このため、接続不良などの発生を効果的に防止しつつ、高い発熱効率を得ることが可能となる。
本発明による不揮発性半導体記憶装置は、下部電極の上面が第２の方向に延在する帯状領域を含み、開口部が帯状領域の少なくとも一部を露出させる位置に形成されていることが好ましい。これによれば、開口部の形成位置が第２の方向に多少ずれたとしても、下部電極と記録層との接触面積をほぼ一定とすることができることから、安定したデバイス特性を得ることが可能となる。
下部電極の上面がリング状である場合、開口部は、下部電極の上面を２箇所ずつ露出させる位置に形成されていても構わないし、下部電極の上面を１箇所ずつ露出させる位置に形成されていても構わない。前者の場合、記録層パターンは、下部電極の露出した２箇所のうち、片方のみと接触する位置に形成されていることが好ましい。一方、後者の場合、記録層パターンは、下部電極の露出した箇所のうち、一部分のみと接触する位置に形成されていることが好ましい。これらによれば、接触面積がよりいっそう低減されることから、さらに高い発熱効率を得ることが可能となる。
本発明の他の側面による不揮発性半導体記憶装置は、上面がリング状である下部電極と、前記下部電極上に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられた相変化材料を含む記録層とを備え、前記層間絶縁膜は、第１の方向に延在し前記下部電極の前記上面の一部を露出させる開口部を有しており、前記記録層は、前記第１の方向と交差する第２の方向に延在しており、前記開口部にて露出した前記下部電極の前記上面の前記一部のさらに一部分と接触していることを特徴とする。
本発明においても、接続不良などの発生を効果的に防止しつつ、高い発熱効率を得ることが可能となる。
下部電極の上面は、第１の方向における径よりも、第２の方向における径の方が大きいことが好ましい。これによれば、開口部の形成位置が第２の方向に多少ずれたとしても、下部電極と記録層との接触面積をほぼ一定とすることができることから、安定したデバイス特性を得ることが可能となる。
このように、本発明による不揮発性半導体記憶装置は、接続不良などの発生を効果的に防止しつつ、高い発熱効率を得ることができる。したがって、十分なプロセスマージンを確保しつつ、従来よりも書き込み電流を低減することができる。また、書き込み速度を高めることも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による不揮発性半導体記憶装置の主要部の構造を示す略平面図である。また、図２は、図１に示すＡ−Ａ線に沿った略断面図であり、図３は、図１に示すＢ−Ｂ線に沿った略断面図である。
図１に示すように、本実施形態による不揮発性半導体記憶装置は、マトリクス状に配置された複数の下部電極１１と、下部電極１１上に設けられた層間絶縁膜１２と、層間絶縁膜１２上に設けられた相変化材料を含む記録層１３と、記録層１３上に積層された上部電極１４とを備えている。下部電極１１の上面１１ａはリング状であり、図１に示すように、Ｘ方向に延在する帯状領域１１ｘと、Ｙ方向に延在する帯状領域１１ｙを有している。本実施形態では、帯状領域１１ｘよりも帯状領域１１ｙの方が長く、帯状領域１１ｙはほぼ直線的に延在している。Ｘ方向とＹ方向とは、本実施形態のように互いにほぼ９０°の角度を成していることが好ましい。
層間絶縁膜１２は、Ｘ方向に延在する複数の開口部１２ａを有しており、これらは互いに平行に形成されている。開口部１２ａは、下部電極１１の帯状領域１１ｙを横切る位置、つまり、２つの帯状領域１１ｘに挟まれた位置に形成されており、これにより、それぞれの下部電極１１は、帯状領域１１ｙの一部である２箇所の領域１５ａ，１５ｂにおいて、その上面１１ａが露出している。
記録層１３及び上部電極１４はＹ方向に延在しており、これらは互いに平行に形成されている。記録層１３及び上部電極１４は、下部電極１１が有する２つの帯状領域１１ｙのうち、一方（図１では右側）の帯状領域１１ｙ上に形成されている。これにより、下部電極１１は、開口部１２ａにて露出した２箇所の領域１５ａ，１５ｂのうち、一方（図１では右側）の領域１５ａだけが記録層１３と接触することになる。他方（図１では左側）の領域１５ｂは、記録層１３と接触しない。
次に、本実施形態による不揮発性半導体記憶装置を構成する各要素について、より詳細に説明する。
下部電極１１は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１１の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。
図２，図３に示すように、下部電極１１は、層間絶縁膜１１３に埋め込まれており、その立体形状はシリンダ状である。また、シリンダ状の下部電極１１に囲まれた領域には、絶縁材１１４が充填されている。層間絶縁膜１１３と絶縁材１１４は、同じ材料を用いることが好ましい。
下部電極１１の底面１１ｂは、コンタクトプラグ１２２，１２１を介して、活性領域１０５に形成された拡散領域１０６（ドレイン）に接続されている。これらコンタクトプラグ１２１，１２２は、それぞれ、層間絶縁膜１１１，１１２に埋め込まれている。
図３に示すように、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、拡散領域１０６間における基板上には、ゲート電極１０７が設けられている。これによって、一つの活性領域１０５には、２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１１１に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。
層間絶縁膜１２は、下部電極１１と記録層１３とを分離する役割を果たし、その材料としては、シリコン酸化膜やシリコン窒化膜などを用いることができる。特に限定されるものではないが、層間絶縁膜１２と層間絶縁膜１１３及び絶縁材１１４とは、互いにエッチングレートの異なる材料を用いることが好ましい。例えば、層間絶縁膜１１３及び絶縁材１１４の材料としてシリコン酸化膜を用いた場合には、層間絶縁膜１２の材料としてはシリコン窒化膜を用いることが好ましい。
層間絶縁膜１２の膜厚については、特に限定されないが、例えば４０ｎｍ程度に設定することができる。また、層間絶縁膜１２に形成する開口部１２ａの幅については、下部電極１１のＹ方向における長さよりも小さい限り特に限定されないが、一例として、下部電極１１のＹ方向における長さが２００ｎｍであれば、開口部１２ａの幅を８０ｎｍ程度に設定すればよい。
開口部１２ａの幅Ｗは小さいほど好ましい。これは、開口部１２ａの幅Ｗを小さく設定するほど、下部電極１１と記録層１３との接触面積が小さくなり、その結果、発熱効率が高まるからである。本実施形態では、開口部１２ａがＸ方向に延在する連続的な形状を有していることから、従来のような島状の開口部に比べて精度良く形成することができる。このため、開口部１２ａの幅Ｗを十分に細くすることが可能である。
記録層１３は、相変化材料によって構成される。記録層１３を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図４の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、急速に冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図４の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、徐々に冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
記録層１３に書き込み電流を流した場合、記録層１３のうち、下部電極１１の直上部分が発熱する。つまり、記録層１３に書き込み電流を流すことにより、図２，図３に示す相変化領域Ｐにおいて、カルコゲナイド材料の相状態を変化させることができる。記録層１３の膜厚は特に限定されないが、１００ｎｍ程度に設定することが好ましい。記録層１３の幅についても特に限定されないが、一例として、３００ｎｍ程度に設定すればよい。
上部電極１４は、ビット線を兼用する電極である。上部電極１４の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。上部電極１４の膜厚についても特に限定されないが、６０ｎｍ程度に設定することが好ましい。上部電極１４は、記録層１３と同一パターンを有していることから、その幅は、記録層１３の幅と一致する。
図５は、本実施形態による不揮発性半導体記憶装置の回路図である。
図５に示すように、本実施形態による不揮発性半導体記憶装置は、ｎ行×ｍ列のマトリクス構成を有している。つまり、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
不揮発性メモリ素子１０の構造は、図２，図３に示すように、下部電極１１と上部電極１４との間に記録層１３が接続された構造を有している。したがって、不揮発性メモリ素子１０の上部電極１４が対応するビット線として用いられ、下部電極１１が対応するトランジスタ１０３に接続される。図３には、対応するビット線Ｂｊが共通であり、且つ、隣り合うワード線Ｗｉ，Ｗｉ＋１に接続された２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１３を相変化させることができる。
具体的には、所定量の電流を流すことによって、記録層１３を構成する相変化材料を図４に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１３を構成する相変化材料を図４に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１３がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１３が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１３の相状態を把握することができる。
記録層１３の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１３を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
次に、本実施形態による不揮発性半導体記憶装置の製造方法について説明する。
図６〜図９は、本実施形態による不揮発性半導体記憶装置の製造工程を順に示す工程図である。図６〜図８は、図１に示したＡ−Ａ線に対応する断面を示している。尚、断面図においては、図面の見やすさを考慮して、トランジスタ１０３に関わる部分は図示を省略してある。
まず、層間絶縁膜１１２にコンタクトプラグ１２２を埋め込んだ後、図６に示すように、全面に層間絶縁膜１１３を形成し、さらに、層間絶縁膜１１３にスルーホール１１３ａを形成する。スルーホール１１３ａは、その底部においてコンタクトプラグ１２２が露出する位置に形成する必要がある。次に、ステップカバレッジの良好な成膜方法を用いてスルーホール１１３ａの内壁部分に下部電極１１を成膜する。ステップカバレッジの良好な成膜方法としては、ＣＶＤ法が挙げられる。
次に、図７に示すように、全面に絶縁材１１４を形成し、これによってスルーホール１１３ａを完全に埋める。上述のとおり、絶縁材１１４の材料としては、層間絶縁膜１１３と同じ材料を選択することが好ましい。
次に、図８に示すように、絶縁材１１４をＣＭＰ法を用いて研磨又はエッチバックする。絶縁材１１４の研磨又はエッチバックは、層間絶縁膜１１３の上面１１３ｂに形成されている下部電極１１が全て除去されるまで行う。これにより、下部電極１１はシリンダ状となり、その内部が絶縁材１１４で充填された状態となる。
次に、平面図である図９に示すように、全面に層間絶縁膜１２を形成した後、これをパターニングすることによって、Ｘ方向に延在する複数の開口部１２ａを互いに平行に形成する。開口部１２ａを形成する位置は、上述のとおり、下部電極１１の帯状領域１１ｙを横切る位置、つまり、２つの帯状領域１１ｘに挟まれた位置に設定する。これにより、それぞれの下部電極１１は、帯状領域１１ｙの一部である２箇所の領域１５ａ，１５ｂにおいて、その上面が露出した状態となる。
このとき、層間絶縁膜１２の材料として、層間絶縁膜１１３及び絶縁材１１４とエッチングレートの異なる材料を選択しておけば、開口部１２ａを形成する際のエッチング工程において、層間絶縁膜１１３及び絶縁材１１４のオーバーエッチング量を低減することができる。
また、開口部１２ａはＸ方向に延在し、帯状領域１１ｙはＹ方向に延在していることから、帯状領域１１ｙを横切る位置に開口部１２ａを形成することにより、開口部１２ａの形成位置がＹ方向に多少ずれたとしても、領域１５ａ，１５ｂの面積にはほとんど変動が生じない。
その後は、相変化材料からなる記録層１３及び上部電極１４を全面に形成し、これらをまとめてパターニングすることにより、Ｙ方向に延在する記録層１３のパターン（記録層パターン）及び上部電極１４のパターンを形成すれば、図１に示す構造が完成する。このとき、露出した２つの帯状領域１１ｙのうち、一方の帯状領域１１ｙ上のみ記録層１３及び上部電極１４が残存するようにパターニングすれば、領域１５ａにおいては下部電極１１と記録層１３とが接触する一方、領域１５ｂにおいては下部電極１１と記録層１３とが接触しない状態となる。つまり、同じ下部電極１１と記録層１３との間で電流パスが２つ形成されることはない。また、記録層１３及び上部電極１４をまとめてパターニングしていることから、記録層１３がエッチング環境に晒されにくく、このため、記録層１３を構成する相変化材料の変質を防止することができる。
以上説明したように、本実施形態による不揮発性半導体記憶装置は、層間絶縁膜１２に形成された開口部１２ａがＸ方向に延在する連続的な形状を有しており、且つ、記録層１３がＹ方向に延在する連続的な形状を有していることから、開口部１２ａや記録層１３の目ずれによる接続不良などの発生を防止することが可能となる。
尚、本実施形態においては、記録層１３の形成位置がＸ方向に大きくずれた場合、接続不良などを生じる可能性がある。しかしながら、記録層１３はＹ方向に延在する連続的な形状を有しており、島状パターンを形成する場合に比べて、高精度なパターニングが可能であることから、従来に比べて大きなマージンを得ることが可能である。
次に、本発明の好ましい第２の実施形態について説明する。
図１０は、本発明の好ましい第２の実施形態による不揮発性半導体記憶装置の主要部の構造を示す略平面図である。
図１０に示すように、本実施形態による不揮発性半導体記憶装置は、図１に示した不揮発性半導体記憶装置と比べると、開口部１２ａの形成位置がＹ方向にずれている。これにより、それぞれの下部電極１１は、一方の帯状領域１１ｘの全部及びその近傍の帯状領域１１ｙにおいて、その上面１１ａが露出している。つまり、上記実施形態では、下部電極１１の上面１１ａが２箇所露出する位置に開口部１２ａが形成されているのに対し、本実施形態では、下部電極１１の上面１１ａが１箇所だけ露出する位置に開口部１２ａが形成されている。
しかしながら、記録層１３の形成位置は、上記実施形態と同様、下部電極１１が有する２つの帯状領域１１ｙのうち、一方（図１では右側）の帯状領域１１ｙ上に設定されていることから、記録層１３は、下部電極１１の露出した箇所のうち、一部分のみと接触することになる。つまり、下部電極１１と記録層１３とが接触する領域１５ａは、開口部１２ａにて露出した下部電極１１の上面１１ａのさらに一部分に制限される。
このような構成により、本実施形態では、開口部１２ａのＹ方向における形成位置や、記録層１３のＸ方向における形成位置を制御することによって、領域１５ａの面積を調整することができる。このため、開口部１２ａのＹ方向における形成位置、並びに、記録層１３のＸ方向における形成位置を高精度に調整すれば、下部電極１１と記録層１３とが接触する領域１５の面積を極めて小さくすることが可能となり、その結果、高い発熱効率を得ることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記各実施形態では、同一列における記録層１３及び上部電極１４が共通とされているが、図１１に示すように、これらを個々のメモリセルごとに分離しても構わない。図１１に示す例では、記録層１３及び上部電極１４が個々のメモリセルごとに分離され、その周囲が層間絶縁膜１６によって覆われている。そして、上部電極１４は、コンタクトプラグ１７を介してビット線１８に接続されている。
このような構造を採用すれば、上部電極１４の材料として下部電極１１と同様の高抵抗材料を選択することができ、ビット線１８の材料として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなど、上部電極１４よりも電気抵抗の低い金属材料を選択することができる。このため、上部電極１４側への放熱を低減するとともに、ビット線抵抗による電流損失を低減することが可能となる。
また、上記各実施形態では下部電極１１や上部電極１４が単層構造を有しているが、これらが複数の導電膜からなる多層構造を有していても構わない。例えば、下部電極１１の本体部分と記録層１３との間に何らかの導電膜（例えば密着層など）が介在していても構わない。この場合、この導電膜は下部電極１１の一部とみなすことができ、この場合も、下部電極１１と記録層１３は接触していると言える。
１０ 不揮発性メモリ素子
１１ 下部電極
１１ａ 下部電極の上面
１１ｂ 下部電極の底面
１１ｘ Ｘ方向に延在する帯状領域
１１ｙ Ｙ方向に延在する帯状領域
１２，１６，１１１〜１１３ 層間絶縁膜
１２ａ 開口部
１３ 記録層
１４ 上部電極
１５ａ 下部電極と記録層が接触する露出領域
１５ｂ 下部電極と記録層が接触しない露出領域
１７，１０８，１２１，１２２ コンタクトプラグ
１８ ビット線
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ トランジスタ
１０４ 素子分離領域
１０５ 活性領域
１０６ 拡散領域
１０７ ゲート電極
１０９ グランド配線
１１３ａ スルーホール
１１３ｂ 層間絶縁膜の上面
１１４ 絶縁材
Ｗ１〜Ｗｎ ワード線
Ｂ１〜Ｂｍ ビット線
ＭＣ メモリセル
Ｐ 相変化領域
１１ 下部電極
１１ａ 下部電極の上面
１１ｂ 下部電極の底面
１１ｘ Ｘ方向に延在する帯状領域
１１ｙ Ｙ方向に延在する帯状領域
１２，１６，１１１〜１１３ 層間絶縁膜
１２ａ 開口部
１３ 記録層
１４ 上部電極
１５ａ 下部電極と記録層が接触する露出領域
１５ｂ 下部電極と記録層が接触しない露出領域
１７，１０８，１２１，１２２ コンタクトプラグ
１８ ビット線
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ トランジスタ
１０４ 素子分離領域
１０５ 活性領域
１０６ 拡散領域
１０７ ゲート電極
１０９ グランド配線
１１３ａ スルーホール
１１３ｂ 層間絶縁膜の上面
１１４ 絶縁材
Ｗ１〜Ｗｎ ワード線
Ｂ１〜Ｂｍ ビット線
ＭＣ メモリセル
Ｐ 相変化領域
Claims (7)
- マトリクス状に配置され、上面がリング状である複数の下部電極と、前記下部電極上に設けられ、相変化材料を含む複数の記録層パターンと、前記下部電極と前記記録層パターンとの間に設けられ、前記下部電極の一部を露出させる複数の開口部を有する層間絶縁膜とを備え、前記下部電極と前記記録層パターンとが前記開口部にて接触して接続されている不揮発性半導体記録装置であって、
前記複数の開口部は第１の方向へ互いに平行に連続的に延在し、前記記録層パターンは前記第１の方向と交差する第２の方向へ互いに平行に連続的に延在していることを特徴とする不揮発性半導体記録装置。 - 前記第１の方向と前記第２の方向は、互いにほぼ９０°の角度を成していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記下部電極の前記上面は、前記第２の方向に延在する帯状領域を含んでおり、前記開口部は、前記帯状領域の少なくとも一部を露出させる位置に形成されていることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
- 前記開口部は、前記下部電極の前記上面を２箇所ずつ露出させる位置に形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記記録層パターンは、前記下部電極の露出した２箇所のうち、片方のみと接触する位置に形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
- 前記開口部は、前記下部電極の前記上面を１箇所ずつ露出させる位置に形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記記録層パターンは、前記下部電極の露出した箇所のうち、一部分のみと接触する位置に形成されていることを特徴とする請求項６に記載の不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005335069A JP4628935B2 (ja) | 2005-11-19 | 2005-11-19 | 不揮発性半導体記憶装置 |
| US11/594,879 US7528402B2 (en) | 2005-11-19 | 2006-11-09 | Electrically rewritable non-volatile memory element |
| TW095141693A TWI335663B (en) | 2005-11-19 | 2006-11-10 | Electrically rewritable non-volatile memory element |
| CN200610149326A CN100595930C (zh) | 2005-11-19 | 2006-11-20 | 电可重写非易失存储元件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005335069A JP4628935B2 (ja) | 2005-11-19 | 2005-11-19 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007142224A JP2007142224A (ja) | 2007-06-07 |
| JP4628935B2 true JP4628935B2 (ja) | 2011-02-09 |
Family
ID=38052600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005335069A Active JP4628935B2 (ja) | 2005-11-19 | 2005-11-19 | 不揮発性半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7528402B2 (ja) |
| JP (1) | JP4628935B2 (ja) |
| CN (1) | CN100595930C (ja) |
| TW (1) | TWI335663B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI336128B (en) * | 2007-05-31 | 2011-01-11 | Ind Tech Res Inst | Phase change memory devices and fabrication methods thereof |
| KR100911473B1 (ko) * | 2007-06-18 | 2009-08-11 | 삼성전자주식회사 | 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법 |
| DE102008032067A1 (de) * | 2007-07-12 | 2009-01-15 | Samsung Electronics Co., Ltd., Suwon | Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden |
| US7981755B2 (en) * | 2007-10-25 | 2011-07-19 | International Business Machines Corporation | Self aligned ring electrodes |
| US20090230375A1 (en) * | 2008-03-17 | 2009-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phase Change Memory Device |
| US7990761B2 (en) * | 2008-03-31 | 2011-08-02 | Ovonyx, Inc. | Immunity of phase change material to disturb in the amorphous phase |
| KR101574746B1 (ko) | 2009-03-04 | 2015-12-07 | 삼성전자주식회사 | 가변저항 메모리 소자 및 그 형성 방법 |
| CN103222005B (zh) | 2009-12-31 | 2016-08-24 | 美光科技公司 | 用于相变存储器阵列的方法 |
| JP5831687B2 (ja) * | 2011-07-22 | 2015-12-09 | ソニー株式会社 | 記憶装置およびその製造方法 |
| CN110783454B (zh) * | 2019-09-24 | 2021-03-09 | 华中科技大学 | 纳米级相变存储器单元电极配置结构的加工方法 |
| CN110767802B (zh) * | 2019-09-24 | 2021-03-09 | 华中科技大学 | 用于纳米级相变存储器单元的电极配置结构 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003174144A (ja) * | 2001-12-05 | 2003-06-20 | Stmicroelectronics Srl | 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法 |
| JP2003229537A (ja) * | 2002-02-01 | 2003-08-15 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
| JP2003332530A (ja) * | 2002-05-10 | 2003-11-21 | Hewlett Packard Co <Hp> | 相変化材料の電子メモリ構造 |
| WO2004032256A1 (en) * | 2002-08-21 | 2004-04-15 | Ovonyx, Inc. | Utilizing atomic layer deposition for programmable device |
| JP2004158854A (ja) * | 2002-11-01 | 2004-06-03 | Samsung Electronics Co Ltd | 相変換記憶素子及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6972430B2 (en) | 2002-02-20 | 2005-12-06 | Stmicroelectronics S.R.L. | Sublithographic contact structure, phase change memory cell with optimized heater shape, and manufacturing method thereof |
-
2005
- 2005-11-19 JP JP2005335069A patent/JP4628935B2/ja active Active
-
2006
- 2006-11-09 US US11/594,879 patent/US7528402B2/en active Active
- 2006-11-10 TW TW095141693A patent/TWI335663B/zh active
- 2006-11-20 CN CN200610149326A patent/CN100595930C/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003174144A (ja) * | 2001-12-05 | 2003-06-20 | Stmicroelectronics Srl | 半導体装置における微小コンタクト領域、高性能相変化メモリセル及びその製造方法 |
| JP2003229537A (ja) * | 2002-02-01 | 2003-08-15 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
| JP2003332530A (ja) * | 2002-05-10 | 2003-11-21 | Hewlett Packard Co <Hp> | 相変化材料の電子メモリ構造 |
| WO2004032256A1 (en) * | 2002-08-21 | 2004-04-15 | Ovonyx, Inc. | Utilizing atomic layer deposition for programmable device |
| JP2004158854A (ja) * | 2002-11-01 | 2004-06-03 | Samsung Electronics Co Ltd | 相変換記憶素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070114510A1 (en) | 2007-05-24 |
| US7528402B2 (en) | 2009-05-05 |
| CN1967861A (zh) | 2007-05-23 |
| JP2007142224A (ja) | 2007-06-07 |
| TWI335663B (en) | 2011-01-01 |
| CN100595930C (zh) | 2010-03-24 |
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