JP4577692B2 - 不揮発性メモリ素子及びその製造方法 - Google Patents

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Description

本発明は、電気的に書き替え可能な不揮発性メモリ素子及びその製造方法に関し、特に、相変化材料を含む記録層を備えた不揮発性メモリ素子及びその製造方法に関する。
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，非特許文献１〜３参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
書き込み電流による相変化材料の加熱を効率よく行うためには、書き込み電流により発生した熱が逃げにくい構造とすることが好ましい。このため、記録層の上面を熱伝導率の低い上部電極で覆い、これによって、熱容量が大きく且つ熱伝導率の高いビット線への放熱を低減する構造が知られている（特許文献１、非特許文献１及び２参照）。
しかしながら、特許文献１、非特許文献１及び２に記載された構造は、平面的に形成された記録層を上部電極と下部電極によって挟み込んだ構造を有していることから、ビット線への放熱を十分に低減するためには、記録層の膜厚を大幅に厚くする必要がある。記録層の膜厚を厚くすると、成膜にかかる時間が増大するだけでなく、相変化する際、特に、高抵抗状態から低抵抗状態に変化する際に、これを誘発するに必要な電界が増大する。すなわち、相変化を誘発する印加電圧が高くなるため、デバイスの低電圧化に不向きとなる。
このように、従来の構造を持ったデバイスでは、発熱効率を十分に高めることは困難であった。このため、書き込み電流を低減することが困難であるとともに、書き込み速度を高めることも困難であった。
米国特許第５，５３６，９４７号明細書 Y. N. Hwang, S. H. Lee, S. J. Ahn, S. Y. Lee, K. C. Ryoo, H. S. Hong, H. C. Koo, F. Yeung, J. H. Oh, H. J. Kim, W. C. Jeong, J. H. Park, H. Horii, Y. H. Ha, J. H. Yi, G. H. Hoh, G. T. Jeong, H. S. Jeong, and Kinam Kim, "Writing Current Reduction for High-density Phase-change RAM", 2003 IEEE Y. H. Ha, J. H. Yi, H. Horii, J. H. Park, S. H. Joo, S. O. Park, U-In Chung, and J. T. Moon, "An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption", 2003 Symposium on VLSI Technology Digest of Technical Papers
したがって本発明の目的は、相変化材料を含む記録層を備えた、改良された不揮発性メモリ素子及びその製造方法を提供することである。
本発明の他の目的は、相変化材料を含む記録層を備えた、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することである。
本発明の一側面による不揮発性メモリ素子は、下部電極と、前記下部電極上に設けられたビット線と、相変化材料を含み、前記下部電極と前記ビット線とを接続する記録層とを備え、前記ビット線が前記記録層の成膜開始面と接していることを特徴とする。
このように、本発明による不揮発性メモリ素子では、ビット線が記録層の成膜開始面と接する構造を有している。このような構造は、ビット線を記録層よりも先に形成することによって得られ、従来とは異なる立体構造となる。これにより、記録層とビット線との接触面積を縮小することができることから、記録層の膜厚を厚くすることなく、ビット線への放熱を低減することができる。しかも、このような立体構造を採用すれば、ビット線と記録層との間に設けられる上部電極を省略することができ、この場合、プロセスの複雑化を抑制することが可能となる。
本発明による不揮発性メモリ素子は、下部電極とビット線との間に設けられた層間絶縁膜をさらに備え、記録層の少なくとも一部が層間絶縁膜に設けられたスルーホール内に形成されていることが好ましい。これによれば、記録層を簡単に立体構造とすることが可能となる。
記録層の成膜開始面は、ビット線の成膜終了面と接していても構わないし、パターニングにより形成されたビット線のエッチング面と接していても構わない。
本発明による不揮発性メモリ素子は、ビット線上に設けられたエッチングストッパー膜をさらに備え、前記スルーホールは、層間絶縁膜、ビット線及びエッチングストッパー膜を貫通して設けられていることが好ましい。これによれば、ビット線がエッチングストッパー膜によって覆われるため、記録層を加工する際におけるビット線へのダメージを防止することができる。
本発明の他の側面による不揮発性メモリ素子は、下部電極と、前記下部電極上に設けられたビット線と、相変化材料を含み、前記下部電極と前記ビット線とを接続する記録層とを備え、前記ビット線は、前記記録層の側面及び底面の少なくとも一方と接していることを特徴とする。
このような構造も、ビット線を記録層よりも先に形成することによって得られ、従来とは異なる立体構造となることから、ビット線への放熱を低減することができる。また、ビット線と記録層との間に設けられる上部電極を省略することができる。
本発明による不揮発性メモリ素子の製造方法は、下部電極を形成する第１のステップと、前記下部電極を覆う層間絶縁膜を形成する第２のステップと、前記層間絶縁膜上にビット線を形成する第３のステップと、前記層間絶縁膜にスルーホールを形成することにより前記下部電極の少なくとも一部を露出させる第４のステップと、前記下部電極及び前記ビット線に接するように、前記スルーホール内に相変化材料を含む記録層を形成する第５のステップとを備えることを特徴とする。
本発明によれば、ビット線を記録層よりも先に形成し、後から記録層をスルーホール内に形成していることから、発熱効率の高い立体構造を得ることができる。
このように、本発明によれば、発熱効率が高められた不揮発性メモリ素子及びその製造方法が提供される。したがって、従来よりも書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による不揮発性メモリ素子１０を用いたメモリセルの構造を示す略断面図である。また、図２は、不揮発性メモリ素子１０の略平面図であり、図２に示すＡ−Ａ線に沿った断面が図１に示されている。図３は、図２に示すＢ−Ｂ線に沿った略断面である。
図１に示すように、本実施形態による不揮発性メモリ素子１０は、層間絶縁膜１１と、層間絶縁膜１１に埋め込まれた下部電極１２と、下部電極１２上に設けられた層間絶縁膜１３と、層間絶縁膜１３上に設けられたビット線１４と、下部電極１２とビット線１４とを接続する記録層１５とを備えて構成されている。
層間絶縁膜１１，１３の材料としては、シリコン酸化膜やシリコン窒化膜などを用いることができる。特に限定されるものではないが、層間絶縁膜１１と層間絶縁膜１３は、互いにエッチングレートの異なる材料を用いることが好ましい。例えば、層間絶縁膜１１の材料としてシリコン窒化膜を用いた場合には、層間絶縁膜１３の材料としてはシリコン酸化膜を用いることが好ましい。層間絶縁膜１１にはスルーホール１１ａが設けられており、下部電極１２は、スルーホール１１ａの内壁に沿ってシリンダ状に形成されている。したがって、図２に示すように、下部電極１２の上面１２ａはリング状となっている。下部電極１２に囲まれた領域は、絶縁材１１ｂによって充填されている。絶縁材１１ｂの材料としては、層間絶縁膜１１と同じ材料を用いることが好ましい。
図２に示すように、下部電極１２の上面１２ａは、Ｘ方向に延在する帯状領域１２ｘと、Ｙ方向に延在する帯状領域１２ｙを有している。本実施形態では、帯状領域１２ｘよりも帯状領域１２ｙの方が長い。
下部電極１２は、ヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１２の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
図１に示すように、層間絶縁膜１３は、下部電極１２とビット線１４との間に設けられている。層間絶縁膜１３には、スルーホール１３ａが設けられており、記録層１５の一部はこのスルーホール１３ａ内に形成されている。スルーホール１３ａは、下部電極１２の帯状領域１２ｙを露出させる位置に設けられており、このため記録層１５は、スルーホール１３ａの底部において下部電極１２の帯状領域１２ｙと接触している。スルーホール１３ａを下部電極１２の帯状領域１２ｙに対応する位置に設けているのは、記録層１５と下部電極１２との接触面積のばらつきを低減するためである。
つまり、スルーホール１３ａを帯状領域１２ｙを露出させる位置に設ければ、スルーホール１３ａの実際の位置が、図４（ａ）に示すように設計位置１３ａｉからＸ方向にずれた場合であっても、図４（ｂ）に示すように設計位置１３ａｉからＹ方向にずれた場合であっても、露出する帯状領域１２ｙの面積Ｓ１にばらつきが生じにくくなるからである。このような効果は、スルーホール１３ａを帯状領域１２ｘに対応する位置に設けてもある程度は得られる。しかしながら、直線部分が長い帯状領域１２ｙに対応する位置に設けた方が、目ずれに対する面積Ｓ１のばらつきをより低減することが可能となる。
記録層１５は、相変化材料によって構成される。記録層１５を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
図５は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図５の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、急速に冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図５の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、徐々に冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
記録層１５に書き込み電流を流した場合、記録層１５と下部電極１２との接触部分近傍が発熱領域Ｐとなる。つまり、記録層１５に書き込み電流を流すことにより、発熱領域Ｐ近傍におけるカルコゲナイド材料の相状態を変化させることができる。これによって、ビット線１４と下部電極１２との間の電気抵抗が変化する。
記録層１５の膜厚は特に限定されないが、本実施形態では、一例としてスルーホール１３ａが完全に埋まらない程度の膜厚に設定されている。但し、スルーホール１３ａが完全に埋まる程度の膜厚に設定しても構わない。本実施形態では、スルーホール１３ａの内部だけでなく、記録層１５の一部がスルーホール１３ａの外部に設けられている。
ビット線１４は、層間絶縁膜１３上に設けられており、記録層１５の成膜開始面１５ａと接触している。図１及び図３に示すように、本実施形態では、記録層１５のうち、スルーホール１３ａの外部に設けられた部分の成膜開始面１５ａと、ビット線１４の上面である成膜終了面１４ｂとが接触している。さらに、ビット線１４は、パターニングにより形成されたエッチング面１４ｃを有しており、ビット線１４のエッチング面１４ｃと、記録層１５の側面部分における成膜開始面１５ａも接触している。つまり、ビット線１４と記録層１５の側面同士が接触している。
ビット線１４の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。電気抵抗の低い金属材料は一般に熱伝導率が高く、しかも、ビット線１４は熱容量が大きいことから、発熱領域Ｐの近傍で記録層１５と接触すると、熱がビット線１４側に逃げやすくなり、発熱効率が低下してしまう。しかしながら、本実施形態による不揮発性メモリ素子１０では、記録層１５が立体構造を有していることから、記録層１５の膜厚を増大させることなく、発熱領域Ｐとビット線１４との距離を離すことができる。
また、ビット線１４上には絶縁膜１６が設けられている。記録層１５の成膜終了面１５ｂは、その全面が絶縁膜１６（又は後述する保護絶縁膜１７）によって覆われている。
このような構成を有する不揮発性メモリ素子１０は、図１に示すように、半導体基板上に形成することができ、マトリクス状に配置することによって、電気的に書き替え可能な不揮発性半導体記憶装置を構成することができる。
図６は、ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
図６に示す不揮発性半導体記憶装置は、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
不揮発性メモリ素子１０の構造は、図１を用いて説明したとおりである。したがって、不揮発性メモリ素子１０の下部電極１２が対応するトランジスタ１０３に接続される。
不揮発性メモリ素子１０を用いたメモリセルＭＣの構造は、図１に示した通りである。図１には、対応するビット線Ｂｊ（１４）が共通である２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
図１に示すとおり、トランジスタ１０３のゲートは、ワード線Ｗｉ，Ｗｉ＋１に接続されている。また、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、これによって、一つの活性領域１０５に２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。また、各トランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、対応する不揮発性メモリ素子１０の下部電極１２に接続されている。一方、２つの不揮発性メモリ素子１０のビット線Ｂｊは共通である。
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１５を相変化させることができる。
具体的には、所定量の電流を流すことによって、記録層１５を構成する相変化材料を図５に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１５を構成する相変化材料を図５に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１５がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１５が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１５の相状態を把握することができる。
記録層１５の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１５を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
次に、本実施形態による不揮発性メモリ素子１０の製造方法について説明する。
図７（ａ），図８（ａ）は、不揮発性メモリ素子１０の製造工程を順に示す略平面図である。また、図７（ｂ），図７（ｃ）は、それぞれ図７（ａ）に示すＣ−Ｃ線及びＤ−Ｄ線に沿った略断面図であり、図８（ｂ），図８（ｃ）は、それぞれ図８（ａ）に示すＥ−Ｅ線及びＦ−Ｆ線に沿った略断面図である。尚、断面図においては、図面の見やすさを考慮して、トランジスタ１０３に関わる部分は図示を省略してある。
まず、図７（ａ）〜図７（ｃ）に示すように、シリンダ状の下部電極１２を形成し、下部電極１２に囲まれた領域を絶縁材１１ｂによって充填した後、層間絶縁膜１３及びビット線１４をこの順に形成する。シリンダ状の下部電極１２は、層間絶縁膜１１にスルーホール１１ａを形成した後、ステップカバレッジの良好な成膜方法を用いてスルーホール１１ａの内壁部分に下部電極１２を成膜し、さらに、下部電極１２に囲まれた領域を絶縁材１１ｂによって充填した後、ＣＭＰ法により不要な絶縁材１１ｂ及び下部電極１２を除去することにより形成することができる。ステップカバレッジの良好な成膜方法としては、ＣＶＤ法が挙げられる。
また、ビット線１４は、材料となる金属膜を層間絶縁膜１３の表面に形成した後、パターニングすることにより形成する。したがって、ビット線１４の成膜開始面１４ａは、すべて層間絶縁膜１３に接することになる。図７（ａ）に示すように、ビット線１４は、上面からみて、幅方向における端部が下部電極１２の帯状領域１２ｙと交差するようにパターニングすることが好ましい。
次に、図８（ａ）〜図８（ｃ）に示すように、下部電極１２の帯状領域１２ｙの一部が露出するよう、ビット線１４及び層間絶縁膜１３をエッチングし、スルーホール１３ａを形成する。スルーホール１３ａの形成方法としては、一般的なフォトリソグラフィ法及びドライエッチング法を用いることができる。図８（ａ）に示すように、本実施形態では、ビット線１４の幅方向における端部を含む位置にスルーホール１３ａを形成している。このとき、層間絶縁膜１１及び絶縁材１１ｂと、層間絶縁膜１３とが互いにエッチングレートの異なる材料であれば、スルーホール１３ａを形成する際に生じる、層間絶縁膜１１及び絶縁材１１ｂのオーバーエッチングを低減することができる。
そして、図１〜図３に示したように、スルーホール１３ａの内部を含む全面にカルコゲナイド材料からなる記録層１５を形成し、パターニングにより不要部分を除去した後、全面に絶縁膜１６を形成すれば、本実施形態による不揮発性メモリ素子１０が完成する。記録層１５の成膜方法としては、特に限定されるものではないが、スパッタリング法やＣＶＤ法を用いることができる。このように、ビット線１４を記録層１５よりも先に形成していることから、ビット線１４の成膜終了面１４ｂである上面と、記録層１５の成膜開始面１５ａである底面とを接触させることが可能となる。
ここで、記録層１５のパターニングは、図９に示すように、記録層１５の上面（成膜終了面１５ｂ）の全面を覆う保護絶縁膜１７を形成し、フォトレジスト１８を保護絶縁膜１７上に形成した状態で行うことが好ましい。これによれば、図１０に示すようにパターニングが終了した後、フォトレジストをアッシングによって除去する際に、記録層１５にダメージが加わることを防止することができる。
このように、本実施形態では、記録層１５がスルーホール１３ａの内壁に形成された立体構造を有している。しかも、ビット線１４を記録層１５よりも先に形成していることから、スルーホール１３ａ内にビット線１４が形成されることがない。これらにより、発熱領域Ｐとビット線１４との距離を十分に離すことができるとともに、記録層１５とビット線１４との接触面積を縮小することができることから、ビット線１４への放熱を低減することができ、その結果、高い発熱効率を得ることができる。しかも、本実施形態では、ビット線１４と記録層１５との間に通常設けられる上部電極を省略していることから、プロセスの複雑化を抑制することも可能となる。
尚、本実施形態では、スルーホール１３ａの形成時にビット線１４の一部をエッチングしているが、ビット線１４の存在しない領域にスルーホール１３ａを形成しても構わない。
図１１は、ビット線１４の存在しない領域にスルーホール１３ａを形成した例による不揮発性メモリ素子の略平面図であり、図１２は、図１１に示すＧ−Ｇ線に沿った略断面図である。図１１及び図１２に示すように、ビット線１４の存在しない領域にスルーホール１３ａを形成した場合、ビット線１４の一部が覆われるよう、記録層１５のサイズを拡大すればよい。この場合も、ビット線１４の成膜終了面１４ｂである上面と、記録層１５の成膜開始面１５ａである底面とを接触させることが可能となる。
このような構成によれば、ビット線１４と発熱領域との距離をより大きくすることができる。但し、スルーホール１３ａの位置がビット線１４から遠すぎると、記録層１５のサイズが増大し、電圧降下による電力損失や記録層１５の体積増加によって発熱効率が低下することから、スルーホール１３ａの位置はこれを考慮して決定する必要がある。
また、上記実施形態では、スルーホール１３ａ及び記録層１５の平面形状をほぼ円形としているが、図１３に示すように、スルーホール１３ａの平面形状をビット線１４の延在方向であるＸ方向に長い形状とし、且つ、及び記録層１５の平面形状をＸ方向に長い形状としても構わない。
図１３に示すように、スルーホール１３ａの平面形状をＸ方向に長い形状とすれば、記録層１５と下部電極１２との接触面積Ｓ１を増大させることなく、Ｘ方向におけるマージンを増大させることができる。また、記録層１５の平面形状をＸ方向に長い形状とすれば、記録層１５をパターニングする際のＹ方向におけるマージンを増大させることができる。
つまり、図１４（ａ）に示すように、記録層１５の平面形状がほぼ円形である場合、記録層１５の平面的な位置が設計位置１５ｉからＹ方向にずれた場合、記録層１５とビット線１４がほぼ点接触となり、接触面積Ｓ２が著しく小さくなってしまう。これに対し、記録層１５の平面形状を、ビット線１４の延在方向と同じＸ方向に長い形状とすれば、図１４（ｂ）に示すように、記録層１５の平面的な位置が設計位置１５ｉからＹ方向にずれたとしても、記録層１５とビット線１４との接触面積Ｓ２をある程度確保することができる。これにより、記録層１５をパターニングする際のＹ方向におけるマージンが増大する。
但し、記録層１５の平面形状がＸ方向に長すぎると、ビット線１４との接触面積Ｓ２増大によって放熱性が高まったり、記録層１５の体積増加によって発熱効率が低下することから、記録層１５の平面形状はこれを考慮して決定する必要がある。
次に、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０について説明する。
図１５は、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０を用いたメモリセルの構造を示す略断面図である。
図１５に示すように、本実施形態による不揮発性メモリ素子２０は、ビット線１４上に設けられたエッチングストッパー膜２１が追加され、スルーホール１３ａがエッチングストッパー膜２１、ビット線１４及び層間絶縁膜１３を貫通して設けられている点において、図１に示した第１の実施形態による不揮発性メモリ素子１０と相違している。その他の構成は、第１の実施形態による不揮発性メモリ素子１０と同様であることから、同一の構成要素には同一の符号を付し、重複する説明は省略する。
エッチングストッパー膜２１は、ビット線１４の上面（成膜終了面１４ｂ）の全面を覆っており、記録層１５をパターニングする際のエッチングストッパーとして機能する。これにより、記録層１５をパターニングする際、ビット線１４がエッチング環境に晒されないことから、ビット線１４の膜厚減少が防止され、所望のビット線抵抗を確保することができる。
また、本実施形態では、ビット線１４と記録層１５との接触は、スルーホール１３ａの内部のみとなる。つまり、記録層１５は、パターニングにより形成されたビット線１４のエッチング面１４ｃとのみ接触する。このため、本実施形態では、ビット線１４と記録層１５との接触面積が低減され、ビット線側への放熱をより低減することが可能となる。
尚、本実施形態においては、記録層１５をパターニングするのではなく、全面をエッチバックすることにより、スルーホール１３ａの内壁部分にのみ記録層１５を残存させても構わない。
図１６（ａ）は、スルーホール１３ａの内壁部分にのみ記録層１５を残存させた例による、不揮発性メモリ素子の略平面図である。また、図１６（ｂ）及び図１６（ｃ）は、それぞれ図１６（ａ）に示すＨ−Ｈ線及びＩ−Ｉ線に沿った略断面図である。
図１６（ａ）〜図１６（ｃ）に示すように、記録層１５を全面エッチバックすると、スルーホール１３ａの底部に形成された部分も除去されることから、記録層１５の底面がリング状となる。これにより記録層１５と下部電極１２との接触面積が低減されることから、発熱効率がより増大する。また、記録層１５と下部電極１２は２箇所で接触することになるため、記録層１５には２つの電流パスが形成されることになるが、一方の接触領域２２−１とビット線１４との距離の方が、他方の接触領域２２−２とビット線１４との距離よりも大幅に近くなることから、他方の接触領域２２−２を介して流れる電流はほとんど無視できるものと考えられる。
このような構成においても、ビット線１４の上面にエッチングストッパー膜２１が設けられていることから、記録層１５をエッチバックする際、ビット線１４にダメージが生じることがない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本発明の好ましい第１の実施形態による不揮発性メモリ素子１０を用いたメモリセルの構造を示す略断面図である。 不揮発性メモリ素子１０の略平面図である。 図２に示すＢ−Ｂ線に沿った略断面である。 （ａ）は、スルーホール１３ａの位置が設計位置１３ａｉからＸ方向にずれた場合の影響を説明するための図である。（ｂ）は、スルーホール１３ａの位置が設計位置１３ａｉからＹ方向にずれた場合の影響を説明するための図である。 カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。 ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。 （ａ）は、不揮発性メモリ素子１０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＣ−Ｃ線に沿った略断面図である。（ｃ）は、（ａ）に示すＤ−Ｄ線に沿った略断面図である。 （ａ）は、不揮発性メモリ素子１０の製造工程を示す略平面図である。（ｂ）は、（ａ）に示すＥ−Ｅ線に沿った略断面図である。（ｃ）は、（ａ）に示すＦ−Ｆ線に沿った略断面図である。 保護絶縁膜１７を介して記録層１５のパターニングする方法を説明するための図である。 保護絶縁膜１７を介して記録層１５のパターニングする方法を説明するための図である。 ビット線１４の存在しない領域にスルーホール１３ａを形成した例による不揮発性メモリ素子の略平面図である。 図１１に示すＧ−Ｇ線に沿った略断面図である。 スルーホール１３ａ及び記録層１５の平面形状をＸ方向に長い形状とした例による不揮発性メモリ素子の略平面図である。 （ａ）は、平面形状がほぼ円形である記録層１５の位置が、設計位置１５ｉからＹ方向にずれた場合の影響を説明するための図である。（ｂ）は、平面形状がＸ方向に長い記録層１５の位置が、設計位置１５ｉからＹ方向にずれた場合の影響を説明するための図である。 本発明の好ましい第２の実施形態による不揮発性メモリ素子２０を用いたメモリセルの構造を示す略断面図である。 （ａ）は、スルーホール１３ａの内壁部分にのみ記録層１５を残存させた例による、不揮発性メモリ素子の略平面図である。（ｂ）は、（ａ）に示すＨ−Ｈ線に沿った略断面図である。（ｃ）は、（ａ）に示すＩ−Ｉ線に沿った略断面図である。
符号の説明
１０，２０ 不揮発性メモリ素子
１１，１３ 層間絶縁膜
１１ａ，１３ａ スルーホール
１１ｂ 絶縁材
１２ 下部電極
１２ａ 下部電極の上面
１２ｘ Ｘ方向に延在する帯状領域
１２ｙ Ｙ方向に延在する帯状領域
１３ａｉ スルーホールの設計位置
１４ ビット線
１４ａ ビット線の成膜開始面
１４ｂ ビット線の成膜終了面
１４ｃ ビット線のエッチング面
１５ 記録層
１５ａ 記録層の成膜開始面
１５ｂ 記録層の成膜終了面
１５ｉ 記録層の設計位置
１６ 絶縁膜
１７ 保護絶縁膜
１８ フォトレジスト
２１ エッチングストッパー膜
２２−１，２２−２ 接触領域
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ トランジスタ
１０４ 素子分離領域
１０５ 活性領域
１０６ 拡散領域
１０７ 層間絶縁膜
１０８ コンタクトプラグ
１０９ グランド配線
１１０ コンタクトプラグ
Ｗ１〜Ｗｎ ワード線
Ｂ１〜Ｂｍ ビット線
ＭＣ メモリセル
Ｐ 発熱領域

Claims (11)

  1. 半導体基板上に設けた下部電極と、
    前記下部電極上に設けた層間絶縁膜と、
    前記層間絶縁膜上に設けられ、平面視で前記下部電極の上面の一部と交差するように配置されたビット線と、
    前記ビット線の一部および前記層間絶縁膜を貫通するように設けられ、前記下部電極の上面を露出させるスルーホールと、
    前記スルーホールの底面、前記スルーホールの側面および前記ビット線の上面を覆うように設けられ、前記下部電極の上面及び前記ビット線の上面と接触する相変化材料からなる記録層と、を備えたことを特徴とする不揮発性メモリ素子。
  2. 前記下部電極はシリンダ状に形成され、平面視で前記下部電極の上面がリング状であることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記下部電極の前記上面は、第１の方向に延在する第１の帯状領域と、前記第１の方向とは実質的に直交する第２の方向に延在し前記第１の帯状領域よりも短い第２の帯状領域を含んでおり、前記スルーホールは、前記第１の帯状領域を露出させる位置に設けられていることを特徴とする請求項２に記載の不揮発性メモリ素子。
  4. 前記スルーホールは、前記第１の方向における径よりも前記第２の方向における径の方が大きいことを特徴とする請求項３に記載の不揮発性メモリ素子。
  5. 前記記録層の平面形状は、前記ビット線の延在方向と直交する方向における長さよりも、前記ビット線の延在方向における長さの方が長いことを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記下部電極に接続されたスイッチ手段をさらに備え、前記スイッチ手段はワード線上の信号に応答してスイッチングすることを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 半導体基板上に設けた下部電極と、
    前記下部電極上に設けた層間絶縁膜と、
    前記層間絶縁膜上に設けられ、平面視で前記下部電極の上面の一部と交差するように配置されたビット線と、
    前記ビット線上に設けられたエッチングストッパー膜と、
    前記エッチングストッパー膜、前記ビット線の一部および前記層間絶縁膜を貫通するように設けられ、前記下部電極の上面を露出させるスルーホールと、
    前記スルーホールの底面の少なくとも一部、前記スルーホールの側面および前記エッチングストッパー膜を介して前記ビット線の上面を覆うように設けられ、前記下部電極の上面と接触し且つ及び前記スルーホールの側面にて露出する前記ビット線のエッチング面と接触する相変化材料からなる記録層と、を備えたことを特徴とする不揮発性メモリ素子。
  8. 前記記録層の底面がリング状であり、前記下部電極の前記上面と前記記録層の前記底面とが２箇所で接触していることを特徴とする請求項７に記載の不揮発性メモリ素子。
  9. 半導体基板上にシリンダ状の下部電極を形成する第１のステップと、
    前記下部電極上に層間絶縁膜を形成する第２のステップと、
    前記層間絶縁膜上に、平面視で前記下部電極の上面の一部と交差するようにビット線を形成する第３のステップと、
    前記ビット線の一部および前記層間絶縁膜を貫通し、前記下部電極の上面の一部を露出させるスルーホールを形成する第４のステップと、
    前記スルーホールの内壁を含む全面に相変化材料を形成した後にパターニングを行うことにより、前記スルーホールの底面、前記スルーホールの側面および前記ビット線の上面を覆い、前記下部電極の上面及び前記ビット線の上面と接触する記録層を形成する第５のステップと、を備えたことを特徴とする不揮発性メモリ素子の製造方法。
  10. 半導体基板上にシリンダ状の下部電極を形成する第１のステップと、
    前記下部電極上に層間絶縁膜を形成する第２のステップと、
    前記層間絶縁膜上に、平面視で前記下部電極の上面の一部と交差するようにビット線を形成する第３のステップと、
    前記ビット線を覆うようにエッチングストッパー膜を形成する第４のステップと、
    前記エッチングストッパー膜、前記ビット線の一部および前記層間絶縁膜を貫通し、前記下部電極の上面の一部を露出させるスルーホールを形成する第５のステップと、
    前記スルーホールの内壁を含む全面に相変化材料を形成した後に少なくともパターニングを行うことにより、前記スルーホールの底面の少なくとも一部、前記スルーホールの側面および前記エッチングストッパー膜を介して前記ビット線の上面を覆い、前記下部電極の上面と接触し且つ前記スルーホールの側面にて露出する前記ビット線のエッチング面と接触する記録層を形成する第６のステップと、を備えたことを特徴とする不揮発性メモリ素子の製造方法。
  11. 前記第６のステップにおいて、
    前記相変化材料をパターニングした後にエッチバックを行い、平面視でリング状となるように前記スルーホールの側面に沿って前記相変化材料を残存させることで前記記録層を形成することを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
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