JP5634002B2 - 相変化型不揮発性メモリ及び半導体装置 - Google Patents

相変化型不揮発性メモリ及び半導体装置 Download PDF

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Description

本発明は、相変化型不揮発性メモリ(ＰＲＡＭ：Phase change Random Access Memory)（以下、ＰＲＡＭという。）及び半導体装置に関する。
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ(Dynamic Random Access Memory)が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ(Static Random Access Memory)などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
最も上層の記憶装置は、ＭＰＵ(Micro Processing Unit)に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。なお、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは、揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ(Magnetoresistive Random Access Memory)や、ＦＲＡＭ(Ferroelectric Random Access Memory)等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭが提案されている（例えば、特許文献１〜３を参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。すなわち、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
ところで、書き込み電流による相変化材料の加熱を効率よく行うためには、できる限り記録層に対する発熱領域（加熱スポット）を縮小し、これによって電流パスを集中させることが有効である。
具体的に、ＰＲＡＭでは、ヒータプラグに電流を流し、このヒータプラグと記録層との接触界面に起こる発熱を利用して、相変化材料を結晶状態から非結晶状態又はその逆の状態へと相変化させている。また、この相変化材料を結晶状態から非結晶状態へと相変化させるために必要な電流のことを「Ireset」と呼ぶ。
従来のＰＲＡＭでは、図３３に示すように、ヒータプラグ２０１が層間絶縁層２０２を貫通する孔部２０３に埋め込まれ、この層間絶縁層２０２上に形成された記録層２０４を孔部２０３に対応した径で加熱する。この場合、ヒータプラグ２０１と記録層２０４との接触直径φ’は、孔部２０３をリソグラフィ技術により形成する際のプロセス限界（約１００〜１６０ｎｍ）に制限される。したがって、Iresetは、ヒータプラグ２０１と記録層２０４との接触面積（π×(φ’／２)２）に依存するため、この孔部２０３のプロセス限界を超えて小さくすることはできない。
そこで、ＰＲＡＭでは、図３４に示すように、上述した孔部２０３の側面にサイドウォール２０５を設けて、ヒータプラグ２０１と記録層２０４との接触直径φ’を更に小さくすることが提案されている。しかしながら、この場合も、ヒータプラグ２０１と記録層２０４との接触直径φ’を小さくするには限界がある。すなわち、サイドウォール２０５を厚くした場合には、マイクロローディング効果がより顕著となるために、サイドウォール２０５を形成する際のエッチバックが困難となる。この場合、抜け不良などの生産性の悪化が生じるため、現状でのφ’のプロセス限界は約３０ｎｍが限界とされている。
ＰＲＡＭの更なる大容量化を図るためには、上述したヒータプラグ２０１と記録層２０４との接触直径φ’を小さくし、Iresetを下げる必要がある。しかしながら、従来のＰＲＡＭでは、ヒータプラグ２０１と記録層２０４との接触直径φ’が、上述した孔部２０３やサイドウォール２０５のプロセス限界に依存するために、このプロセス限界を超えてIresetを小さくすることができない。また、上述したヒータプラグ２０１は、一般に熱伝導率が高い金属からなるため、ヒータプラグ２０１のヒートシンク効果が大きくなると、より大きなIresetが必要となる。したがって、より小さなIresetで相変化材料の加熱（相変化）を行うためには、できる限り記録層２０４に対する発熱領域（加熱スポット）を縮小化し、これによって電流パスを集中させる必要がある。
特開２００６−１６５５６０号公報 特開２００７−７３７７９号公報 特開２００３−１６３２８０号公報
本発明は、このような従来の事情に鑑みて提案されたものであり、上述したプロセス限界を超えてIresetの低減を図ることができる相変化型不揮発性メモリを提供することを目的とする。
また、本発明は、不純物拡散層に流れる電流の実効値を自由に制御することができる半導体装置を提供することを目的とする。
上記課題を解決することを目的とした本発明の要旨は以下のとおりである。
（１）下部電極と、
前記下部電極上に形成された層間絶縁層と、
前記層間絶縁層を貫通する孔部に埋め込まれた不純物拡散層と、
前記層間絶縁層上に形成された相変化記録層と、
前記相変化記録層上に形成された上部電極と、
前記不純物拡散層に電界を印加する電界印加手段とを備え、
前記電界印加手段が前記不純物拡散層に電界を印加し、前記不純物拡散層の少なくとも一部を空乏層化させることによって、前記孔部に埋め込まれた不純物拡散層の実効的な径を前記孔部の径よりも小さくし、この状態で前記下部電極と前記上部電極との間に電流を流すことによって、前記相変化記録層に相変化を生じさせる加熱スポットの実効的な径を前記孔部の径よりも小さくし、
前記電界印加手段は、前記不純物拡散層が埋め込まれた孔部の側面に配置されたサイドゲート電極と、このサイドゲート電極と前記不純物拡散層との間に配置されたサイドゲート絶縁膜とを有し、前記サイドゲート電極は、前記孔部の少なくとも一部の側面又は全周に亘って設けられていることを特徴とする相変化型不揮発性メモリ。
（２）前記サイドゲート電極は、前記孔部の深さ方向に延在して設けられていること特徴とする前記（１）に記載の相変化型不揮発性メモリ。
（３）前記層間絶縁層と前記相変化記録層との間に層間絶縁膜が設けられ、この層間絶縁膜の前記不純物拡散層が埋め込まれた孔部の直上には、前記相変化記録層の一部が埋め込まれた孔部が設けられ、且つ、この孔部の径が前記不純物拡散層が埋め込まれた孔部の径よりも小さいことを特徴とする前記（１）〜（２）の何れか一項に記載の相変化型不揮発性メモリ。
（４）前記不純物拡散層が埋め込まれた孔部には、前記相変化記録層の一部が埋め込まれていることを特徴とする前記（１）〜（３）の何れか一項に記載の相変化型不揮発性メモリ。
（５）前記不純物拡散層が埋め込まれた孔部の側面にサイドウォール膜が設けられていることを特徴とする前記（１）〜（４）の何れか一項に記載の相変化型不揮発性メモリ。
（６）下部電極と、
前記下部電極上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通する孔部に埋め込まれた不純物拡散層と、
前記層間絶縁膜上に形成された上部電極と、
前記不純物拡散層に電界を印加する電界印加手段とを備え、
前記電界印加手段が前記不純物拡散層に電界を印加し、前記不純物拡散層の少なくとも一部又は全てを空乏層化させることによって、前記下部電極と前記上部電極との間に電流を流したときに、前記不純物拡散層に流れる電流の実効値を変化させ、前記電界印加手段は、前記不純物拡散層が埋め込まれた孔部の側面に配置されたサイドゲート電極と、このサイドゲート電極と前記不純物拡散層との間に配置されたサイドゲート絶縁膜とを有し、前記サイドゲート電極は、前記孔部の少なくとも一部の側面又は全周に亘って設けられていることを特徴とする半導体装置。
（７）前記不純物拡散層と前記上部電極との間に挟み込まれた抵抗変化層を備え、
前記下部電極と前記上部電極との間で前記抵抗変化層の抵抗値が変化するまで電流を流すことによって、当該電流を流した後も前記抵抗変化層の変化した抵抗値が保持されることを特徴とする前項（６）に記載の半導体装置。
（８）前記不純物拡散層と前記上部電極との間に挟み込まれた絶縁薄膜を備え、
前記不純物拡散層と前記上部電極との間が前記絶縁薄膜により絶縁された状態から、前記下部電極と前記上部電極との間で前記絶縁薄膜を破壊する電流を流すことによって、前記不純物拡散層と前記上部電極の間が導通状態となることを特徴とする前項（６）に記載の半導体装置。
以上のように、本発明に係る相変化型不揮発性メモリでは、電界印加手段が不純物拡散層に電界を印加し、不純物拡散層の少なくとも一部を空乏層化させることによって、孔部に埋め込まれた不純物拡散層の実効的な径を孔部の径よりも小さくし、この状態で下部電極と上部電極との間に電流を流すことによって、相変化記録層に相変化を生じさせる加熱スポットの実効的な径を孔部の径よりも小さくすることが可能である。
したがって、この相変化型不揮発性メモリによれば、上述したプロセス限界に依存せずに相変化記録層１５に対する加熱スポットを縮小し、これによって電流パスを集中させることで、Iresetの低減を図ることが可能である。また、不純物拡散層は、従来の熱伝導率が高い金属からなるヒートプラグよりも熱伝導率の低い材料からなるため、ヒートシンク効果を小さくして、より小さなIresetで相変化記録層に対する加熱（相変化）を効率良く行うことが可能である。したがって、本発明では、相変化型不揮発性メモリの高集積化（大容量化）と共に、省電力化を図ることが可能である。
また、本発明に係る半導体装置では、電界印加手段が不純物拡散層に電界を印加し、不純物拡散層の少なくとも一部又は全てを空乏層化させることによって、下部電極と上部電極との間に電流を流したときに、孔部に埋め込まれた不純物拡散層の実効的な径を変化させながら、この不純物拡散層に流れる電流の実効値を自由に制御することが可能である。なお、この半導体装置では、不純物拡散層の全てを空乏層化させることによって、不純物拡散層に流れる電流を遮断することも可能である。
さらに、本発明に係る半導体装置では、不純物拡散層と上部電極との間に挟み込まれた抵抗変化層を備え、下部電極と上部電極との間で抵抗変化層の抵抗値が変化するまで電流を流すことによって、当該電流を流した後も抵抗変化層の変化した抵抗値が保持される構成としてもよい。この場合、抵抗変化型の不揮発性メモリ(ＲＲＡＭ：Resistance Random Access Memory)を構成することが可能である。
さらに、本発明に係る半導体装置では、不純物拡散層と上部電極との間に挟み込まれた絶縁薄膜を備え、不純物拡散層と上部電極との間が絶縁薄膜により絶縁された状態から、下部電極と上部電極との間で絶縁薄膜を破壊する電流を流すことによって、不純物拡散層と上部電極の間が導通状態となる構成としてもよい。この場合、１回のみ書き込み可能なＯＴＰ（One Time Programmable）型の不揮発性メモリを構成することが可能である。
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（ＰＲＡＭ及びその製造方法）
図１は、ｎ行×ｍ列のマトリクス構造を有するＰＲＡＭのメモリセルアレイ回路図である。
このＰＲＡＭは、図１に示すように、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、これらワード線Ｗ１〜Ｗｎとビット線Ｂ１〜Ｂｍの各交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎは、ロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍは、カラムデコーダ１０２に接続されている。各メモリセルＭＣは、それぞれ対応するビット線Ｂ１〜Ｂｍとグランド１０９との間に直列に接続されたトランジスタ１０３及び不揮発性メモリ素子１０によって構成されている。トランジスタ１０３の制御端子（ゲート電極）は、それぞれ対応するワード線Ｗ１〜Ｗｎに接続されている。
図２は、上記メモリセルＭＣを構成するトランジスタの一例を示す断面図である。図２には、それぞれ対応するビット線Ｂ１〜Ｂｍを共有する２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
このトランジスタ１０３は、図２に示すように、素子分離領域１０４によって区画された一つの活性領域１０５に、３つの拡散領域１０６が形成され、それぞれの活性領域１０５に２つ設けられている。これら２つのトランジスタ１０３は、ＭＩＳ型ＦＥＴ(Metal Insulator Semiconductor−Field effect transistor)からなる。そして、２つのトランジスタ１０３のゲートは、それぞれワード線Ｗｉ，Ｗｉ＋１に接続されている。一方、２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介してグランド配線１０９に接続されている。また、２つのトランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、それぞれ対応する不揮発性メモリ素子１０（図２において図示せず。）に接続されている。
図３は、上記メモリセルＭＣを構成する不揮発性メモリ素子１０の一例を示す断面図である。
この不揮発性メモリ素子１０は、図３（ａ）に示すように、下部電極１１と、下部電極１１上に形成された層間絶縁層１２と、層間絶縁層１２を貫通する孔部１３に埋め込まれた不純物拡散層１４と、層間絶縁層１２上に形成された相変化記録層１５と、相変化記録層１５上に形成された上部電極１６とを備えている。
また、不揮発性メモリ素子１０には、上記コンタクトプラグ１１０が形成された面上を覆う層間絶縁層１７と、上記コンタクトプラグ１１０の直上に層間絶縁層１７を貫通する孔部１８とが設けられている。そして、下部電極１１は、この孔部１８に埋め込み形成されると共に、上記コンタクトプラグ１１０と接触している。
下部電極１１の材料としては、例えば、タングステン(Ｗ)や、ＷＳｉ等のメタルシリサイド、ＴｉＮ等のメタル窒化物、メタルシリサイドの窒化物など用いることができる。また、特に限定されるものではないが、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料も用いることができる。また、層間絶縁層１２，１７の材料としては、シリコン酸化膜などを用いることができる。
不純物拡散層１４は、ヒータプラグとして機能するものであり、データの書き込み時において、発熱体の一部となる。不純物拡散層１４の材料としては、不純物を添加したＮ型又はＰ型半導体を用いることができる。具体的には、Ｎ型半導体として、エピタキシャル成長法で形成したシリコン層に不純物のリンを導入したものなどを挙げることができる。一方、Ｐ型半導体として、エピタキシャル成長法で形成したシリコン層に不純物のホウ素（ボロン）を導入したものなどを挙げることができる。これらの材料は、上述した下部電極１１よりも熱伝導率が比較的低いため、ヒートシンク効果を小さくすることができる。また、半導体の不純物濃度を変えることによって、容易に電気抵抗値を制御することが可能である。
不揮発性メモリ素子１０には、上記層間絶縁層１２が形成された面上を覆う層間絶縁層１９と、上記不純物拡散層１４の直上に層間絶縁膜１９を貫通する孔部２０とが設けられている。そして、相変化記録層１５の一部は、この孔部２０に埋め込み形成されると共に、上記不純物拡散層１４と接触している。
相変化記録層１５は、相変化材料からなり、このような相変化記録層１５を形成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されるものではなく、例えば、カルコゲナイド材料を用いることができる。カルコゲナイド材料とは、ゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、テルル(Ｔｅ)、インジウム(Ｉｎ)、セレン(Ｓｅ)等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ（ＧＳＴ）、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相の何れかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図４の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図４の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
上部電極１６は、下部電極１１と対をなす電極である。上部電極１６の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、メタル窒化物や、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を用いることができる。また、不揮発性メモリ素子１０には、上記上部電極１６が形成された面上を覆う層間絶縁層２１と、上部電極１６の直上に層間絶縁膜２１を貫通する孔部２２とが設けられている。そして、上記上部電極１６は、この孔部２２に埋め込まれたコンタクトプラグ２３を介してビット線Ｂｊに接続されている。
ところで、この不揮発性メモリ素子１０は、不純物拡散層１４に電界を印加するための電界印加手段として、不純物拡散層１４が埋め込まれた孔部１３の側面に配置されたサイドゲート電極２４と、このサイドゲート電極２４と不純物拡散層１４との間に配置されたサイドゲート絶縁膜２５とを備えている。
サイドゲート電極２４は、孔部１３の全周に亘って設けられると共に、孔部１３の深さ方向に延在して設けられている。また、サイドゲート電極２４は、メモリセルアレイ内において、孔部１３に埋め込まれた不純物拡散層（ヒータプラグ）１４を除く層間絶縁膜１７上を一様に覆うように形成された電極（ベタ電極）２４ａと連続して設けられている。サイドゲート電極２４の材料としては、タングステン(Ｗ)、チタン(Ｔｉ)、窒化チタン(ＴｉＮ)、アルミニウム(Ａｌ)、銅(Ｃｕ)、リン(Ｐ)などの不純物を添加したポリシリコンなどを用いることができる。
また、不揮発性メモリ素子１０の端部には、層間絶縁膜２１を貫通する孔部２６と、この孔部２６に埋め込まれたコンタクトプラグ２７とが設けられている。そして、このコンタクトプラグ２７は、不揮発性メモリ素子１０の端部においてベタ電極２４ａと接続されている。また、コンタクトプラグ２７上には、サイドゲート制御端子２８が設けられている。
サイドゲート絶縁膜２５は、サイドゲート電極２４と不純物拡散層１４との間を絶縁するためのものであり、例えばシリコン窒化膜などを用いて形成されている。また、サイドゲート絶縁膜２５は、サイドゲート電極２４と不純物拡散層１４との間、及び、サイドゲート電極２４と層間絶縁膜１７との間に挟み込まれた状態で設けられている。
この不揮発性メモリ素子１０において、不純物拡散層（ヒータプラグ）１４がＮ型半導体からなる場合には、図３（ｂ）に示すように、サイドゲート制御端子２８からサイドゲート電極２４に負電圧を印加すると、サイドゲート絶縁膜２５を介して電界が不純物拡散層１４に印加されることによって、不純物拡散層１４の一部が空乏層化する。具体的には、孔部１３の側面から孔部１３の内側に向かって空乏層１４ａが伸びることによって、この孔部１３に埋め込まれた不純物拡散層１４の実効的な径φが孔部１３の径よりも小さくなる。そして、この状態で下部電極１１と上部電極１６との間に電流Iresetを流すことによって、相変化記録層１５に相変化を生じさせる加熱スポットの実効的な径を孔部１３の径よりも小さくすることができる。すなわち、上記サイドゲート電極２４には、不純物拡散層１４中に適切な大きさの空乏層１４ａが形成されるように電圧を印加すればよく、この不純物拡散層１４の実効的な径φを制御することによって、相変化記録層１５に相変化を生じさせる加熱スポットの実効的な径を自由に設定することが可能である。なお、不純物拡散層（ヒータプラグ）１４がＰ型半導体からなる場合には、サイドゲート制御端子２８からサイドゲート電極２４に正電圧を印加することによって、不純物拡散層１４を空乏層化し、この不純物拡散層１４の実効的な径φを制御することが可能である。
したがって、この不揮発性メモリ素子１０によれば、上述したプロセス限界に依存せずに相変化記録層１５に対する加熱スポットを縮小し、これによって電流パスを集中させることで、Iresetの低減を図ることが可能である。また、不純物拡散層１４は、従来の熱伝導率が高い金属からなるヒートプラグよりも熱伝導率の低い材料からなるため、ヒートシンク効果を小さくして、より小さなIresetで相変化記録層１５に対する加熱（相変化）を効率良く行うことが可能である。したがって、この不揮発性メモリ素子１０によれば、ＰＲＡＭの高集積化（大容量化）と共に、省電力化を図ることが可能である。
以上のような構成を有するＰＲＡＭは、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎの何れか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。すなわち、それぞれ対応するワード線Ｗ１〜Ｗｎが活性化しているメモリセルＭＣでは、トランジスタ１０３がオンするため、それぞれ対応するビット線Ｂ１〜Ｂｍは、不揮発性メモリ素子１０を介してグランド１０９に接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線Ｂ１〜Ｂｍに書き込み電流を流せば、不揮発性メモリ素子１０に含まれる相変化記録層１５を相変化させることができる。
具体的には、所定量の電流を流すことによって、相変化記録層１５を構成する相変化材料を図４の曲線ａに示したように、融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、相変化記録層１５を構成する相変化材料を図４の曲線ｂに示したように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎの何れか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に上記相変化記録層１５の相状態が変化を起こさない程度の大きさの読み出し電流を流せばよい。相変化記録層１５がアモルファス相となっているメモリセルＭＣについては抵抗値が高くなり、相変化記録層１５が結晶相となっているメモリセルＭＣについては抵抗値が低くなることから、流れる電流の大きさをセンスアンプ（図示せず。）によって検出すれば、相変化記録層１５の相伏態を把握することができる。
相変化記録層１５の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルＭＣによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、相変化記録層１５を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、相変化記録層１５の抵抗値を段階的に変化させることができるので、１つのメモリセルＭＣに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
図５は、ＰＲＡＭにおいて、各メモリセルＭＣを規則的に配置して形成したメモリセルアレイの構成を示す平面図であり、図６（ａ）は、図５中に示すメモリセルアレイの中央部Ｘにおける不揮発性メモリ素子部の断面図、図６（ｂ）は、その端部Ｙにおける不揮発性メモリ素子部の断面図である。
上記ＰＲＡＭでは、図５及び図６（ａ），（ｂ）に示すように、各不揮発性メモリ素子１０のサイドゲート電極２４が共通のベタ電極を形成しており、このベタ電極の端部がコンタクトプラグ２７を介して共通のサイドゲート制御端子２８と接続されている。したがって、このＰＲＡＭでは、上述したデータの書き込み及び読み出しを行う際に、共通のサイドゲート制御端子２８から各不揮発性メモリ素子１０のサイドゲート電極２４へと電圧が印加されることになる。
次に、上記不揮発性メモリ素子１０を有したＰＲＡＭの製造方法について説明する。
なお、以下の各製造工程を示す図７〜図２４において、（ａ）は、図５中に示すメモリセルアレイの中央部おける断面図、（ｂ）は、図５中に示すメモリセルアレイの端部における断面図を示すものとする。
上記不揮発性メモリ素子１０を有したＰＲＡＭを製造する際は、先ず、図７に示すように、上記ＰＲＡＭの各メモリセルＭＣを構成する２つのトランジスタ１０３が複数形成された半導体基板を用意する。なお、トランジスタ１０３は通常の半導体製造プロセスを用いてＭＩＳ型ＦＥＴを形成したものであり、その製造方法については説明を省略するものとする。そして、この半導体基板の面上を覆う上記層間絶縁層１７を形成する。また、リソグラフィ技術を用いて上記コンタクトプラグ１１０の直上に層間絶縁層１７を貫通する上記孔部１８を形成した後、この孔部１８に上記下部電極１１を埋め込み形成する。
次に、図８に示すように、この層間絶縁層１７の面上を覆う絶縁膜５１と、この絶縁膜５１が形成された面上を覆う導電膜５２とを順次積層して形成する。このうち、絶縁膜５１は、導電膜５２と下部電極１１とが直接接触するのを防止し、後の工程で導電膜５２の一部を除去する際の加工を容易にするためのものである。なお、本例では、絶縁膜５１として、厚み約２０ｎｍのシリコン酸化膜を形成し、導電膜５２として、膜厚約１０ｎｍのタングステン膜を形成した。
次に、図９に示すように、導電膜５２上に上記層間絶縁層１２を形成した後、リソグラフィ技術を用いて上記下部電極１１の直上に層間絶縁層１２を貫通する上記孔部１３を形成する。なお、本例では、層間絶縁層１２として、厚み約１００ｎｍのシリコン酸化膜を形成した。また、上記孔部１３の直径を約１９０ｎｍとした。
次に、図１０に示すように、層間絶縁層１２の面上を覆う導電膜５３を形成することによって、この導電膜５３が孔部１３の内面を覆う状態となる。導電膜５３は、最終的に上記サイドゲート電極２４となるものであり、上記導電膜５２と同じ材料を用いることができる。なお、本例では、導電膜５３として、膜厚約１０ｎｍのタングステン膜を形成した。
次に、図１１に示すように、導電膜５３をエッチバックし、層間絶縁層１２の面上及び孔部１３の底面に堆積した導電膜５２，５３及び絶縁膜５１を除去する。これにより、上記サイドゲート電極２４が形成される。
次に、図１２に示すように、この面上を覆う絶縁膜５４を形成することによって、この絶縁膜５４が孔部１３の内面を覆う状態となる。絶縁膜５４は、最終的に上記サイドゲート絶縁膜２５となるものである。なお、本例では、絶縁膜５４として、膜厚約１０ｎｍのシリコン窒化膜を形成した。
次に、図１３に示すように、絶縁膜５４をエッチバックし、層間絶縁層１２の面上及び孔部１３の底面に堆積した絶縁膜５４を除去する。これにより、上記サイドゲート絶縁膜２５が形成される。
次に、図１４に示すように、この面上を覆う不純物拡散層１４を形成することによって、この不純物拡散層１４が孔部１３内に埋め込まれた状態となる。なお、本例では、不純物拡散層１４として、厚み約１５０ｎｍのリンを添加したＮ型半導体膜をエピタキシャル成長法を用いて形成した。一方、不純物拡散層１４をＰ型半導体で形成する場合には、不純物としてリンの代わりにホウ素（ボロン）を添加すればよい。
次に、図１５に示すように、この不純物拡散層１４が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら平坦化を行う。これにより、不純物拡散層１４が孔部１３にのみ埋め込まれた状態となる。
次に、図１６に示すように、この平坦化された面上を覆う上記層間絶縁膜１９を形成する。なお、本例では、層間絶縁膜１９として、厚み約２０ｎｍのシリコン酸化膜を成膜した。
次に、図１７に示すように、不純物拡散層１４の直上に層間絶縁膜１９を貫通する上記孔部２０を形成する。なお、本例では、上記孔部２０の直径を約１００ｎｍとした。
次に、図１８に示すように、この上に上記相変化記録層１５と上記上部電極１６とを順次積層した後に、相変化記録層１５及び上部電極１６のパターニングを行い、メモリセルアレイの端部において相変化記録層１５及び上部電極１６を除去する。なお、本例では、上記相変化記録層１５として、厚み約１００ｎｍのＧｅＴｅＳｂ(ＧＳＴ)膜を形成し、上記上部電極１６として、厚み約５０ｎｍの窒化チタン(ＴｉＮ)膜を形成した。
次に、図１９に示すように、この上部電極１６が形成された面上を覆う層間絶縁層２１を形成する。なお、本例では、層間絶縁層２１として、厚み約２００ｎｍのシリコン酸化膜を成膜した。
次に、図２０に示すように、この層間絶縁層２１が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら平坦化を行う。
次に、図２１に示すように、上部電極１６の直上に層間絶縁膜２１を貫通する上記孔部２２と、メモリセルアレイの端部に層間絶縁膜２１を貫通する上記孔部２６とを形成する。
次に、図２２に示すように、層間絶縁膜２１の面上を覆う導電膜５５を形成することによって、この導電膜５５が孔部２２，２６内に埋め込まれた状態となる。なお、本例では、導電膜５５としてタングステン膜を形成し、先に形成された孔部２２，２６の内部に充填されるのに十分な膜厚となるよう成膜を行った。
次に、図２３に示すように、この導電膜５５が形成された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら平坦化を行う。これにより、孔部２２に埋め込まれたコンタクトプラグ２３と、孔部２６に埋め込まれたコンタクトプラグ２７とが形成される。
次に、図２４に示すように、この平坦化された面上を覆う導電膜５６を形成する。この導電膜５６は、最終的に上記ビット線Ｂｊ及び上記サイドゲート制御端子２８となるものである。なお、本例では、導電膜５６として、厚み約５０ｎｍの窒化チタン膜を成膜し、この上に更に厚み約２５０ｎｍの銅入りアルミニウム(ＡｌＣｕ)膜を積層して形成した。
その後、導電膜５６を上記ビット線Ｂｊ及び上記サイドゲート制御端子２８に対応したパターニングすることによって、上述した図６に示すような不揮発性メモリ素子１０を製造することができる。また、ＰＲＡＭのメモリセルアレイ以外の領域、すなわちセンスアンプやデコーダ、その他記憶データの入出力制御回路等については、通常の半導体製造プロセスを用いて、ＭＩＳ型ＦＥＴ等を形成し、所望の動作を起こすような回路を形成すればよい。そして、これらの回路と上記メモリセルアレイと組合せることによって、ＰＲＡＭが完成する。
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。なお、以下の説明では、上記不揮発性メモリ素子１０と同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
例えば、図２５は、メモリセルアレイの別の構成を示す平面図である。また、図２６（ａ）は、図２５中に示すメモリセルアレイの中央部Ｘにおける不揮発性メモリ素子部の断面図、図６（ｂ）は、その端部Ｙにおける不揮発性メモリ素子部の断面図である。また、図２７（ａ）は、図２５中に示す不揮発性メモリ素子部のワード線が非選択のときの状態を示す断面図、図２７（ｂ）は、ワード線が選択されたときの状態を示す断面図である。
このメモリセルアレイは、図２５及び図２６（ａ），（ｂ）に示すように、各不揮発性メモリ素子１０のサイドゲート電極２４がそれぞれ対応するワード線Ｗ１〜Ｗｎとしても機能するように形成されており、各不揮発性メモリ素子１０のサイドゲート電極２４の間はワード線Ｗ１〜Ｗｎ毎に絶縁されている。そして、各ワード線Ｗ１〜Ｗｎの端部には、コンタクトプラグ２７を介してサイドゲート制御端子２８が接続されている。また、このＰＲＡＭは、各不揮発性メモリ素子１０の下部電極１１が共通のベタ電極（ＧＮＤ）を形成しており、上記実施形態のグランド配線１０９に相当する。また、この下部電極１１は、図示を省略する半導体基板上に形成した層間絶縁膜を介して設けられている。それ以外は上記不揮発性メモリ素子１０と同様の構成である。
以上のような構造を有するＰＲＡＭでは、図２７（ａ）に示すように、非選択のワード線に接続されている不揮発性メモリ素子１０においては、サイドゲート電極２４、すなわち非選択ワード線に電圧ＶＳＧが印加される。このとき、サイドゲート電極２４に印加される電圧ＶＳＧは、不純物拡散層１４を完全に空乏層化させる電圧ＶＳＧ１とする（ＶＳＧ＝ＶＳＧ１）。これにより、不純物拡散層１４に流れる電流を遮断する。なお、印加する電圧ＶＳＧの正負については、上記実施形態において説明したように、不純物拡散層１４の導電型に応じて設定すればよい。
一方、選択されたワード線に接続されている不揮発性メモリ素子１０に対しては、図２７（ｂ）に示すように、サイドゲート電極２４、すなわち選択ワード線に印加される電圧ＶＳＧ２を、上記電圧ＶＳＧ１よりも小さくする（ＶＳＧ＝｜ＶＳＧ２｜＜｜ＶＳＧ１｜）。これにより、不純物拡散層１４の一部を空乏層化し（空乏層１４ａ）、この不純物拡散層１４の実効的な径を小さくすると共に電流を流すことが可能となる。
このＰＲＡＭでは、上述したように、ワード線Ｗ１〜Ｗｎを介して不揮発性メモリ素子１０のサイドゲート電極２４に印加される電圧を制御することができる。これにより、相変化記録層１５に対する発熱領域（加熱スポット）を縮小し、これによって電流パスを集中させることができるだけでなく、不揮発性メモリ素子自体が電流を完全に遮断するスイッチング機能も有している。したがって、上記実施形態に示す不揮発性メモリ素子１０の下層に設けられたトランジスタ１０３が不要な構成とすることができる。このため、メモリセルの集積度を容易に上げることが可能である。
なお、上記サイドゲート電極２４は、上述した孔部１３の深さ方向に延在して設けられた構成に必ずしも限定されるものではない。例えば、図２８（ａ），（ｂ）に示すサイドゲート電極２４は、孔部１３の側面においてはその厚みに応じた分だけ配置されている。すなわち、本発明では、少なくとも不純物拡散層１４（ヒータプラグ）と相変化記録層１５との界面において不純物拡散層１４の実効的な径が小さくなればよく、上記サイドゲート電極２４が孔部１３の深さ方向に延在した構成に必ずしも限定されるものではない。なお、図２８（ｂ）は、図２８（ａ）中に示すＺ−Ｚ’部における断面図である。また、上記サイドゲート電極２４は、上述した孔部１３の全周に亘って設けられた構成に限らず、例えば図２９に示すように、孔部１３の側面の一部にのみ設けられた構成とすることもできる。
また、上述したサイドゲート電極２４が孔部１３の深さ方向に延在する場合でも、隣接するメモリセルＭＣのサイドゲート電極２４の間は、孔部１３の深さ方向に延在するサイドゲート電極１４の上部において接続された構成とすることができる。この構成とする場合は、層間絶縁層１２、サイドゲート電極２４となる導電膜、及びサイドゲート絶縁膜２５の３層からなる積層膜をこの順に形成した後に、この積層膜を貫通するように孔部１３を形成し、その後にサイドゲート電極２４となる導電膜を再び成膜し、孔部１３の側面にサイドゲート電極２４が残るようにエッチバックを行えばよい。その後にサイドゲート絶縁膜２５を再び成膜して、孔部１３の側面にのみ残すようにエッチバックを行ってから、不純物拡散層１４の埋め込みを行えばよい。
また、上記相変化記録層１５は、上述した孔部２０に一部が埋め込まれた構成に限らず、例えば図３０に示すように、層間絶縁層１９と面一となる不純物拡散層１４と接触した構成としてもよい。また、上記相変化記録層１５は、例えば図３１に示すように、層間絶縁層１２の孔部１３に一部が埋め込まれて、この孔部１３の内部で不純物拡散層１４と接触する構成としてもよい。
また、上記不揮発性メモリ素子１０では、図３２（ａ），（ｂ）に示すように、孔部１３を通常通りにフォトリソグラフィ技術を用いて開口した後に、孔部１３の寸法を物理的に縮小してから不純物拡散層１４を形成することも可能である。具体的に、図３２（ａ）に示すように、上記サイドゲート電極２４となる導電膜５３の膜厚を上記サイドゲート電極２４ａとなる導電膜５２よりも厚く形成することによって、不純物拡散層１４の直径寸法を縮小化することができる。また、図３２（ｂ）に示すように、上述した図９に示す製造工程で孔部１３を形成した後に、シリコン窒化膜等からなるサイドウォールＳＷを形成し、引き続き図１０以降に示す工程を経ることによって、不純物拡散層１４の直径寸法を縮小化することができる。孔部１３の開口寸法は、フォトレジスト膜の露光時における解像度以下にするのは困難であることから、上述した図３２（ａ）、（ｂ）のような方法を用いることによって、メモリセルに適した寸法まで縮小化した不純物拡散層（ヒータプラグ）１４を容易に得ることが可能である。
（半導体装置）
本発明を適用した半導体装置は、下部電極上に形成された層間絶縁膜と、層間絶縁膜を貫通する孔部に埋め込まれた不純物拡散層と、層間絶縁膜上に形成された上部電極と、不純物拡散層に電界を印加する電界印加手段とを備え、電界印加手段が不純物拡散層に電界を印加し、不純物拡散層の少なくとも一部又は全てを空乏層化させることによって、下部電極と前記上部電極との間に電流を流したときに、不純物拡散層に流れる電流の実効値を変化させることを特徴とする。
この半導体装置では、電界印加手段が不純物拡散層に電界を印加し、不純物拡散層の少なくとも一部又は全てを空乏層化させることによって、下部電極と上部電極との間に電流を流したときに、孔部に埋め込まれた不純物拡散層の実効的な径を変化させながら、この不純物拡散層に流れる電流の実効値（換言すると、不純物拡散層内に形成される電流経路の断面積）を自由に制御することが可能である。なお、この半導体装置では、不純物拡散層の全てを空乏層化させることによって、不純物拡散層に流れる電流を遮断することも可能である。
この半導体装置は、上述した相変化型不揮発性メモリに適用したものに限らず、幅広く適用することができる。例えば、上記相変化型不揮発性メモリ１０の相変化記録層１５の代わりに、上記不純物拡散層１４と上記上部電極１６との間に抵抗変化層を配置することによって、抵抗変化型の不揮発性メモリ(ＲＲＡＭ：Resistance Random Access Memory)を構成することが可能である。
具体的に、抵抗変化層には、上記下部電極１１と上記上部電極１６との間で電流を流すことによって抵抗が変化し、電流を流した後もその変化した抵抗値が保持される材料が用いられる。このような材料の具体例としては、Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）や、Ｎｂを添加したＳｒＴｉＯ３（Ｎｂ：ＳＴＯ）等のペロブスカイト型金属酸化物、又はＴｉＯ２やＮｉＯ等の２元系金属酸化物などを挙げることができる。
この構成の場合、上記下部電極１１と上記上部電極１６との間で抵抗変化層の抵抗値が変化するまで電流を流すことによって、電流を流した後も抵抗変化層の変化した抵抗値が保持されることから、この抵抗変化層の抵抗変化を利用してデータを記憶することが可能である。
そして、このＲＲＡＭの場合も、上記ＰＲＡＭの場合と同様に、サイドゲート電極２４に印加される電圧を制御しながら、サイドゲート絶縁膜２５を介して不純物拡散層１４に電界を印加することで、孔部１３に埋め込まれた不純物拡散層１４の実効的な径を変化させながら、この不純物拡散層１４に流れる電流の実効値を自由に制御することが可能である。
したがって、この場合も、不純物拡散層１４の実効的な径φを制御することによって、抵抗変化層に抵抗変化を生じさせる実効的な径を自由に設定することが可能である。これにより、ＲＲＡＭの高集積化（大容量化）と共に、省電力化を図ることが可能である。特に、本発明では、上述した図２５及び図２６に示したように、半導体基板に設けたトランジスタを使用せずに各メモリセルにスイッチング機能を持たせることも可能であることから、上述したＲＲＡＭに適用した場合にも集積度を容易にあげることが可能である。
また、本発明では、上記相変化型不揮発性メモリ１０の相変化記録層１５の代わりに、上記不純物拡散層１４と上記上部電極１６との間に絶縁薄膜を配置することによって、１回のみ書き込み可能なＯＴＰ（One Time Programmable）型の不揮発性メモリを構成することが可能である。
具体的に、ＯＴＰ型の不揮発性メモリでは、上記不純物拡散層１４と上記上部電極１６との間が絶縁薄膜により絶縁された状態から、上記下部電極１１と上記上部電極１６との間で絶縁薄膜を破壊する電流を流すことによって、上記不純物拡散層１４と上記上部電極１６の間が導通状態となる。そして、この絶縁薄膜の破壊（ブレークダウンという。）によりデータを１回のみ書き込むことが可能となっている。また、この絶縁薄膜には、適切な膜厚に制御されたシリコン酸化膜等を用いることができる。
そして、このＯＴＰ型の不揮発性メモリの場合も、上記ＰＲＡＭの場合と同様に、サイドゲート電極２４に印加される電圧を制御しながら、サイドゲート絶縁膜２５を介して不純物拡散層１４に電界を印加することで、孔部１３に埋め込まれた不純物拡散層１４の実効的な径を変化させながら、この不純物拡散層１４に流れる電流の実効値を自由に制御することが可能である。
したがって、この場合も、不純物拡散層１４の実効的な径φを制御することによって、絶縁薄膜の破壊を生じさせる実効的な径を自由に設定することが可能である。これにより、ＯＴＰ型不揮発性メモリの高集積化（大容量化）と共に、省電力化を図ることが可能である。特に、本発明では、上述した図２５及び図２６に示したように、半導体基板に設けたトランジスタを使用せずに各メモリセルにスイッチング機能を持たせることも可能であることから、上述したＯＴＰ型の不揮発性メモリに適用した場合にも集積度を容易にあげることが可能である。
図１は、ｎ行×ｍ列のマトリクス構造を有するＰＲＡＭの一例を示す回路図である。 図２は、図１に示すメモリセルを構成するトランジスタの一例を示す断面図である。 図３は、図１に示すメモリセルを構成する不揮発性メモリ素子の一例を示し、（ａ）は不純物拡散層に電界を印加する前の状態を示す断面図、（ｂ）は不純物拡散層に電界を印加した状態を示す断面図である。 図４は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。 図５は、メモリセルアレイの構成を示す平面図である。 図６（ａ）は、図５中に示すメモリセルアレイの中央部Ｘにおける不揮発性メモリ素子部の断面図、図６（ｂ）は、その端部Ｙにおける不揮発性メモリ素子部の断面図である。 図７は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図８は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図９は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１０は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１１は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１２は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１３は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１４は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１５は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１６は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１７は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１８は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図１９は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図２０は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図２１は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図２２は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図２３は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図２４は、ＰＲＡＭの製造工程を順に示す図であり、（ａ）は中央部Ｘにおける断面図、（ｂ）は端部Ｙにおける断面図である。 図２５は、メモリセルアレイの別の構成を示す平面図である。 図２６（ａ）は、図２５中に示すメモリセルアレイの中央部Ｘにおける不揮発性メモリ素子部の断面図、図２６（ｂ）は、その端部Ｙにおける不揮発性メモリ素子部の断面図である。 図２７（ａ）は、図２５中に示す不揮発性メモリ素子部において、ワード線が非選択のとき、図２７（ｂ）は、ワード線が選択されたときの状態を示す断面図である。 図２８は、不揮発性メモリ素子の変形例を示し、（ａ）はその平面図、（ｂ）はその断面図である。 図２９は、不揮発性メモリ素子の変形例を示す平面図である。 図３０は、不揮発性メモリ素子の変形例を示す断面図である。 図３１は、不揮発性メモリ素子の変形例を示す断面図である。 図３２は、不揮発性メモリ素子の変形例を示す断面図である。 図３３は、従来のＰＲＡＭの構成を示す断面図である。 図３４は、従来のＰＲＡＭの別の構成を示す断面図である。
符号の説明
１０…不揮発性メモリ素子 １１…下部電極 １２…層間絶縁層 １３…孔部 １４…不純物拡散層 １４ａ…空乏層 １５…相変化記録層 １６…上部電極 ２４…サイドゲート電極 ２５…サイドゲート絶縁膜 １０３…トランジスタ １０９…グランド Ｗ１〜Ｗｎ…ワード線 Ｂ１〜Ｂｍ…ビット線 ＭＣ…メモリセル

Claims (8)

  1. 下部電極と、
    前記下部電極上に形成された層間絶縁層と、
    前記層間絶縁層を貫通する孔部に埋め込まれた不純物拡散層と、
    前記層間絶縁層上に形成された相変化記録層と、
    前記相変化記録層上に形成された上部電極と、
    前記不純物拡散層に電界を印加する電界印加手段とを備え、
    前記電界印加手段が前記不純物拡散層に電界を印加し、前記不純物拡散層の少なくとも一部を空乏層化させることによって、前記孔部に埋め込まれた不純物拡散層の実効的な径を前記孔部の径よりも小さくし、この状態で前記下部電極と前記上部電極との間に電流を流すことによって、前記相変化記録層に相変化を生じさせる加熱スポットの実効的な径を前記孔部の径よりも小さくし、
    前記電界印加手段は、前記不純物拡散層が埋め込まれた孔部の側面に配置されたサイドゲート電極と、このサイドゲート電極と前記不純物拡散層との間に配置されたサイドゲート絶縁膜とを有し、
    前記サイドゲート電極は、前記孔部の少なくとも一部の側面又は全周に亘って設けられていることを特徴とする相変化型不揮発性メモリ。
  2. 前記サイドゲート電極は、前記孔部の深さ方向に延在して設けられていること特徴とする請求項１に記載の相変化型不揮発性メモリ。
  3. 前記層間絶縁層と前記相変化記録層との間に層間絶縁膜が設けられ、この層間絶縁膜の前記不純物拡散層が埋め込まれた孔部の直上には、前記相変化記録層の一部が埋め込まれた孔部が設けられ、且つ、この孔部の径が前記不純物拡散層が埋め込まれた孔部の径よりも小さいことを特徴とする請求項１または請求項２に記載の相変化型不揮発性メモリ。
  4. 前記不純物拡散層が埋め込まれた孔部には、前記相変化記録層の一部が埋め込まれていることを特徴とする請求項１〜３の何れか一項に記載の相変化型不揮発性メモリ。
  5. 前記不純物拡散層が埋め込まれた孔部の側面にサイドウォール膜が設けられていることを特徴とする請求項１〜４の何れか一項に記載の相変化型不揮発性メモリ。
  6. 下部電極と、
    前記下部電極上に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通する孔部に埋め込まれた不純物拡散層と、
    前記層間絶縁膜上に形成された上部電極と、
    前記不純物拡散層に電界を印加する電界印加手段とを備え、
    前記電界印加手段が前記不純物拡散層に電界を印加し、前記不純物拡散層の少なくとも一部又は全てを空乏層化させることによって、前記下部電極と前記上部電極との間に電流を流したときに、前記不純物拡散層に流れる電流の実効値を変化させ、
    前記電界印加手段は、前記不純物拡散層が埋め込まれた孔部の側面に配置されたサイドゲート電極と、このサイドゲート電極と前記不純物拡散層との間に配置されたサイドゲート絶縁膜とを有し、
    前記サイドゲート電極は、前記孔部の少なくとも一部の側面又は全周に亘って設けられていることを特徴とする半導体装置。
  7. 前記不純物拡散層と前記上部電極との間に挟み込まれた抵抗変化層を備え、
    前記下部電極と前記上部電極との間で前記抵抗変化層の抵抗値が変化するまで電流を流すことによって、当該電流を流した後も前記抵抗変化層の変化した抵抗値が保持されることを特徴とする請求項６に記載の半導体装置。
  8. 前記不純物拡散層と前記上部電極との間に挟み込まれた絶縁薄膜を備え、
    前記不純物拡散層と前記上部電極との間が前記絶縁薄膜により絶縁された状態から、前記下部電極と前記上部電極との間で前記絶縁薄膜を破壊する電流を流すことによって、前記不純物拡散層と前記上部電極の間が導通状態となることを特徴とする請求項６に記載の半導体装置。
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