JP2007073779A - 不揮発性メモリ素子及びその製造方法 - Google Patents

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Abstract

【課題】 不揮発性メモリ素子の製造時における記録層へのダメージを低減しつつ、発熱効率を高める。
【解決手段】 相変化材料を含む記録層１１と、記録層１１に接して設けられた下部電極１２と、記録層１１の上面１１ｔの一部分に接して設けられた上部電極１３と、記録層１１の上面１１ｔの他の部分に接して設けられた保護絶縁膜１７と、保護絶縁膜上に設けられた層間絶縁膜１６とを備える。これによれば、記録層１１と上部電極１３との接触面積が低減されることから、高い発熱効率を得ることができる。しかも、記録層１１の上面１１ｔと層間絶縁膜１６との間に保護絶縁膜１７が設けられていることから、記録層１１のパターニング時や、記録層１１の一部を露出させるスルーホール１６ａの形成時において、記録層１１に与えるダメージを低減することが可能となる。
【選択図】 図１

Description

本発明は、不揮発性メモリ素子及びその製造方法に関し、特に、相変化材料を含む記録層を備えた、電気的に書き替え可能な不揮発性メモリ素子及びその製造方法に関する。
パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能である。しかしながら、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。
メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。
最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。
ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまう。このため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。
大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。
一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，非特許文献１〜３参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。
相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。
書き込み電流による相変化材料の加熱を効率よく行うためには、書き込み電流の印加によって発生した熱が、できるだけ放熱されにくい構造とすることが好ましい。
しかしながら、非特許文献１に記載された不揮発性メモリ素子は、相変化材料からなる記録層の上面の全てが金属層と接触していることから、書き込み電流の印加により発生した熱が金属層側へと容易に放熱し、このため、発熱効率が低いという問題があった。発熱効率の低下は、消費電力の増大や書き込み時間の増大を招いてしまう。
一方、非特許文献２及び３に記載された不揮発性メモリ素子は、相変化材料からなる記録層と金属層との間に上部電極を介在させている。上部電極を介在させれば、記録層と金属層との直接接触を避けることができるため、金属層側への放熱を低下させることが可能となる。
しかしながら、非特許文献２及び３に記載された不揮発性メモリ素子は、記録層の上面の全てが上部電極と接触している。上部電極は導電材料によって構成する必要があることから、上部電極自体の熱伝導率を極端に低くすることは困難である。また、記録層の上面の全てが上部電極と接触していると、書き込み電流が分散して流れるため、発熱効率を十分に高めることは困難であった。
これに対し、特許文献１及び２に記載された不揮発性メモリ素子は、記録層の上面に上部電極が設けられているものの、記録層の上面の全てが上部電極と接触しているのではなく、その一部分のみが上部電極と接触した構造を有している。このような構造によれば、上部電極側への放熱が低減されることから、発熱効率を高めることが可能となる。
その他、発熱効率を高める手法として、相変化材料を含む記録層と、ヒーターとなる下部電極との間に薄膜絶縁層（filament dielectric film）を介在させ、これを絶縁破壊することによってピンホールを形成し、これを電流パスとして利用する手法が提案されている（特許文献３参照）。絶縁破壊により形成されるピンホールの径は、リソグラフィによって形成可能なスルーホールなどの径よりも極めて小さいため、発熱領域を極めて小さくすることができる。これにより、書き込み電流による相変化材料の加熱を効率よく行うことが可能となり、その結果、書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。
しかしながら、特許文献３に記載された不揮発性メモリ素子においても、記録層の上面の全てが上部電極と接触していることから、記録層の上方に位置する金属層への放熱を低減することはできない。
特開２００４−２８９０２９号公報 特開２００４−３４９７０９号公報 米国特許第５，５３６，９４７号明細書 A. Pirovano, A. L. Lacaita, A. Benvenuti, F. Pellizzer, S. Hudgens, and R. Bez, "Scaling Analysis of Phase-Change Memory Technology", 2003 IEEE Y. N. Hwang, S. H. Lee, S. J. Ahn, S. Y. Lee, K. C. Ryoo, H. S. Hong, H. C. Koo, F. Yeung, J. H. Oh, H. J. Kim, W. C. Jeong, J. H. Park, H. Horii, Y. H. Ha, J. H. Yi, G. H. Hoh, G. T. Jeong, H. S. Jeong, and Kinam Kim, "Writing Current Reduction for High-density Phase-change RAM", 2003 IEEE Y. H. Ha, J. H. Yi, H. Horii, J. H. Park, S. H. Joo, S. O. Park, U-In Chung, and J. T. Moon, "An Edge Contact Type Cell for Phase Change RAM Featuring Very Low Power Consumption", 2003 Symposium on VLSI Technology Digest of Technical Papers
このように、非特許文献１〜３及び特許文献３に記載された不揮発性メモリ素子は、記録層の上方に位置する金属層への放熱量が大きく、このため、発熱効率が低いという問題があった。一方、特許文献１及び２に記載された不揮発性メモリ素子は、記録層の上面の一部のみが上部電極と接触しており、他の部分は層間絶縁膜によって覆われていることから、高い発熱効率を得ることができる。
しかしながら、特許文献１及び２に記載された不揮発性メモリ素子では、記録層のパターニング時や、記録層の一部を露出させるスルーホールの形成時において、記録層に大きなダメージが加わるおそれがある。つまり、非特許文献２及び３に記載された不揮発性メモリ素子のように、記録層の上面の全てが上部電極と接触する構造であれば、記録層と上部電極を積層した状態パターニングすることによって、パターニング時におけるダメージを防止することができる。また、スルーホールが記録層に達しないことから、スルーホール形成時におけるダメージもほとんど生じない。このように、記録層の上面の全てが上部電極と接触する構造であれば、製造時において、上部電極が記録層の保護膜として機能することになり、記録層へのダメージが防止される。
これに対し、特許文献１及び２に記載された不揮発性メモリ素子のように、記録層の上面の一部のみを上部電極と接触させる構造の場合、上部電極を保護膜として機能させることはできないため、上述のように、記録層のパターニング時や、スルーホールの形成時において、記録層に大きなダメージが加わるおそれがあった。
本発明は、このような問題を解決すべくなされたものである。したがって本発明の目的は、相変化材料を含む記録層を備えた、改良された不揮発性メモリ素子及びその製造方法を提供することである。
本発明の他の目的は、相変化材料を含む記録層を備えた不揮発性メモリ素子であって、製造時における記録層へのダメージを低減しつつ、記録層の上方に位置する金属層への放熱を低減することにより、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することである。
本発明のさらに他の目的は、相変化材料を含む記録層を備えた不揮発性メモリ素子であって、製造時における記録層へのダメージを低減しつつ、記録層に流れる書き込み電流の分布を集中させることにより、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することである。
本発明による不揮発性メモリ素子は、相変化材料を含む記録層と、前記記録層に接して設けられた下部電極と、前記記録層の上面の一部分に接して設けられた上部電極と、前記記録層の前記上面の他の部分に接して設けられた保護絶縁膜と、前記保護絶縁膜上に設けられた層間絶縁膜とを備えることを特徴とする。
本発明によれば、記録層と上部電極との接触面積が低減されることから、上部電極側への放熱が低減する。また、記録層と上部電極の接触面積が小さいことから、記録層に流れる書き込み電流の分布が集中する。これらにより、本発明による不揮発性メモリ素子は、従来よりも高い発熱効率を得ることができる。しかも、記録層の上面と層間絶縁膜との間に保護絶縁膜が設けられていることから、記録層のパターニング時や、記録層の一部を露出させるスルーホールの形成時において、記録層に与えるダメージを低減することが可能となる。
また、記録層を少なくとも第１及び第２の部分によって構成し、第１の部分と第２の部分に薄膜絶縁層が介在させることが好ましい。このような構造を採用する場合、絶縁破壊によって薄膜絶縁層に形成されたピンホールが電流パスとなる。このため、リソグラフィ精度に依存しない、極めて微細な電流パスを形成することができる。しかも、ピンホールが形成される薄膜絶縁層が２つの記録層によって挟み込まれることから、発熱点からの熱伝導が効果的に妨げられ、その結果、非常に高い発熱効率を得ることが可能となる。
本発明の一側面による不揮発性メモリ素子の製造方法は、相変化材料を含む記録層を形成する第１のステップと、前記記録層の前記上面の全面を保護絶縁膜で覆った状態で前記記録層をパターニングする第２のステップと、少なくとも前記保護絶縁膜の一部を除去することにより、前記記録層の前記上面の一部分を露出させる第３のステップと、前記記録層の前記上面の前記一部分に接するように、上部電極を形成する第４のステップとを備えることを特徴とする。
本発明によれば、記録層と上部電極との接触面積が縮小された不揮発性メモリ素子を作製することが可能となる。また、記録層をパターニングする際、記録層に与えるダメージを低減することが可能となる。
また、第２のステップを行った後、第３のステップを行う前に、保護絶縁膜上に層間絶縁膜を形成するステップを含んでいることが好ましく、第３のステップは、保護絶縁膜及び層間絶縁膜にスルーホールを形成することにより、記録層の上面の一部分を露出させるステップとを含んでいることが好ましい。これによれば、記録層の一部を露出させるスルーホールの形成時において、記録層に与えるダメージを低減することが可能となる。
また、第３のステップは、平面方向における端部が記録層の上面を横切る側壁形成用絶縁膜を形成するステップと、側壁形成用絶縁膜をマスクとして保護絶縁膜の一部を除去することにより、記録層の上面の一部分を露出させるステップとを含み、第４のステップは、記録層の上面の一部分及び側壁形成用絶縁膜の側面を少なくとも覆う上部電極を形成するステップと、上部電極をエッチバックするステップを含んでいることが好ましい。これによれば、上部電極の形状がリング状となり、上部電極の幅が成膜時の膜厚に依存することから、上部電極の幅をリソグラフィの解像度未満の大きさとすることができる。このため、上部電極の熱容量がよりいっそう減少するとともに、書き込み電流をよりいっそう集中させることが可能となる。
本発明の他の側面による不揮発性メモリ素子の製造方法は、相変化材料を含む記録層を形成する第１のステップと、前記記録層の前記上面の全面を保護絶縁膜及び層間絶縁膜で覆う第２のステップと、前記保護絶縁膜及び前記層間絶縁膜にスルーホールを形成することにより、前記記録層の前記上面の一部分を露出させる第３のステップと、前記記録層の前記上面の前記一部分に接するように、上部電極を形成する第４のステップとを備えることを特徴とする。
本発明によれば、記録層と上部電極との接触面積が縮小された不揮発性メモリ素子を作製することが可能となる。また、保護絶縁膜の介在により、記録層の一部を露出させるスルーホールの形成時において、記録層に与えるダメージを低減することが可能となる。
第３のステップは、保護絶縁膜よりも高いエッチングレートが得られる条件で層間絶縁膜をエッチングするステップと、記録層よりも高いエッチングレートが得られる条件で保護絶縁膜をエッチングするステップとを含んでいることが好ましい。これによれば、スルーホールの形成時において記録層に与えるダメージをより効果的に低減することが可能となる。
このように、本発明によれば、記録層の上方に位置する金属層への放熱が従来に比べて低減される。しかも、記録層内における書き込み電流の流れを、従来の不揮発性メモリ素子よりも集中させることができる。これらにより、本発明によれば、発熱効率が高められた不揮発性メモリ素子及びその製造方法を提供することが可能となる。したがって、従来よりも書き込み電流を低減することができるだけでなく、書き込み速度を高めることも可能となる。また、記録層の上面と層間絶縁膜との間に保護絶縁膜を介在させていることから、記録層のパターニング時や、記録層の一部を露出させるスルーホールの形成時において、記録層に与えるダメージを低減することも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略断面図である。
図１に示すように、本実施形態による不揮発性メモリ素子１０は、相変化材料を含む記録層１１と、記録層１１の底面１１ｂに接して設けられた下部電極１２と、記録層１１の上面１１ｔに接して設けられた上部電極１３と、上部電極１３上に設けられた金属層であるビット線１４とを備えている。
下部電極１２は、第１の層間絶縁膜１５に設けられたスルーホール１５ａ内に埋め込まれている。図１に示すように、下部電極１２は記録層１１の底面１１ｂと接しており、データの書き込み時におけるヒータープラグとして用いられる。つまり、データの書き込み時において、発熱体の一部となる。このため、下部電極１２の材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
記録層１１は、第１の層間絶縁膜１５上に設けられられた第２の層間絶縁膜１６に埋め込まれるように設けられている。これにより、記録層１１の側面１１ｓは、第２の層間絶縁膜１６と接触している。一方、記録層１１上には、第２の層間絶縁膜１６に埋め込まれるように保護絶縁膜１７が設けられており、これにより、記録層１１の上面１１ｔの一部は、保護絶縁膜１７と接触している。第２の層間絶縁膜１６及び保護絶縁膜１７にはスルーホール１６ａが設けられており、このスルーホール１６ａの内部に上部電極１３が設けられている。すなわち、上部電極１３は、記録層１１の上面１１ｔの全面に接触するのではなく、記録層１１の上面１１ｔの一部分にのみ接触しており、記録層１１の上面１１ｔの他の部分は、保護絶縁膜１７によって覆われた構造を有している。
記録層１１は、相変化材料によって構成される。記録層１１を構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素が挙げられる。
カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。
図２は、カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。
カルコゲナイド材料を含む相変化材料をアモルファス状態とするためには、図２の曲線ａに示すように、融点Ｔｍ以上の温度に一旦加熱した後、冷却すればよい。一方、カルコゲナイド材料を含む相変化材料を結晶状態とするためには、図２の曲線ｂに示すように、結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に一旦加熱した後、冷却すればよい。加熱は、通電によって行うことができる。加熱時の温度は通電量、すなわち、単位時間当たりの電流量や通電時間によって制御することができる。
記録層１１に書き込み電流を流した場合、記録層１１と下部電極１２との接触部分近傍が発熱領域Ｐとなる。つまり、記録層１１に書き込み電流を流すことにより、発熱領域Ｐ近傍におけるカルコゲナイド材料の相状態を変化させることができる。これによって、ビット線１４と下部電極１２との間の電気抵抗が変化する。
記録層１１の膜厚は、厚くすれば厚くするほど、発熱領域Ｐと放熱ルートとなる上部電極１３との距離を離すことができ、これにより、上部電極１３側への放熱による発熱効率の低下を防止することができる。しかしながら、記録層１１の膜厚を厚くしすぎると、成膜にかかる時間が増大するだけでなく、発熱体自体の体積が増大することから、逆に発熱効率が低下してしまう。また、相変化する際、特に、高抵抗状態から低抵抗状態に変化する際に、これを誘発するに必要な電界が増大する。すなわち、相変化を誘発する印加電圧が高くなるため、デバイスの低電圧化に不向きとなる。したがって、記録層１１の膜厚については、上記の点を考慮して定める必要があり、２００ｎｍ以下に設定することが好ましく、３０ｎｍ〜１００ｎｍに設定することがより好ましい。
一方、記録層１１の平面サイズは、小さくすれば小さくするほど、発熱体の体積が減少するため発熱効率を高めることが可能となる。しかしながら、記録層１１の平面サイズが小さくなると、酸素などの不純物が侵入しやすい側面１１ｓと発熱領域Ｐとの距離が近くなり、その結果、発熱領域Ｐ近傍における記録層１１や下部電極１２の変質が生じやすくなってしまう。また、記録層１１の平面サイズを過度に縮小し、例えば、上部電極１３の平面サイズと同程度まで小さくすると、製造時に不可避的に生じる目ずれによって、スルーホール１６ａを記録層１１の上面１１ｔ部分に正しく形成することが困難となり、その結果、記録層１１と上部電極１３との接触が不安定となるおそれがある。したがって、記録層１１の平面サイズについては、上記の点を考慮して定める必要がある。
上部電極１３は、下部電極１２と対をなす電極である。上部電極１３の材料としては、通電により生じた熱が逃げにくいよう、熱伝導性の比較的低い材料を用いることが好ましい。具体的には、下部電極１２と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
ビット線１４は、第２の層間絶縁膜１６上に設けられており、上部電極１３の上面と接触している。ビット線１４の材料としては、電気抵抗の低い金属材料が選択される。例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）又はこれらの合金、或いは、これらの窒化物、シリサイドなどを好ましく用いることができる。具体的には、Ｗ、ＷＮ、ＴｉＮなどを挙げることができる。
また、第１及び第２の層間絶縁膜１５，１６や、保護絶縁膜１７の材料としては、シリコン酸化膜、シリコン窒化膜などを用いることができるが、少なくとも、第２の層間絶縁膜１６と保護絶縁膜１７を異なる材料によって構成することが好ましい。例えば、第２の層間絶縁膜１６をシリコン酸化膜によって構成し、保護絶縁膜１７をシリコン窒化膜によって構成すればよい。また、保護絶縁膜１７の膜厚については、十分に薄く設定することが好ましく、具体的には、３０ｎｍ〜１５０ｎｍに設定することが好ましい。
このような構成を有する不揮発性メモリ素子１０は、半導体基板上に形成することができ、マトリクス状に配置することによって、電気的に書き替え可能な不揮発性半導体記憶装置を構成することができる。
図３は、ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。
図３に示す不揮発性半導体記憶装置は、ｎ本のワード線Ｗ１〜Ｗｎと、ｍ本のビット線Ｂ１〜Ｂｍと、各ワード線と各ビット線の交点に配置されたメモリセルＭＣ（１，１）〜ＭＣ（ｎ，ｍ）とを備えている。ワード線Ｗ１〜Ｗｎはロウデコーダ１０１に接続され、ビット線Ｂ１〜Ｂｍはカラムデコーダ１０２に接続されている。各メモリセルＭＣは、対応するビット線とグランドとの間に直列に接続された不揮発性メモリ素子１０及びトランジスタ１０３によって構成されている。トランジスタ１０３の制御端子は、対応するワード線に接続されている。
不揮発性メモリ素子１０の構造は、図１を用いて説明したとおりである。したがって、不揮発性メモリ素子１０の下部電極１２が対応するトランジスタ１０３に接続される。
図４は、不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の一例を示す断面図である。図４には、対応するビット線Ｂｊが共通である２つのメモリセルＭＣ（ｉ，ｊ），ＭＣ（ｉ＋１，ｊ）が示されている。
図４に示すとおり、トランジスタ１０３のゲートは、ワード線Ｗｉ，Ｗｉ＋１に接続されている。また、素子分離領域１０４によって区画された一つの活性領域１０５には、３つの拡散領域１０６が形成され、これによって、一つの活性領域１０５に２つのトランジスタ１０３が形成されている。これら２つのトランジスタ１０３のソースは共通であり、層間絶縁膜１０７に設けられたコンタクトプラグ１０８を介して、グランド配線１０９に接続されている。また、各トランジスタ１０３のドレインは、それぞれのコンタクトプラグ１１０を介して、対応する不揮発性メモリ素子１０の下部電極１２に接続されている。一方、２つの不揮発性メモリ素子１０のビット線Ｂｊは共通である。
このような構成を有する不揮発性半導体記憶装置は、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態でビット線Ｂ１〜Ｂｍの少なくとも１本に電流を流すことによって、データの書き込み及び読み出しを行うことができる。つまり、対応するワード線が活性化しているメモリセルでは、トランジスタ１０３がオンするため、対応するビット線は、不揮発性メモリ素子１０を介してグランドに接続された状態となる。したがって、この状態で所定のカラムデコーダ１０２により選択したビット線に書き込み電流を流せば、不揮発性メモリ素子１０に含まれる記録層１１を相変化させることができる。
具体的には、所定量の電流を流すことによって、記録層１１を構成する相変化材料を図２に示した融点Ｔｍ以上の温度に加熱した後、電流を急速に遮断することによって急冷すれば、アモルファス相となる。一方、上記所定量よりも少ない電流を流すことによって、記録層１１を構成する相変化材料を図２に示した結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に加熱した後、電流を徐々に減少させて徐冷すれば、結晶成長が促進するため結晶相となる。
データの読み出しを行う場合も、ロウデコーダ１０１によってワード線Ｗ１〜Ｗｎのいずれか一つを活性化し、この状態で、ビット線Ｂ１〜Ｂｍの少なくとも１本に読み出し電流を流せばよい。記録層１１がアモルファス相となっているメモリセルについては抵抗値が高くなり、記録層１１が結晶相となっているメモリセルについては抵抗値が低くなることから、これを図示しないセンスアンプによって検出すれば、記録層１１の相状態を把握することができる。
記録層１１の相状態は、記憶させる論理値に対応させることができる。例えば、アモルファス相の状態を「０」、結晶相の状態を「１」と定義すれば、１つのメモリセルによって１ビットのデータを保持することが可能となる。また、アモルファス相から結晶相に相変化させる際、記録層１１を結晶化温度Ｔｘ以上、融点Ｔｍ未満の温度に保持する時間を調節することによって、結晶化割合を多段階又はリニアに制御することも可能である。このような方法により、アモルファス相と結晶相との混合割合を多段階に制御すれば、１つのメモリセルに２ビット以上のデータを記憶させることが可能となる。さらに、アモルファス相と結晶相との混合割合をリニアに制御すれば、アナログ値を記憶させることも可能となる。
次に、本実施形態による不揮発性メモリ素子１０の製造方法について説明する。
図５及び図６は、不揮発性メモリ素子１０の製造工程を順に示す略断面図である。
まず、図５に示すように、第１の層間絶縁膜１５を形成し、さらに、この第１の層間絶縁膜１５にスルーホール１５ａを形成する。次に、スルーホール１５ａが完全に埋まるよう、第１の層間絶縁膜１５上に下部電極１２を形成し、その後、第１の層間絶縁膜１５の上面１５ｂが露出するまで下部電極１２を研磨する。研磨はＣＭＰ法を用いることが好ましい。これにより、スルーホール１５ａ内に下部電極１２が埋め込まれた状態となる。第１の層間絶縁膜１５の形成方法としては、一般的なＣＶＤ法を用いることができる。また、スルーホール１５ａの形成方法としては、一般的なフォトリソグラフィ法及びドライエッチング法を用いることができる。
次に、第１の層間絶縁膜１５上に、カルコゲナイド材料からなる記録層１１及び保護絶縁膜１７をこの順に形成する。記録層１１の成膜方法としては、特に限定されるものではないが、スパッタリング法やＣＶＤ法を用いることができる。また、保護絶縁膜１７の形成方法としては、記録層１１に含まれるカルコゲナイド材料にできるだけダメージが加わらないような方法を選択することが好ましい。例えば、プラズマＣＶＤ法を用いてシリコン窒化膜を堆積させることにより、保護絶縁膜１７を形成することが好ましい。その後、一般的なフォトリソグラフィ法を用いて、保護絶縁膜１７の所定の領域にフォトレジスト１９を形成する。
次に、フォトレジスト１９をマスクとして保護絶縁膜１７及び記録層１１をパターニングし、不要な保護絶縁膜１７及び記録層１１を除去する。その後、アッシングによってフォトレジスト１９を除去する。このとき、記録層１１の上面１１ｔは、保護絶縁膜１７によって覆われていることから、アッシング処理によって記録層１１にダメージが加わることを防止することができる。
次に、図６に示すように、記録層１１及び保護絶縁膜１７を覆う第２の層間絶縁膜１６を形成する。第２の層間絶縁膜１６の形成方法についても、一般的なＣＶＤ法を用いることができる。その後、第２の層間絶縁膜１６及び保護絶縁膜１７にスルーホール１６ａを形成し、これによって、記録層１１の上面１１ｔの一部分を露出させる。記録層１１の上面１１ｔの他の部分は、保護絶縁膜１７によって覆われたままである。スルーホール１６ａの形成方法としては、一般的なフォトリソグラフィ法及びドライエッチング法を用いることができる。
スルーホール１６ａの形成においては、まず、保護絶縁膜１７に対して高い選択比が得られる条件で第２の層間絶縁膜１６をエッチング（第１のエッチング）し、次いで、記録層１１に対して高い選択比が得られる条件で保護絶縁膜１７をエッチング（第２のエッチング）することが好ましい。これによれば、エッチング量の大きい第１のエッチング時において、記録層１１がエッチング環境に晒されることがなくなる。一方、第２のエッチングにおいては、記録層１１が多少エッチング環境に晒されるものの、保護絶縁膜１７の膜厚が薄く、高精度なエッチング制御が可能であることから、記録層１１に与えるダメージを最小限とすることができる。
次に、図１に示したように、スルーホール１６ａが完全に埋まるよう、第２の層間絶縁膜１６上に上部電極１３を形成し、その後、第２の層間絶縁膜１６の上面１６ｂが露出するまで上部電極１３を研磨する。研磨はＣＭＰ法を用いることが好ましい。これにより、図１に示したように、スルーホール１６ａ内に上部電極１３が埋め込まれた状態となる。上部電極１３の形成は、ステップカバレッジの優れた成膜方法、例えば、ＣＶＤ法によって形成することが好ましく、これにより、スルーホール１６ａの内部を完全に埋めることができる。
そして、第２の層間絶縁膜１６上にビット線１４を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子１０が完成する。
このように、本実施形態による不揮発性メモリ素子１０は、記録層１１の上面１１ｔの全面が上部電極１３と接触しているのではなく、一部分だけが上部電極１３と接触しており、他の部分は熱伝導率の低い保護絶縁膜１７と接触している。これにより、記録層１１と上部電極１３との接触面積が低減されることから、上部電極１３側への放熱が低減する。また、上部電極１３の体積も減少することから、上部電極１３の熱容量も低減する。尚、保護絶縁膜１７は、導電性を有しないことから熱伝導率も低く、保護絶縁膜１７を介した放熱は相対的に少ない。
また、記録層１１と上部電極１３の接触面積が小さいことから、図１に示すように、記録層１１に流れる書き込み電流ｉの分布が集中する。これにより、書き込み電流ｉが効率よく発熱領域Ｐに流れ込むことになる。
これらにより、本実施形態による不揮発性メモリ素子１０は、従来よりも高い発熱効率を得ることができ、その結果、書き込み電流を低減することができるだけでなく、書き込み速度を高めることが可能となる。
さらに、本実施形態による不揮発性メモリ素子１０は、記録層１１をパターニングする際、図５に示したように、記録層１１の上面１１ｔを保護絶縁膜１７で覆っていることから、フォトレジスト１９をアッシングする際における記録層１１へのダメージを防止することも可能となる。また、スルーホール１６ａの形成時における、記録層１１へのダメージを最小限とすることが可能となる。
次に、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０について説明する。
図７は、本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略断面図である。
図７に示すように、本実施形態による不揮発性メモリ素子２０は、上部電極１３がスルーホール１６ａ内の全体部分ではなく、壁面部分にのみ形成されており、スルーホール１６ａの内部のうち、上部電極１３に囲まれた領域に埋設材２１が充填されている点において、上記実施形態による不揮発性メモリ素子１０と異なる。その他の点については、上記実施形態による不揮発性メモリ素子１０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
埋設材２１は、上部電極１３よりも熱伝導率の低い材料であれば特に限定されないが、酸化シリコンや窒化シリコンなどの絶縁材料を用いることが好ましい。特に限定されるものではないが、埋設材２１は記録層１１とは接触しておらず、スルーホール１６ａの底部は全て上部電極１３によって覆われている。
このような構造によれば、上部電極１３の熱容量が減少することから、上部電極１３側への放熱をよりいっそう低減することが可能となる。これにより、第１の実施形態よりも高い発熱効率を得ることができ、書き込み電流をより低減することができるだけでなく、書き込み速度をより高めることが可能となる。
次に、本実施形態による不揮発性メモリ素子２０の製造方法について説明する。
図８は、不揮発性メモリ素子２０の製造工程を示す略断面図である。
まず、図５及び図６を用いて説明した工程と同じ工程を行うことによって、第２の層間絶縁膜１６にスルーホール１６ａを形成した後、図８に示すように、スルーホール１６ａの一部が埋まる程度の膜厚で上部電極１３を形成し、さらに、スルーホール１６ａの全部が埋まるような膜厚で埋設材２１を形成する。上部電極１３の形成は、スルーホール１６ａの底部、すなわち、記録層１１の上面１１ｔ上に確実に堆積するよう、指向性の優れた成膜方法、例えば、指向性スパッタリング法によって形成することが好ましい。一方、埋設材２１の形成は、ステップカバレッジの優れた成膜方法、例えば、ＣＶＤ法によって形成することが好ましい。
そして、第２の層間絶縁膜１６の上面１６ｂが露出するまで埋設材２１及び上部電極１３をＣＭＰ法などによって研磨する。これにより、図７に示したように、スルーホール１６ａ内に上部電極１３及び埋設材２１が埋め込まれた状態となる。その後は、第２の層間絶縁膜１６上にビット線１４を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子２０が完成する。
このような方法により不揮発性メモリ素子２０を作製すれば、工程数の増大を最小限に抑制しつつ、第１の実施形態よりも高い発熱効率を得ることが可能となる。
次に、本発明の好ましい第３の実施形態による不揮発性メモリ素子３０について説明する。
図９は、本発明の好ましい第３の実施形態による不揮発性メモリ素子３０の構造を示す略平面図であり、図１０は、図９に示すＡ−Ａ線に沿った略断面図である。図９に示すＢ−Ｂ線に沿った略断面図は、図１と同じである。
図９及び図１０に示すように、本実施形態による不揮発性メモリ素子３０は、上部電極１３を埋め込むスルーホール１６ａが、ビット線１４の延在方向であるＸ方向に長く、ビット線１４の延在方向とは直交する方向であるＹ方向に短い矩形形状を有している点において、第１の実施形態による不揮発性メモリ素子１０と異なる。その他の点については、第１の実施形態による不揮発性メモリ素子１０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態のように、上部電極１３を埋め込むスルーホール１６ａの平面形状を矩形状とすれば、図１０に示すように、Ｙ方向における書き込み電流ｉがより集中することから、書き込み電流ｉを効率よく発熱領域Ｐに供給することが可能となる。また、本実施形態では、ビット線１４の延在方向とは直交する方向（Ｙ方向）におけるスルーホール１６ａの径を縮小していることから、製造時に目ずれが生じた場合であっても、上部電極１３とビット線１４との接触面積が一定となり、このため、安定した特性を得ることが可能となる。
次に、本発明の好ましい第４の実施形態による不揮発性メモリ素子４０について説明する。
図１１は、本発明の好ましい第４の実施形態による不揮発性メモリ素子４０の構造を示す略平面図であり、図１２は、図１１に示すＤ−Ｄ線に沿った略断面図である。図１１に示すＣ−Ｃ線に沿った略断面図は、図１０と同じである。
図１１及び図１２に示すように、本実施形態による不揮発性メモリ素子４０は、上部電極１３を埋め込むスルーホール１６ａが、ビット線１４を共用する複数の不揮発性メモリ素子４０に対して連続的に設けられている点において、上述した第３の実施形態による不揮発性メモリ素子３０と異なる。その他の点については、第３の実施形態による不揮発性メモリ素子３０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態においても、図１０に示したように、Ｙ方向における書き込み電流ｉがより集中することから、書き込み電流ｉを効率よく発熱領域Ｐに供給することが可能となる。また、本実施形態では、ビット線１４を共用する複数の不揮発性メモリ素子４０に対して、上部電極１３が連続的に設けられているため、Ｘ方向における書き込み電流ｉが多少分散するものの、上部電極１３がビット線１４の補助配線としての役割を果たすことから、ビット線全体の配線抵抗を下げることが可能となる。
また、本実施形態の変形例として、図１３に示すように、上部電極１３を埋め込むスルーホール１６ａをテーパー状としても構わない。この場合、スルーホール１６ａは各不揮発性メモリ素子に対して個別に設けられることになる。このような構成とすれば、Ｙ方向のみならず、Ｘ方向における書き込み電流ｉについても集中させることができることから、発熱効率をよりいっそう高めることが可能となる。
また、本実施形態の他の変形例として、図１４に示すように、スルーホール１６ａをテーパー状とするとともに、上部電極１３が形成されたスルーホール１６ａの残りの空間を埋設材４１によって埋めた構造としても構わない。埋設材４１としては、上部電極１３よりも熱伝導率の低い材料であれば特に限定されず、酸化シリコンや窒化シリコンなどの絶縁材料を用いることが好ましい。このような構成とすれば、テーパー形状としたことによりスルーホール１６ａの空間が大きくなっているにもかかわらず、スルーホール１６ａの内部に金属層であるビット線１４が形成されることがなく、その結果、ビット線１４側への放熱を低減することが可能となる。
次に、本発明の好ましい第５の実施形態による不揮発性メモリ素子５０について説明する。
図１５は、本発明の好ましい第５の実施形態による不揮発性メモリ素子５０の構造を示す略断面図である。
図１５に示すように、本実施形態による不揮発性メモリ素子５０は、スルーホール１６ａの内壁にサイドウォール５１が形成され、サイドウォール５１に囲まれた領域５１ａに上部電極１３が設けられている点において、第１の実施形態による不揮発性メモリ素子１０と異なる。その他の点については、第１の実施形態による不揮発性メモリ素子１０と同様であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
サイドウォール５１は、図７に示した埋設材２１と同様、上部電極１３よりも熱伝導率の低い材料であれば特に限定されないが、酸化シリコンや窒化シリコンなどの絶縁材料を用いることが好ましい。サイドウォール５１は、スルーホール１６ａの内壁に沿って設けられていることから、サイドウォール５１に囲まれた領域５１ａの径は、スルーホール１６ａの径よりも大幅に縮小され、これにより、記録層１１と上部電極１３との接触面積はよりいっそう低減される。このため、上部電極１３の熱容量がいっそう減少するとともに、書き込み電流ｉをいっそう集中させることが可能となる。
次に、本実施形態による不揮発性メモリ素子５０の製造方法について説明する。
図１６〜図１８は、不揮発性メモリ素子５０の製造工程を順に示す略断面図である。
まず、図５及び図６を用いて説明した工程と同じ工程を行うことによって、第２の層間絶縁膜１６にスルーホール１６ａを形成した後、図１６に示すように、スルーホール１６ａの一部が埋まる程度の膜厚でサイドウォール絶縁膜５１ｂを形成する。これにより、スルーホール１６ａの内壁はサイドウォール絶縁膜５１ｂによって全て覆われ、スルーホール１６ａの平面方向における略中心部分には、空洞となる領域５１ａが形成される。サイドウォール絶縁膜５１ｂの形成は、ステップカバレッジの優れた成膜方法、例えば、ＣＶＤ法によって形成することが好ましい。
次に、図１７に示すように、サイドウォール絶縁膜５１ｂをエッチバックする。これにより、スルーホール１６ａの内部においてはサイドウォール５１が残存するとともに、サイドウォール５１に覆われていない領域においては、記録層１１の上面１１ｔが露出することになる。尚、サイドウォール絶縁膜５１ｂのエッチバックにおいては、第２の層間絶縁膜１６の上面１６ｂを露出させる必要はなく、記録層１１の上面１１ｔが露出する限り、第２の層間絶縁膜１６の上面１６ｂにサイドウォール絶縁膜５１ｂが残存した状態でエッチバックを終了しても構わない。
次に、図１８に示すように、サイドウォール５１に囲まれた領域５１ａが埋まるよう、全面に上部電極１３を形成する。これにより、上部電極１３は、記録層１１の上面１１ｔと接触した状態となる。上部電極１３の形成は、領域５１ａの底部、すなわち、記録層１１の上面１１ｔ上に確実に堆積するよう、指向性の優れた成膜方法、例えば、指向性スパッタリング法、ＡＬＤ（Atomic Layer Deposition）法、或いはこれらとＣＶＤ法との組み合わせによって形成することが好ましい。
そして、第２の層間絶縁膜１６の上面１６ｂ（又は残存しているサイドウォール絶縁膜５１ｂ）が露出するまで上部電極１３をＣＭＰ法などによって研磨する。これにより、サイドウォール５１に囲まれた領域５１ａ内に上部電極１３が埋め込まれた状態となる。その後は、図１５に示すように、第２の層間絶縁膜１６上にビット線１４を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子５０が完成する。
このような方法により不揮発性メモリ素子５０を作製すれば、上部電極１３の径をリソグラフィの解像度未満の大きさとすることができる。このため、上述したように、上部電極１３の熱容量がいっそう減少するとともに、書き込み電流ｉをいっそう集中させることが可能となる。
次に、本発明の好ましい第６の実施形態による不揮発性メモリ素子６０について説明する。
図１９は、本発明の好ましい第６の実施形態による不揮発性メモリ素子６０の構造を示す略平面図である。また、図２０は図１９に示すＥ−Ｅ線に沿った略断面図であり、図２１は図１９に示すＦ−Ｆ線に沿った略断面図である。
図１９に示すように、本実施形態による不揮発性メモリ素子６０は、上部電極１３の平面形状がリング状を有しており、同じビット線１４に接続された隣接する２つの不揮発性メモリ素子６０に対して、上部電極１３が１個設けられている。また、図１９及び図２１に示すように、リング状の上部電極１３に囲まれた領域には、側壁形成用絶縁膜６１が設けられている。さらに、図２０及び図２１に示すように、リング状の上部電極１３の外側領域には、第３の層間絶縁膜６２が設けられている。尚、上記各実施形態による不揮発性メモリ素子と同一の要素には同一の符号を付し、重複する説明は省略する。
本実施形態では、隣接するビット線１４に接続された２つの不揮発性メモリ素子６０は、ビット線１４の延在方向と直交するＹ方向に沿って配置されている。このため、隣接するビット線１４間においてリング状の上部電極１３が干渉しないよう、隣接するビット線１４に対応して設けられた上部電極１３は、図１９に示すように、Ｘ方向における位置をずらして配置されている。
次に、本実施形態による不揮発性メモリ素子６０の製造方法について説明する。
図２２〜図２５は、不揮発性メモリ素子６０の製造工程を順に示す略断面図である。
まず、図２２に示すように、保護絶縁膜１７によって覆われた記録層１１をパターニングした後、記録層１１及び保護絶縁膜１７を覆う第２の層間絶縁膜１６を形成する。次に、第２の層間絶縁膜１６をＣＭＰ法などによって研磨することによって表面を平坦化した後、全面に側壁形成用絶縁膜６１を形成し、これをパターニングする。このとき、側壁形成用絶縁膜６１は、平面方向における端部６１ａが２つの記録層１１の上面１１ｔを横切るようにパターニングする。尚、第２の層間絶縁膜１６と保護絶縁膜１７の材料として、異なる絶縁材料を選択しておけば、第２の層間絶縁膜１６をＣＭＰ法などによって研磨する際、保護絶縁膜１７をストッパとして用いることが可能となる。
次に、図２３に示すように、側壁形成用絶縁膜６１をマスクとして保護絶縁膜１７をエッチングし、これにより、記録層１１の上面１１ｔのうち、側壁形成用絶縁膜６１によって覆われていない領域を露出させる。このとき、保護絶縁膜１７と同時に第２の層間絶縁膜１６がエッチングされても構わない。このようにして記録層１１の上面１１ｔを露出させた後、全面に上部電極１３を形成する。これにより、記録層１１の露出した上面１１ｔは、上部電極１３と接触した状態となる。
次に、図２４に示すように、上部電極１３をエッチバックし、記録層１１の上面１１ｔを再び露出させる。これにより、上部電極１３のうち、基板に対して実質的に平行な面に形成された部分が除去され、側壁形成用絶縁膜６１の壁面部分にのみ、上部電極１３が残存した状態となる。このため、上部電極１３の平面形状はリング状となる。
次に、図２５に示すように、側壁形成用絶縁膜６１を覆う第３の層間絶縁膜６２を形成する。そして、上部電極１３が露出するまで、第３の層間絶縁膜６２をＣＭＰ法などによって研磨した後、側壁形成用絶縁膜６１及び第３の層間絶縁膜６２上にビット線１４を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子６０が完成する。
このような方法により作製される不揮発性メモリ素子６０は、リング状である上部電極１３の幅が成膜時の膜厚に依存することから、上部電極１３の幅をリソグラフィの解像度未満の大きさとすることができる。このため、上部電極１３の熱容量がよりいっそう減少するとともに、書き込み電流ｉをよりいっそう集中させることが可能となる。
次に、本発明の好ましい第７の実施形態による不揮発性メモリ素子７０について説明する。
図２６は、本発明の好ましい第７の実施形態による不揮発性メモリ素子７０の構造を示す略平面図である。
図２６に示すように、本実施形態による不揮発性メモリ素子７０は、スルーホール１６ａの内部に２層の記録層１１−１，１１−２が埋め込まれ、これら記録層１１−１，１１−２の間に薄膜絶縁層７１が設けられた構造を有している。また、第２の層間絶縁膜１６上には保護絶縁膜１７及び第３の層間絶縁膜７２が設けられ、保護絶縁膜１７及び第３の層間絶縁膜７２に設けられたスルーホール７２ａ内に上部電極１３が埋め込まれている。上部電極１３は、記録層１１−２の上面１１ｔの一部分のみと接触しており、他の部分は保護絶縁膜１７によって覆われている。尚、上記各実施形態による不揮発性メモリ素子と同一の要素には同一の符号を付し、重複する説明は省略する。
薄膜絶縁層７１は、絶縁破壊によってピンホール７１ａが形成される層である。薄膜絶縁層７１の材料としては特に限定されず、Ｓｉ３Ｎ４、ＳｉＯ２、Ａｌ２Ｏ３等の絶縁材料を用いることができる。薄膜絶縁層７１の膜厚は、印加可能な電圧によって絶縁破壊が生じる範囲の膜厚に設定する必要がある。したがって、薄膜絶縁層７１の膜厚は、十分に薄く設定される。
ピンホール７１ａの形成は、下部電極１２と上部電極１３との間に高電圧を印加し、薄膜絶縁層７１を絶縁破壊することによって行う。絶縁破壊により形成されるピンホール７１ａの径は、リソグラフィによって形成可能なスルーホールなどの径よりも極めて小さいため、ピンホール７１ａが形成された不揮発性メモリ素子７０に電流を流すと、電流パスがピンホール７１ａに集中する。このため、発熱領域がピンホール７１ａの近傍に絞られることになる。
ここで、記録層１１−１，１１−２の材料であるカルコゲナイド材料の熱伝導率は、シリコン酸化膜の１／３程度と低い。このため、薄膜絶縁層７１の下方に位置する記録層１１−１は、発熱領域から下部電極１２側への熱伝導を妨げる役割を果たし、薄膜絶縁層７１の上方に位置する記録層１１−２は、発熱領域から上部電極１３側への熱伝導を妨げる役割を果たす。これにより、本実施形態では、非常に高い発熱効率を得ることが可能となる。
次に、本実施形態による不揮発性メモリ素子７０の製造方法について説明する。
図２７〜図３１は、不揮発性メモリ素子７０の製造工程を順に示す略断面図である。
まず、図２７に示すように、下部電極１２を第１の層間絶縁膜１５に埋め込んだ後、第１の層間絶縁膜１５上に第２の層間絶縁膜１６を形成する。その後、この第２の層間絶縁膜１６にスルーホール１６ａを形成し、下部電極１２の上面を露出させる。
次に、図２８に示すように、第２の層間絶縁膜１６上に記録層１１−１を形成する。成膜時における記録層１１−１の膜厚は、スルーホール１６ａがほぼ完全に埋まるような、十分に厚い膜厚に設定する。
次に、図２９に示すように、層間絶縁膜１６の上面１６ｂが露出するまで、記録層１１−１をエッチバックする。これにより、記録層１１−１は、スルーホール１６ａの底部にのみ残存した状態となる。
次に、図３０に示すように、記録層１１−１の上面を覆う薄膜絶縁層７１を形成する。薄膜絶縁層７１の形成方法としては、スパッタリング法、熱ＣＶＤ法、プラズマＣＶＤ法、ＡＬＤ法等を用いることができるが、記録層１１−１を構成するカルコゲナイド材料が変質しないよう、熱的・雰囲気的にカルコゲナイド材料に対する影響の少ない方法を選択することが好ましい。その後、スルーホール１６ａが完全に埋まるような、十分に厚い膜厚で記録層１１−２を形成する。
次に、図３１に示すように、記録層１１−２をＣＭＰ法などによって研磨し、スルーホール１６ａの外部に形成された記録層１１−２を除去する。これにより、スルーホール１６ａの内部には、記録層１１−１及び記録層１１−２が埋め込まれ、これらの間に薄膜絶縁層７１が介在した状態となる。尚、記録層１１−２の研磨においては、図３１に示すように、第２の層間絶縁膜１６の上面に形成された薄膜絶縁層７１が全て削除されても構わないし、これを残存させても構わない。
その後は、図２６に示したように、第２の層間絶縁膜１６上に保護絶縁膜１７及び第３の層間絶縁膜７２を形成し、記録層１１−２の上面１１ｔの一部分のみが露出するよう、スルーホール７２ａを形成する。このとき、記録層１１−２の上面１１ｔが保護絶縁膜１７によって覆われていることから、上述の通り、スルーホール７２ａの形成時における、記録層１１へのダメージを最小限とすることが可能となる。そして、このスルーホール７２ａ内に上部電極１３を形成した後、第３の層間絶縁膜７２上にビット線１４を形成し、所定の形状にパターニングすれば、本実施形態による不揮発性メモリ素子７０が完成する。
実際にメモリとして使用する前には、下部電極１２と上部電極１３との間に高電圧を印加し、薄膜絶縁層７１を絶縁破壊することにより、ピンホール７１ａを形成する。これにより、記録層１１−１と記録層１１−２は、薄膜絶縁層７１に設けられたピンホール７１ａを介して接続されることから、このピンホール７１ａの近傍が発熱領域（発熱点）となる。
このように、本実施形態による不揮発性メモリ素子７０は、絶縁破壊によって薄膜絶縁層７１に形成されたピンホール７１ａを電流パスとして用いていることから、リソグラフィ精度に依存しない、極めて微細な電流パスを形成することができる。しかも、ピンホール７１ａが形成される薄膜絶縁層７１を２つの記録層１１−１，１１−２によって挟み込んでいることから、下部電極１２側への熱伝導及び上部電極１３側への熱伝導の両方が効果的に妨げられ、その結果、非常に高い発熱効率を得ることが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
本発明の好ましい第１の実施形態による不揮発性メモリ素子１０の構造を示す略断面図である。 カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。 ｎ行×ｍ列のマトリクス構成を有する不揮発性半導体記憶装置の回路図である。 不揮発性メモリ素子１０を用いたメモリセルＭＣの構造の一例を示す断面図である。 不揮発性メモリ素子１０の製造工程を順に示す略断面図である。 不揮発性メモリ素子１０の製造工程を順に示す略断面図である。 本発明の好ましい第２の実施形態による不揮発性メモリ素子２０の構造を示す略断面図である。 不揮発性メモリ素子２０の製造工程を示す略断面図である。 本発明の好ましい第３の実施形態による不揮発性メモリ素子３０の構造を示す略平面図である。 図９に示すＡ−Ａ線に沿った略断面図である。 本発明の好ましい第４の実施形態による不揮発性メモリ素子４０の構造を示す略平面図である。 図１１に示すＤ−Ｄ線に沿った略断面図である。 第４の実施形態の変形例による不揮発性メモリ素子の構造を示す略平面図である。 第４の実施形態の他の変形例による不揮発性メモリ素子の構造を示す略平面図である。 本発明の好ましい第５の実施形態による不揮発性メモリ素子５０の構造を示す略断面図である。 不揮発性メモリ素子５０の製造工程を順に示す略断面図である。 不揮発性メモリ素子５０の製造工程を順に示す略断面図である。 不揮発性メモリ素子５０の製造工程を順に示す略断面図である。 本発明の好ましい第６の実施形態による不揮発性メモリ素子６０の構造を示す略平面図である。 図１９に示すＥ−Ｅ線に沿った略断面図である。 図１９に示すＦ−Ｆ線に沿った略断面図である。 不揮発性メモリ素子６０の製造工程を順に示す略断面図である。 不揮発性メモリ素子６０の製造工程を順に示す略断面図である。 不揮発性メモリ素子６０の製造工程を順に示す略断面図である。 不揮発性メモリ素子６０の製造工程を順に示す略断面図である。 本発明の好ましい第７の実施形態による不揮発性メモリ素子７０の構造を示す略断面図である。 不揮発性メモリ素子７０の製造工程を順に示す略断面図である。 不揮発性メモリ素子７０の製造工程を順に示す略断面図である。 不揮発性メモリ素子７０の製造工程を順に示す略断面図である。 不揮発性メモリ素子７０の製造工程を順に示す略断面図である。 不揮発性メモリ素子７０の製造工程を順に示す略断面図である。
符号の説明
１０，２０，３０，４０，５０，６０，７０ 不揮発性メモリ素子
１１ 記録層
１１ｂ 記録層の底面
１１ｓ 記録層の側面
１１ｔ 記録層の上面
１２ 下部電極
１３ 上部電極
１４ ビット線
１５ 第１の層間絶縁膜
１５ａ スルーホール
１５ｂ 第１の層間絶縁膜の上面
１６ 第２の層間絶縁膜
１６ａ スルーホール
１６ｂ 第２の層間絶縁膜の上面
１７ 保護絶縁膜
１９ フォトレジスト
２１，４１ 埋設材
５１ サイドウォール
５１ａ サイドウォールに囲まれた領域
５１ｂ サイドウォール絶縁膜
６１ 側壁形成用絶縁膜
６１ａ 側壁形成用絶縁膜の端部
６２ 第３の層間絶縁膜
７１ 薄膜絶縁層
７１ａ ピンホール
７２ 第３の層間絶縁膜
７２ａ スルーホール
１０１ ロウデコーダ
１０２ カラムデコーダ
１０３ トランジスタ
１０４ 素子分離領域
１０５ 活性領域
１０６ 拡散領域
１０７ 層間絶縁膜
１０８ コンタクトプラグ
１０９ グランド配線
１１０ コンタクトプラグ
Ｗ１〜Ｗｎ ワード線
Ｂ１〜Ｂｍ ビット線
ＭＣ メモリセル
Ｐ 発熱領域

Claims (24)

  1. 相変化材料を含む記録層と、前記記録層に接して設けられた下部電極と、前記記録層の上面の一部分に接して設けられた上部電極と、前記記録層の前記上面の他の部分に接して設けられた保護絶縁膜と、前記保護絶縁膜上に設けられた層間絶縁膜とを備えることを特徴とする不揮発性メモリ素子。
  2. 前記保護絶縁膜と前記層間絶縁膜が互いに異なる材料によって構成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記保護絶縁膜及び前記層間絶縁膜にはスルーホールが形成されており、前記上部電極は、前記スルーホールを介して前記記録層の前記上面の前記一部分に接していることを特徴とする請求項１又は２に記載の不揮発性メモリ素子。
  4. 前記上部電極は前記スルーホールの少なくとも壁面部分に形成されており、前記スルーホールの内部のうち、前記上部電極に囲まれた領域には、前記上部電極よりも熱伝導率の低い埋設材が設けられていることを特徴とする請求項３に記載の不揮発性メモリ素子。
  5. 前記上部電極上に設けられたビット線をさらに備え、前記スルーホールは、前記ビット線の延在方向に長い形状を有していることを特徴とする請求項３又は４に記載の不揮発性メモリ素子。
  6. 前記スルーホールがテーパー状であることを特徴とする請求項３乃至５のいずれか一項に記載の不揮発性メモリ素子。
  7. 前記スルーホールの少なくとも壁面部分に形成されたサイドウォールをさらに備え、前記上部電極は、前記サイドウォールに囲まれた領域に形成されていることを特徴とする請求項３乃至６のいずれか一項に記載の不揮発性メモリ素子。
  8. 前記上部電極が前記ビット線に沿って連続的に設けられていることを特徴とする請求項１乃至７のいずれか一項に記載の不揮発性メモリ素子。
  9. 前記上部電極の平面形状がリング状であることを特徴とする請求項１乃至８のいずれか一項に記載の不揮発性メモリ素子。
  10. 前記上部電極は、前記ビット線に接続された隣接する他の記録層に対して共通に設けられていることを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 隣接するビット線にそれぞれ対応する上部電極は、前記ビット線の延在方向における位置をずらして配置されていることを特徴とする請求項９又は１０に記載の不揮発性メモリ素子。
  12. 前記記録層が少なくとも第１及び第２の部分によって構成され、前記第１の部分と前記第２の部分には、薄膜絶縁層が介在していることを特徴とする請求項１乃至１１のいずれか一項に記載の不揮発性メモリ素子。
  13. 前記下部電極が前記記録層の前記第１の部分に接して設けられ、前記上部電極が前記記録層の前記第２の部分に接して設けられていることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  14. 前記薄膜絶縁層が絶縁破壊されていることを特徴とする請求項１２又は１３に記載の不揮発性メモリ素子。
  15. 相変化材料を含む記録層を形成する第１のステップと、
    前記記録層の前記上面の全面を保護絶縁膜で覆った状態で前記記録層をパターニングする第２のステップと、
    少なくとも前記保護絶縁膜の一部を除去することにより、前記記録層の前記上面の一部分を露出させる第３のステップと、
    前記記録層の前記上面の前記一部分に接するように、上部電極を形成する第４のステップとを備えることを特徴とする不揮発性メモリ素子の製造方法。
  16. 前記第２のステップを行った後、前記第３のステップを行う前に、前記保護絶縁膜上に層間絶縁膜を形成するステップを含んでいることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  17. 前記第３のステップは、前記保護絶縁膜及び前記層間絶縁膜にスルーホールを形成することにより、前記記録層の前記上面の前記一部分を露出させるステップとを含んでいることを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  18. 前記第３のステップは、前記スルーホールの内壁にサイドウォールを形成するステップをさらに含んでいることを特徴とする請求項１７に記載の不揮発性メモリ素子の製造方法。
  19. 前記第３のステップは、平面方向における端部が前記記録層の前記上面を横切る側壁形成用絶縁膜を形成するステップと、前記側壁形成用絶縁膜をマスクとして前記保護絶縁膜の一部を除去することにより、前記記録層の前記上面の前記一部分を露出させるステップとを含み、
    前記第４のステップは、前記記録層の前記上面の前記一部分及び前記側壁形成用絶縁膜の側面を少なくとも覆う上部電極を形成するステップと、前記上部電極をエッチバックするステップを含んでいることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  20. 前記側壁形成用絶縁膜の前記平面方向における端部は、隣接する２以上の記録層の前記上面を横切ることを特徴とする請求項１９に記載の不揮発性メモリ素子の製造方法。
  21. 相変化材料を含む記録層を形成する第１のステップと、
    前記記録層の前記上面の全面を保護絶縁膜及び層間絶縁膜で覆う第２のステップと、
    前記保護絶縁膜及び前記層間絶縁膜にスルーホールを形成することにより、前記記録層の前記上面の一部分を露出させる第３のステップと、
    前記記録層の前記上面の前記一部分に接するように、上部電極を形成する第４のステップとを備えることを特徴とする不揮発性メモリ素子の製造方法。
  22. 前記第３のステップは、前記保護絶縁膜よりも高いエッチングレートが得られる条件で前記層間絶縁膜をエッチングするステップと、前記記録層よりも高いエッチングレートが得られる条件で前記保護絶縁膜をエッチングするステップとを含んでいることを特徴とする請求項２１に記載の不揮発性メモリ素子の製造方法。
  23. 前記第１のステップは、前記記録層の第１の部分を形成するステップと、前記記録層の前記第１の部分上に薄膜絶縁層を形成するステップと、前記薄膜絶縁層上に前記記録層の第２の部分を形成するステップとを含んでいることを特徴とする請求項２１又は２２に記載の不揮発性メモリ素子の製造方法。
  24. 前記薄膜絶縁層を絶縁破壊するステップをさらに備えることを特徴とする請求項２３に記載の不揮発性メモリ素子の製造方法。
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