JP2011517083A - バーチカル型相変化メモリセル - Google Patents

Abstract

バーチカル（垂直）型相変化メモリセル（２）は相変化メモリ材料の活性領域（２４）を有し、この活性領域（２４）は、相変化メモリ材料の一部上にのみ延在する接点を設ける、または相変化メモリ材料の一部のみを露出させる絶縁層を設けることのいずれかで画定する。１個のセルには１個以上の活性領域（２４）が存在し、各セルに１ビット以上のデータを格納することができる。

Description

本発明は、バーチカル（垂直）型相変化メモリセルおよびその製造方法に関する。

相変化メモリセルは、データを格納するために変化する相変化材料を使用する。

相変化材料として選択される典型的なものは、低抵抗結晶状態と高抵抗非結晶状態との間で変換するカルコゲナイドガラスである。高抵抗状態への変換は、リセット電流を相変化材料に流して、相変化材料を加熱し非結晶（アモルファス）状態にすることで行われる。非結晶状態に加えてリセット電流よりはるかに低い電流を発生するセット電圧を使用し、結晶状態に戻すことができる。

相変化メモリセルは、水平方向または垂直方向に実装することができる。相変化メモリセルの特別な実装方法は特許文献１（国際公開第２００７/０７２３０８号）に記載されており、これは熱の閉じ込めが改良されたバーチカル（垂直）型相変化メモリセルを記載している。相変化材料のディスクまたはリングが、他の２つの相変化材料層間に設ける。

国際公開第２００７／０７２３０８号パンフレット

しかし、相変化メモリセルをさらに改良することが望ましい。具体的には、セルをプログラムするために必要な電流を減らすおよび／またはデータの各ビットを格納するために必要な領域を減らす要望がある。

本発明の態様によれば、請求項１記載の相変化メモリセルを提供する。
特許文献１（国際公開第２００７/０７２３０８号）のセルと比較すると、相変化メモリセルはより小さな水平断面積を有し、従って活性領域を非結晶質にするために必要なスイッチング電流はより低いものとなる。ここのとは、活性相変化材料層の厚さと段差（ステップ）長さの一部分のみとの組み合わせで活性領域の大きさを部分的に画定することにより、達成する。

好適には、導電性材料の第１層における段差は貫通孔の端縁とすることができ、この場合、活性相変化材料の堆積が貫通孔の側壁におけるリングを形成する。

本発明の他の態様によれば、請求項９記載の方法を提供する。この方法によれば、活性領域の大きさを減少し、この結果特性を改善する。
本発明をよりよく理解できるよう、本発明の実施形態を、以下に添付図面につき説明する。
図面は概略図であり、縮尺通りではない。異なる図面において、同一または類似の要素には同一符号が付し、それらに関する説明は必ずしも反復しない。

第１実施形態の正面から見た線図的断面図である。 図１の配置の線図的頂面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的断面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的頂面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的断面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的頂面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的断面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的頂面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的断面図である。 図１および２に示す実施形態の一連の製造ステップにおける順次ステップの線図的頂面図である。 本発明方法の別のステップにおける線図的頂面図である。 第２実施形態の正面から見た線図的断面図である。 図１２に示す構成配置の線図的頂面図である。 第３実施形態の正面から見た線図的断面図である。 図１４に示す構成配置の側方から見た線図的断面図である。 図１４および１５に示す構成配置の線図的頂面図である。 いずれかの実施形態におけるセルの構成配置の線図的説明図である。

図１（図２のＣＣ線上の正面から見た断面図）および図２（頂面図）ににつき説明すると、相変化メモリセル２を、基板４上のダイオード６上に形成する。ダイオード６は、ｎ型領域８上で高濃度にドープしたｐ型領域１０で構成する。なお、他の実施形態では、ダイオードの代わりにトランジスタを使用することもできる。

ダイオード６に対する金属による底部接点１２を、誘電体１１によって包囲する。

第１導電材料層１４を底部接点１２上に設ける。第１導電材料層１４自体は、この実施形態において相変化材料層であるが、これはデータを記録するよう相変化する活性層ではなく、したがって、他の材料を選択することもできる。

第１導電材料層１４上の第１絶縁層１６に、貫通孔１８を設ける。従って、貫通孔の端縁はリング状の段差１７を構成する。

貫通孔内には、リング状の活性相変化材料２０を設ける。この相変化材料は、その層がデータを記録するために相変化をするため、活性相変化材料と称される。

絶縁材料の第２絶縁層２２をリング２０内に充填し、かつ２個の活性領域２４のみが露出するようリングの大部分に延在させる（図２参照）。

第２導電材料層２６を、第１絶縁層１６上に設け、この第２導電材料層２６は、活性領域２４、および第２導電材料層２６上に延在する接点として機能する１対のビット線２８に接触する。

各活性領域２４における活性相変化材料は、データのビットを格納する個別のメモリ素子として機能し、図１および２のメモリセルは１個のダイオードにつき２個のメモリ素子を有し、これは１Ｄ２Ｒ（１ダイオード２レジスタ）構造と称されることがある。従って、データ保存密度が高くなり、この理由は、ダイオードあたりデータの１つのビットではなく、データの２つのビットを格納するからである。

接点領域Ａの面積はＷｔで与えられ、ｔはリングを構成する相変化層３２の厚みであり、Ｗは接点領域の幅である。本発明が提案するプロセスを用いて、ｔは、フォトリソグラフィで画定するものではないため、極めて小さく、Ｗの最小値は暗視野における最小リソグラフィー造形寸法で与えられる。

これにより、相変化セルの活性領域を、ＷＯ２００７/０７２３０８の装置におけるものよりも小さくすることができる。このことにより、リセット状態、つまり非結晶状態にするためにセルを切り替えるのに必要な電流を低減し、装置特性を改善することになる。

このような構造を形成する方法を、以下に図３〜１０につき説明する。

底部接点１２からスタートし、第１導電材料層１４を堆積し、次にハードマスク誘電層１６および第１フォトレジスト層３０を堆積させる。第１導電材料層は第１相変化材料である。この第１フォトレジスト層３０はパターン形成し、またマスクとして使用し、ハードマスク層１６にエッチング処理を施し、図３の正面断面図および図４の頂面図に示すような開口１８を形成する。

第１ハードマスク層として好適な材料は、ＳｉＣ、ＳｉＯ２、またはＳｉ３Ｎ４であり、この層はほぼ２０ｎｍの厚さにすることができる。

開口１８の幅Ｄ１は、できるだけ小さくする。

開口１８を形成するためのエッチング処理は、第１導電材料層１４で停止することが好ましいが、この層の頂部を僅かにエッチングする場合、層の厚さが十分ある限りは問題ない。この理由により、厚さ５０ｎｍの第１導電材料層を使用する。

その後、第１フォトレジスト層３０を除去し、活性相変化材料層３２を、開口１８の側壁を含めて表面全体にわたり堆積させる。用語「活性」の使用は、開口１８の側壁上の相変化材料層３２が、相変化を起こす最終的な装置内の相変化材料のリングを形成する、すなわち、この材料が最終的な装置の活性層を形成するからである。

活性相変化材料層３２を堆積させた後、第２ハードマスク層２２および第２フォトレジスト層３４を堆積させる。第２ハードマスク層は、例えば厚さ５０〜１００ｎｍのＳｉ３Ｎ４で形成することができる。

第２フォトレジスト層は、図６における頂面図および図５における側方から見た断面図に示す形状となるようパターン形成し、第２ハードマスク層２２の大部分を被覆し、開口１８の互いに対向する両側の側面でハードマスク層の２個の指状部分３６、が露出したままの状態にする。指状部分の幅Ｗは、最終的な装置の幅Ｗを決定するため、できるだけ小さくする。

次に、第２ハードマスク層２２の露出部分をエッチング処理する。エンドポイントトレース方法を使用して、第１ハードマスク層１６に到達した時にエッチング処理を停止する。その後、第２フォトレジスト３４を除去する。これにより、図７の正面から見た断面図および図８の頂面図に示す段差が形成され、第２フォトレジスト層３４に被覆されていた部分でハードマスク層２２は厚くなるが、ハードマスク層２２の若干部分開口１８内で露出したまま残留する。

次に、第３相変化材料層の形式として第２導電材料層２６を堆積させる。この堆積は、化学的機械的研磨（ＣＭＰ）または第２ハードマスク層２２に到達した時に停止するドライエッチング処理を使用することでパターン形成することができる。

次に、図９（側方から見た断面図）および図１０（頂面図）に示す仕上がりになるよう金属材料を堆積およびパターン形成することにより、１対のビット線２８を形成する。

このようにして、１対の小さい接点を形成し、接点の面積Ａは、指状部分の幅Ｗ、および開口１８の側壁における相変化材料層３２の厚さｔによって決まる。

なお、第１ハードマスク層１６が仕上がった装置の第１絶縁層となり、第２ハードマスク層２２が仕上がった装置の第２絶縁層となる。

相変化材料の３個の層、すなわち第１および第２導電材料層１４，２６および活性層３２は全て同じ材料で形成する。

代案として、活性層３２としては、より高い抵抗であり、従ってより多量の熱を放出するカルコゲニド材料を用いることもでき、第１および第２の導電材料層には、装置に渡る電圧降下を減少させるよう、導電性がより高い材料を用いることもできる。活性層としては、Ｇｅ_２Ｓｂ_２Ｔｅ_５、第１および第２導電材料層としてはＳｂＴｅ合金を選択すると好適である。

様々な変更が可能である。上記実施形態では、第２フォトレジスト層における２個の指状部分がリングにおける２個の開口になるとして説明した。しかし、開口の数、従って装置は変更可能である。

例えば、図１１は図８に示す段差の代替的な実施形態を示し、この場合、リング２０における２個の開口の代わりに、４個の開口２４を有する。

図１２および１３は他の実施形態を示し、第２導電材料層２６を省略し、第２ハードマスク層２２をパターン形成して、リング２０全体を露出させる。

接点２４を確実に小さくするよう、相変化材料に対する接点は、リング２０上に延在する指状部分４０を形成するビット線のパターンにより達成される。指状部分４０とリング２０との交点は、面積Ｗｔの２個の小さな接点２４を形成する。リング２０の指状部分４０の下側に存在する部分のみが活性部分となる。

図１４〜１６は、さらに他の実施形態を示す。図１４はＢ−Ｂ（図１６参照）線上の断面、図１５はＡ−Ａ（図１６参照）線上の断面、および図１６はこの実施形態の頂面図である。なお、図１６に、リング２０は頂面図では見えないため破線で示してある。

この実施形態の方法は、第２ハードマスク層２２を堆積するまでは、図３〜１０の実施形態の方法に従う。

その後、化学的機械的研磨（ＣＭＰ）の処理工程を行い、リング２０内にのみ第２ハードマスク層２２を残す。

次に、第３絶縁層６０を堆積し、またパターン形成し、段差の端縁がリング２０上に延びるようにした段差６６を形成する。

ブランケット堆積処理で第２導電材料層２６を堆積し、その後、段差上の第２導電材料層の材料によるスペーサ６２を形成するよう、第２導電材料層２６をエッチング処理する。

次に溝６８をエッチングで形成し、第４絶縁層６４をブランケット堆積により堆積する。その後、化学的機械的研磨（ＣＭＰ）処理工程で、この層をスペーサまでエッチバックする。

次に、ビット線２８を堆積する。

このようにして、活性領域２４の面積は一層減少し、なぜなら、幅および長さの双方は堆積層の厚さによって決まるからである。

いずれの実施形態のセルも、アレイ形式に組み込むことができることを理解されたい。

アレイにおけるセル間にコンポーネントを共有することができる。例えば、図１７に示すようにビット線５８を共有することができる。

３個の隣接した第１セル５０、第２セル５２および第３セル５４を考察する。第１ビット線５６は第１セル５０と第２セル５２に共有され、第２ビット線５８は第２セル５２と第３セル５４に共有される。セルの読み出しまたは書き込み時に、正しいビット線およびワード線を選択することで、個別の要素を読み出すことができる。第２セル５２を選択するとき、第１ビット線５６の使用は第２セル５２の左側の要素を選択し、第２ビット線５８の使用は第２セル５２の右側の要素を選択する。第２ビット線５８を共有する第３セル５４の左側の要素は、第２ビット線５８と共に第３セル５４を選択することでアクセスされる。

Claims (12)

1. データを格納するための相変化材料の活性領域を少なくとも１個有する相変化メモリセルにおいて、
   底部電極と、
   前記底部電極上にオーバーレイする、第１導電材料層と、
   前記第１導電材料層上の第１電気絶縁材料層であり、前記第１電気的絶縁材料層の端縁で段差を画定する、該第１電気絶縁材料層と
   前記第１電気絶縁材料層における段差の側面に設ける活性相変化材料と、
   前記活性相変化材料前記段差側とは反対側に設ける第２電気絶縁材料層と、
   前記活性相変化材料に接触する少なくとも１個の頂部電極と
   を備え、
   前記頂部電極は前記前記活性相変化材料の段差側における少なくとも１つの規定部分と接触し、活性相変化材料の他の部分とは接触せず、前記頂部電極と接触する前記規定部分は少なくとも１つの活性領域を画定することを特徴とする、相変化メモリセル。
2. 請求項１記載の相変化メモリセルにおいて、第２前記電気絶縁材料層は、前記活性相変化材料の少なくとも一部を前記活性領域として露出させた状態のまま、前記活性相変化材料上に延在することを特徴とする、相変化メモリセル。
3. 請求項１記載の相変化メモリセルにおいて、各頂部電極は、前記活性相変化材料の一部上に延在し、前記一部に接触する指状領域を有し、前記指状領域と前記活性相変化材料とのオーバーラップ部分が前記活性領域を画定することを特徴とする、相変化メモリセル。
4. 請求項１、２または３記載の相変化メモリセルにおいて、前記活性相変化材料はリング形状としたことを特徴とする、相変化メモリセル。
5. 請求項１記載の相変化メモリセルにおいて、さらに、前記活性相変化材料の活性領域上に、第２導電材料層を備えたことを特徴とする、相変化メモリセル。
6. 請求項５記載の相変化メモリセルにおいて、前記第１導電材料層および第２導電材料層は、双方とも相変化材料としたことを特徴とする、相変化メモリセル。
7. 請求項１〜６のうちいずれか一項に記載の相変化メモリセルにおいて、複数の活性領域を有し、前記相変化メモリセルは複数個の頂部電極を有し、各頂部電極は、それぞれ前記活性相変化材料の異なる活性領域に個別に接触して複数のメモリセルを画定することを特徴とする、相変化メモリセル。
8. 請求項９記載の相変化メモリセルにおいて、前記活性相変化材料は、第１導電材料層および第２導電材料層よりも高い抵抗であることを特徴とする、相変化メモリセル。
9. 相変化メモリセルを製造する方法において、
   底部電極を形成するステップと、
   第１導電材料層前記底部電極上に堆積するステップと、
   第１ハードマスク材料層をパターン形成して前記ハードマスク材料に段差を画定するステップと、
   前記段差の側面に前記活性相変化材料の領域を形成するステップと、
   第２ハードマスク材料層を形成するステップと、
   前記第２ハードマスク材料層をパターン形成し、前記第１ハードマスク材料層の頂部から相変化材料の前記領域を除去して相変化材料の前記領域の一部を露出させるステップと、および
   前記段差の側面で活性相変化材料領域の少なくとも１つの規定部分と接触するが前記活性相変化材料層の他の部分とは接触しない、少なくとも１個の頂部電極を形成する頂部電極形成ステップであり、前記頂部電極と接触する前記規定部分は少なくとも１個の活性領域を画定するものとした、該頂部電極形成ステップと
   を有することを特徴とする、相変化メモリセル製造方法。
10. 請求項９記載の方法において、さらに、少なくとも１個の頂部電極を形成する前に、第２導電材料層を前記相変化材料領域の露出部分上に堆積するステップを有することを特徴とする、方法。
11. 請求項９または１０記載の方法において、さらに、
    絶縁体を前記第２ハードマスク材料層および前記活性相変化材料上に堆積させるステップと、
    前記絶縁体をパターン形成して、前記活性相変化材料上に延在する前記絶縁体の端縁に段差を形成するステップと、
    導電材料のスペーサを前記段差の端縁に堆積して活性領域を画定し、この活性領域において、前記スペーサが前記活性相変化材料を横切るよう画定するステップと
    を有することを特徴とする、方法。
12. 請求項１１記載の方法において、さらに、
    前記絶縁体に、前記段差を横切って延在する溝をエッチング形成するステップと、
    他の絶縁層を堆積するステップと、
    前記他の絶縁層をエッチバックして前記スペーサを露出させるステップと
    を有することを特徴とする、方法。

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