JP2007019475A - 相変化メモリ素子及びその製造方法 - Google Patents
相変化メモリ素子及びその製造方法 Download PDFInfo
- Publication number
- JP2007019475A JP2007019475A JP2006148556A JP2006148556A JP2007019475A JP 2007019475 A JP2007019475 A JP 2007019475A JP 2006148556 A JP2006148556 A JP 2006148556A JP 2006148556 A JP2006148556 A JP 2006148556A JP 2007019475 A JP2007019475 A JP 2007019475A
- Authority
- JP
- Japan
- Prior art keywords
- phase change
- change material
- width
- upper electrode
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000012782 phase change material Substances 0.000 claims abstract description 67
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 30
- 229910052714 tellurium Inorganic materials 0.000 claims description 14
- 150000004770 chalcogenides Chemical class 0.000 claims description 10
- 229910052711 selenium Inorganic materials 0.000 claims description 9
- 229910052717 sulfur Inorganic materials 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 5
- 238000005530 etching Methods 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052787 antimony Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910005939 Ge—Sn Inorganic materials 0.000 description 1
- 229910018110 Se—Te Inorganic materials 0.000 description 1
- 229910001215 Te alloy Inorganic materials 0.000 description 1
- 229910004284 Te81Ge15Sb2S2 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- ORQBXQOJMQIAOY-UHFFFAOYSA-N nobelium Chemical compound [No] ORQBXQOJMQIAOY-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
- H10N70/061—Shaping switching materials
- H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/841—Electrodes
- H10N70/8413—Electrodes adapted for resistive heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8825—Selenides, e.g. GeSe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
- H10N70/8828—Tellurides, e.g. GeSbTe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/881—Switching materials
- H10N70/884—Switching materials based on at least one element of group IIIA, IVA or VA, e.g. elemental or compound semiconductors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】相変化メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板に形成された下部電極と、基板上に下部電極を覆い、下部電極を露出させるコンタクトホールが形成された第1絶縁層と、コンタクトホールに形成された導電性コンタクトと、第1絶縁層上に導電性コンタクトに対応するホールが形成された第2絶縁層と、ホールを充填した相変化物質膜と、第2絶縁層上に相変化物質膜の上面を覆う上部電極と、を備え、相変化物質膜及び上部電極は、その中心が配列されており、上部電極の幅は、相変化物質膜の幅より広いことを特徴とする相変化メモリ素子である。
【選択図】図2
【解決手段】半導体基板に形成された下部電極と、基板上に下部電極を覆い、下部電極を露出させるコンタクトホールが形成された第1絶縁層と、コンタクトホールに形成された導電性コンタクトと、第1絶縁層上に導電性コンタクトに対応するホールが形成された第2絶縁層と、ホールを充填した相変化物質膜と、第2絶縁層上に相変化物質膜の上面を覆う上部電極と、を備え、相変化物質膜及び上部電極は、その中心が配列されており、上部電極の幅は、相変化物質膜の幅より広いことを特徴とする相変化メモリ素子である。
【選択図】図2
Description
本発明は、相変化メモリ素子及びその製造方法に係り、さらに詳細には、相変化物質がエッチング過程で損傷されることを防止した相変化メモリ素子及び製造方法に関する。
相変化メモリ素子は、相変化物質を利用する。相変化物質に提供される電流の大きさ(すなわち、ジュール熱)によって、相変化物質は、非晶質状態または結晶質状態にあり、それぞれの状態で電気伝導度の差が生じる。相変化物質を含むメモリセルに流れる電流の大きさを変更することによって、前記メモリセルに論理“1”または論理“0”の情報を保存でき、前記相変化メモリセルに流れる電流を感知することによって、前記相変化メモリセルに保存された論理“1”または論理“0”の情報を読み取れる。
図1は、従来の相変化メモリ素子を示す断面図である。
図1に示すように、従来の相変化メモリ素子は、下部電極10及び上部電極18、前記二つの電極10、18の間に介在される薄膜状の相変化物質膜16、及び前記下部電極10と相変化物質膜16とを電気的に連結する導電性コンタクト14を備える。前記下部電極10及び導電性コンタクト14の側面は、絶縁膜12内に埋め込まれており、前記下部電極10は、スイッチング素子(図示せず)、例えば、トランジスタ(図示せず)と電気的に連結されている。
一方、相変化物質膜16及び上部電極18を導電性コンタクト14上に形成するために、絶縁膜12上に相変化物質及び導電層を積層した後、エッチング過程を経る。前記エッチング過程で相変化物質膜16の露出した面が損傷されて、製造されたメモリ素子の相変化特性が悪くなり得る。特に、小型の相変化メモリ素子において、相変化物質膜16の幅が狭くなるにつれて、前記エッチングによる損傷は、さらに大きくなる。
本発明が解決しようとする技術的課題は、前述した従来の技術の問題点を改善するためのものであって、上部電極のエッチング過程で相変化物質が露出しないように形成された相変化メモリ素子及びその製造方法を提供することである。
前記課題を解決するために、本発明の相変化メモリ素子は、基板上の下部電極と、前記基板上で前記下部電極を覆い、前記下部電極を露出させる第1ホールが形成された第1絶縁層と、前記第1ホールに形成された導電性コンタクトと、前記第1絶縁層上で前記導電性コンタクトに対応する第2ホールが形成された第2絶縁層と、前記第2ホールを充填した相変化物質膜と、前記第2絶縁層上に前記相変化物質膜の上面を覆う上部電極と、を備えることを特徴とする。
本発明によれば、前記上部電極は、少なくとも前記相変化物質膜の上面を保護する。
さらに望ましくは、前記上部電極は、前記相変化物質膜の上面及び側面を保護する。
本発明によれば、前記相変化物質膜及び前記上部電極は、実質的に配列されており、前記上部電極の幅は、前記相変化物質膜の幅より広い。
前記上部電極の幅は、前記相変化物質膜の幅の4/3〜3倍であることが望ましい。
前記相変化物質膜は、Te、Se及びSからなる群から選択された少なくとも何れか一つを含むカルコゲナイド系物質であることが望ましい。
前記課題を達成するために、本発明の相変化メモリ素子の製造方法は、半導体基板に下部電極を形成する第1工程と、前記基板上に前記下部電極を覆う第1絶縁層を形成する第2工程と、前記第1絶縁層に前記下部電極と電気的に連結された導電性コンタクトを形成する第3工程と、前記第1絶縁層上に前記導電性コンタクトに対応する第1ホールが形成された第2絶縁層を形成する第4工程と、前記第2絶縁層上に前記第1ホールを充填する相変化物質を蒸着する第5工程と、前記第2絶縁層及び前記相変化物質を平坦化する第6工程と、前記第2絶縁層上に前記相変化物質膜の上面を覆う上部電極を形成する第7工程と、を含むことを特徴とする。
前記第4工程は、前記第1幅を有する前記第1ホールを形成し、前記第7工程は、前記第1幅より広い第2幅を有する上部電極を形成することが望ましい。
前記第5工程は、PVD方法で蒸着する工程であることが望ましい。
本発明によれば、上部電極のエッチング過程で絶縁膜に形成された相変化物質膜が露出しないので、前記エッチングにより前記相変化物質膜が損傷されず、したがって、良好な相変化性能を有する相変化メモリセルの製作が可能になる。
以下、添付された図面を参照して、本発明の望ましい実施形態に係る相変化メモリ素子及び製造方法を詳細に説明する。この過程で、図面に示す層や領域の厚さは、明細書の明確性のために誇張されて示された。
図2は、本発明の一実施形態に係る相変化メモリ素子の断面図である。図2に示すように、相変化メモリ素子100は、半導体基板102のスイッチング素子(図示せず)、例えば、トランジスタのソース電極またはドレイン電極と電気的に連結された下部電極110が形成されている。前記基板102上には、前記下部電極110を覆う第1絶縁層120が形成されている。前記第1絶縁層120には、前記下部電極110を露出させるコンタクトホール122が形成されており、前記コンタクトホール122には、導電性コンタクト130が充填されている。
前記第1絶縁層120上には、第2絶縁層140が形成されており、第2絶縁層140には、前記導電性コンタクト130を露出させるホール142が形成されている。前記ホール142は、第1幅W1を有するように形成される。前記ホール142には、相変化物質膜150が形成されている。
前記相変化物質膜150は、カルコゲナイド系物質が使用され、さらに望ましくは、Te、Se及びSから選択された少なくとも何れか一つを含むカルコゲナイドであることが望ましい。
前記相変化物質膜150は、他のカルコゲナイド合金、例えば、Ge−Sb−Te、As−Sb−Te、Sn−Sb−Te、Sn−In−Sb−Te、As−Ge−Sb−Teを含み得る。また、相変化物質膜150は、5族元素−Sb−Te、例えば、Ta−Sb−Te、Nb−Sb−Te、V−Sb−Teまたは5族元素−Sb−Se、例えば、Ta−Sb−Se、Nb−Sb−Se、V−Sb−Seでありうる。また、前記相変化物質膜150は、6族元素−Sb−Te、例えば、W−Sb−Te、Mo−Sb−Te、Cr−Sb−Teまたは6族元素−Sb−Se、例えば、W−Sb−Se、Mo−Sb−Se、Cr−Sb−Seでありうる。
前記相変化物質膜150は、3相カルコゲナイド合金が開示されているが、カルコゲナイド合金は、2相合金または4相合金でありうる。例えば、Ga−Sb、In−Sb、In−Se、Sb2−Te3、Ge−Te合金のうち選択された一つまたは二つ以上でありうる。また、カルコゲナイド合金は、Ag−In−Sb−Te、(Ge−Sn)−Sb−Te、Ge−Sb−(Se−Te)、Te81−Ge15−Sb2−S2合金のうち選択された一つまたは二つ以上でありうる。
また、前記相変化物質膜150は、複数の抵抗状態を有する遷移金属酸化物でありうる。例えば、NiO、TiO2、HfO、Nb2O5、ZnO、WO3、CoOからなる群のうち選択された少なくとも一つの物質であるか、GST(Ge2Sb2Te5)またはPCMO(PrxCa1−xMnO3)でありうる。前記相変化物質膜150は、S、Se、Te、As、Sb、Ge、Sn、In、Agからなる群のうち選択された少なくとも一つを含む化合物でありうる。
前記第2絶縁層140上には、前記相変化物質膜150と接触する上部電極160が形成される。前記上部電極160は、前記相変化物質膜150の中心と配列されるように形成され、前記上部電極160の第2幅W2は、前記第1幅W1より広く、望ましくは、前記第2幅W2が前記第1幅W1の4/3〜3倍に形成されることが望ましい。このような上部電極160と相変化物質膜150との配置及び大きさは、上部電極160のエッチング過程で相変化物質膜150の表面を露出させないためである。
前記導電性コンタクト130は、TiN、TiAlNから形成され得る。
図3Aないし図3Gは、本発明の第2実施形態に係る相変化メモリ素子の製造方法を工程別に示す断面図である。第1実施形態の構成要素と実質的に同じ構成要素には同じ参照番号を使用し、その詳細な説明を省略する。
まず、図3Aに示すように、半導体基板102上に通常の方法でトランジスタ(図示せず)を形成し、前記基板102上に電極層を形成する。次いで、通常的なパターニング工程で前記電極層をパターニングして、下部電極110を形成する。このとき、下部電極110は、前記トランジスタのソース領域に通電されるようにパターニングする。図3Bに示すように、基板102上に前記下部電極110を覆う第1絶縁層120を蒸着する。次いで、前記下部電極110上に前記第1絶縁層120にコンタクトホール122をパターニングする。次いで、前記コンタクトホール122を導電性物質、例えば、TiN、TiAlNなどで充填して、導電性コンタクト130を形成する。
図3Cに示すように、第1絶縁層120上に第2絶縁層140を形成する。次いで、前記第2絶縁層140に前記導電性コンタクト130の上部幅より広い第1幅W1のホール142をエッチングして、前記導電性コンタクト130を露出させる。
図3Dに示すように、前記ホール142にPVD蒸着で相変化物質膜150を充填する。前記相変化物質膜150は、Te、Se及びSから選択された少なくとも何れか一つを含むカルコゲナイド系物質であることが望ましい。
図3Eに示すように、相変化物質膜150及び第2絶縁層140の上部を化学的機械的研磨(Chemical Mechanical Polishing:CMP)で平坦化する。
図3Fに示すように、相変化物質膜150上に導電層162を形成する。
図3Gに示すように、前記導電層162をパターニングして、前記相変化物質膜150上に第2幅W2を有する上部電極160を形成する。このとき、前記上部電極160は、前記相変化物質膜150の中心と配列されるように形成し、前記上部電極160の第2幅W2は、前記第1幅W1より広く、望ましくは、前記第2幅W2が前記第1幅W1の4/3〜3倍に形成されることが望ましい。このような上部電極160及び相変化物質膜150の配置及び大きさは、上部電極160のエッチング過程で相変化物質膜150の表面を露出させないためである。
本発明は、図面を参照して実施形態を参考として説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な実施形態が可能であるという点が理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲に限って決まらねばならない。
本発明は、相変化メモリ素子関連の技術分野に好適に適用され得る。
100 相変化メモリ素子
102 半導体基板
110 下部電極
120 第1絶縁層
122 コンタクトホール
130 導電性コンタクト
140 第2絶縁層
142 ホール
150 相変化物質膜
160 上部電極
W1 第1幅
W2 第2幅
102 半導体基板
110 下部電極
120 第1絶縁層
122 コンタクトホール
130 導電性コンタクト
140 第2絶縁層
142 ホール
150 相変化物質膜
160 上部電極
W1 第1幅
W2 第2幅
Claims (15)
- 基板上の下部電極と、
前記基板上で前記下部電極を覆い、前記下部電極を露出させる第1ホールが形成された第1絶縁層と、
前記第1ホールに形成された導電性コンタクトと、
前記第1絶縁層上で前記導電性コンタクトに対応する第2ホールが形成された第2絶縁層と、
前記第2ホールを充填した相変化物質膜と、
前記第2絶縁層上に前記相変化物質膜の上面を覆う上部電極と、を備えることを特徴とする相変化メモリ素子。 - 前記上部電極は、少なくとも前記相変化物質膜の上面を保護することを特徴とする請求項1に記載の相変化メモリ素子。
- 前記上部電極は、前記相変化物質膜の上面及び側面を保護することを特徴とする請求項2に記載の相変化メモリ素子。
- 前記相変化物質膜及び前記上部電極は、実質的に配列されており、前記上部電極の幅は、前記相変化物質膜の幅より広いことを特徴とする請求項1に記載の相変化メモリ素子。
- 前記上部電極の幅は、前記相変化物質膜の幅の4/3〜3倍であることを特徴とする請求項4に記載の相変化メモリ素子。
- 前記相変化物質膜は、Te、Se及びSからなる群から選択された少なくとも何れか一つを含むカルコゲナイド系物質であることを特徴とする請求項1に記載の相変化メモリ素子。
- 半導体基板に下部電極を形成する第1工程と、
前記基板上に前記下部電極を覆う第1絶縁層を形成する第2工程と、
前記第1絶縁層に前記下部電極と電気的に連結された導電性コンタクトを形成する第3工程と、
前記第1絶縁層上に前記導電性コンタクトに対応する第1ホールが形成された第2絶縁層を形成する第4工程と、
前記第2絶縁層上に前記第1ホールを充填する相変化物質を蒸着する第5工程と、
前記第2絶縁層及び前記相変化物質を平坦化する第6工程と、
前記第2絶縁層上に前記相変化物質膜の上面を覆う上部電極を形成する第7工程と、を含むことを特徴とする相変化メモリ素子の製造方法。 - 前記上部電極は、少なくとも前記相変化物質膜の上面を保護するように形成されたことを特徴とする請求項7に記載の相変化メモリ素子の製造方法。
- 前記上部電極は、前記相変化物質膜の上面及び側面を保護するように形成されたことを特徴とする請求項8に記載の相変化メモリ素子の製造方法。
- 前記相変化物質膜及び前記上部電極は、実質的に配列されており、前記上部電極の幅は、前記相変化物質膜の幅より広いことを特徴とする請求項7に記載の相変化メモリ素子の製造方法。
- 前記第4工程は、前記第1幅を有する前記第1ホールを形成し、
前記第7工程は、前記第1幅より広い第2幅を有する上部電極を形成することを特徴とする請求項7に記載の前記相変化メモリ素子の製造方法。 - 前記上部電極及び前記相変化物質膜は、実質的に配列されるように形成されたことを特徴とする請求項11に記載の相変化メモリ素子の製造方法。
- 前記第2幅は、前記第1幅の長さの4/3〜3倍であることを特徴とする請求項12に記載の相変化メモリ素子の製造方法。
- 前記第5工程は、PVD方法で蒸着することを特徴とする請求項7に記載の相変化メモリ素子の製造方法。
- 前記相変化物質は、Te、Se及びSからなる群から選択された少なくとも何れか一つを含むカルコゲナイド系物質であることを特徴とする請求項7に記載の相変化メモリ素子の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050061785A KR100682948B1 (ko) | 2005-07-08 | 2005-07-08 | 상전이 메모리 소자 및 그 제조방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007019475A true JP2007019475A (ja) | 2007-01-25 |
Family
ID=37597750
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006148556A Pending JP2007019475A (ja) | 2005-07-08 | 2006-05-29 | 相変化メモリ素子及びその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20070008774A1 (ja) |
JP (1) | JP2007019475A (ja) |
KR (1) | KR100682948B1 (ja) |
CN (1) | CN1893104A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244439A (ja) * | 2007-03-26 | 2008-10-09 | Samsung Electronics Co Ltd | 相転移メモリ素子及びその製造方法 |
JP2009016821A (ja) * | 2007-06-29 | 2009-01-22 | Cheil Industries Inc | 相変化メモリデバイスの研磨用化学機械研磨用スラリー組成物およびそれを使った相変化メモリデバイスの研磨方法 |
WO2009044769A1 (ja) * | 2007-10-02 | 2009-04-09 | Ulvac, Inc. | カルコゲナイド膜およびその製造方法 |
JP2010526451A (ja) * | 2007-05-08 | 2010-07-29 | マイクロン テクノロジー, インク. | 反転可変抵抗メモリセルおよびその作製方法 |
JP2010534934A (ja) * | 2007-07-26 | 2010-11-11 | キャボット マイクロエレクトロニクス コーポレイション | 相変化材料を化学的機械的に研磨するための組成物及び方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7579611B2 (en) * | 2006-02-14 | 2009-08-25 | International Business Machines Corporation | Nonvolatile memory cell comprising a chalcogenide and a transition metal oxide |
US7940552B2 (en) * | 2007-04-30 | 2011-05-10 | Samsung Electronics Co., Ltd. | Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices |
KR100883412B1 (ko) * | 2007-05-09 | 2009-02-11 | 삼성전자주식회사 | 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템 |
CN100563041C (zh) * | 2007-05-18 | 2009-11-25 | 中国科学院上海微系统与信息技术研究所 | 一种电阻存储器的器件单元结构及制作方法 |
KR100914267B1 (ko) * | 2007-06-20 | 2009-08-27 | 삼성전자주식회사 | 가변저항 메모리 장치 및 그것의 형성방법 |
KR101308549B1 (ko) * | 2007-07-12 | 2013-09-13 | 삼성전자주식회사 | 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법 |
CN101399314B (zh) * | 2007-09-25 | 2010-06-09 | 财团法人工业技术研究院 | 相变化存储器及其制造方法 |
KR101010169B1 (ko) * | 2007-11-21 | 2011-01-20 | 주식회사 하이닉스반도체 | 상변화 메모리 장치 및 그 형성 방법 |
US20090146131A1 (en) * | 2007-12-05 | 2009-06-11 | Thomas Happ | Integrated Circuit, and Method for Manufacturing an Integrated Circuit |
KR101198100B1 (ko) * | 2007-12-11 | 2012-11-09 | 삼성전자주식회사 | 상변화 물질층 패턴의 형성 방법, 상변화 메모리 장치의제조 방법 및 이에 사용되는 상변화 물질층 연마용 슬러리조성물 |
KR100915823B1 (ko) * | 2007-12-18 | 2009-09-07 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 제조 방법 |
KR20090106887A (ko) * | 2008-04-07 | 2009-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
US7825398B2 (en) * | 2008-04-07 | 2010-11-02 | Macronix International Co., Ltd. | Memory cell having improved mechanical stability |
KR20100063937A (ko) | 2008-12-04 | 2010-06-14 | 삼성전자주식회사 | 상변화 메모리 유닛, 이의 형성 방법 및 상변화 메모리 소자의 제조 방법 |
KR101046228B1 (ko) * | 2008-12-26 | 2011-07-04 | 주식회사 하이닉스반도체 | 상변화 메모리 소자 및 그 제조방법 |
CN102237488B (zh) * | 2010-04-20 | 2013-12-04 | 中国科学院上海微系统与信息技术研究所 | 一种相变存储器器件单元及制备方法 |
US9537093B1 (en) * | 2016-02-16 | 2017-01-03 | Macronix International Co., Ltd. | Memory structure |
CN109686755B (zh) * | 2018-12-26 | 2022-07-05 | 上海集成电路研发中心有限公司 | 高密度相变存储器及其制备方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100437458B1 (ko) * | 2002-05-07 | 2004-06-23 | 삼성전자주식회사 | 상변화 기억 셀들 및 그 제조방법들 |
KR100567067B1 (ko) * | 2004-06-30 | 2006-04-04 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그 제조방법 |
KR100655796B1 (ko) * | 2004-08-17 | 2006-12-11 | 삼성전자주식회사 | 상변화 메모리 장치 및 그 제조 방법 |
KR100568543B1 (ko) * | 2004-08-31 | 2006-04-07 | 삼성전자주식회사 | 작은 접점을 갖는 상변화 기억 소자의 제조방법 |
KR100593450B1 (ko) * | 2004-10-08 | 2006-06-28 | 삼성전자주식회사 | 수직하게 차례로 위치된 복수 개의 활성 영역들을 갖는피이. 램들 및 그 형성방법들. |
KR100625170B1 (ko) * | 2005-07-13 | 2006-09-15 | 삼성전자주식회사 | 전극 구조체, 이의 제조 방법, 이를 포함하는 상변화메모리 장치 및 그 제조 방법 |
KR100722769B1 (ko) * | 2006-05-19 | 2007-05-30 | 삼성전자주식회사 | 상변화 메모리 장치 및 이의 형성 방법 |
-
2005
- 2005-07-08 KR KR1020050061785A patent/KR100682948B1/ko not_active IP Right Cessation
-
2006
- 2006-02-09 CN CN200610007121.4A patent/CN1893104A/zh active Pending
- 2006-02-10 US US11/350,856 patent/US20070008774A1/en not_active Abandoned
- 2006-05-29 JP JP2006148556A patent/JP2007019475A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244439A (ja) * | 2007-03-26 | 2008-10-09 | Samsung Electronics Co Ltd | 相転移メモリ素子及びその製造方法 |
JP2010526451A (ja) * | 2007-05-08 | 2010-07-29 | マイクロン テクノロジー, インク. | 反転可変抵抗メモリセルおよびその作製方法 |
JP2009016821A (ja) * | 2007-06-29 | 2009-01-22 | Cheil Industries Inc | 相変化メモリデバイスの研磨用化学機械研磨用スラリー組成物およびそれを使った相変化メモリデバイスの研磨方法 |
JP2013012747A (ja) * | 2007-06-29 | 2013-01-17 | Cheil Industries Inc | 相変化メモリデバイスの研磨用化学機械研磨用スラリー組成物およびそれを使った相変化メモリデバイスの研磨方法 |
JP2010534934A (ja) * | 2007-07-26 | 2010-11-11 | キャボット マイクロエレクトロニクス コーポレイション | 相変化材料を化学的機械的に研磨するための組成物及び方法 |
WO2009044769A1 (ja) * | 2007-10-02 | 2009-04-09 | Ulvac, Inc. | カルコゲナイド膜およびその製造方法 |
JP5106539B2 (ja) * | 2007-10-02 | 2012-12-26 | 株式会社アルバック | カルコゲナイド膜およびその製造方法 |
CN101809775B (zh) * | 2007-10-02 | 2013-03-06 | 株式会社爱发科 | 硫属化物膜及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR100682948B1 (ko) | 2007-02-15 |
KR20070006451A (ko) | 2007-01-11 |
CN1893104A (zh) | 2007-01-10 |
US20070008774A1 (en) | 2007-01-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2007019475A (ja) | 相変化メモリ素子及びその製造方法 | |
JP6059349B2 (ja) | 3次元メモリアレイアーキテクチャ | |
CN100573898C (zh) | 自对准并平坦化的下电极相变化存储器及其制造方法 | |
TWI387103B (zh) | 具有二極體存取裝置之完全自我對準微孔型記憶胞 | |
KR100668846B1 (ko) | 상변환 기억 소자의 제조방법 | |
US7394088B2 (en) | Thermally contained/insulated phase change memory device and method (combined) | |
US7670871B2 (en) | Method of fabricating a phase-change memory | |
US7667221B2 (en) | Phase change memory devices and methods for fabricating the same | |
JP2008141199A (ja) | 拡散防止膜を備える相変化メモリ素子及びその製造方法 | |
US8916847B2 (en) | Variable resistance memory device and method for fabricating the same | |
CN103137863B (zh) | 相变随机存取存储器件及其制造方法 | |
TWI426604B (zh) | 相變化記憶裝置及其製造方法 | |
US8294134B2 (en) | Phase change memory devices having a current increase unit | |
KR102649489B1 (ko) | 가변 저항 메모리 소자 | |
US20080173860A1 (en) | Phase change memory device and method of fabricating the same | |
CN109786548B (zh) | 交叉点阵列器件及其制造方法 | |
KR20190044885A (ko) | 가변 저항 메모리 소자 및 이의 제조 방법 | |
CN110858623A (zh) | 可变电阻存储器件及其制造方法 | |
US20080186762A1 (en) | Phase-change memory element | |
CN110176471B (zh) | 交叉点阵列器件及其制造方法 | |
US8222628B2 (en) | Phase change memory device having a bottleneck constriction and method of manufacturing the same | |
KR102357987B1 (ko) | 가변 저항 메모리 소자 및 이의 제조 방법 | |
KR100651756B1 (ko) | 상변화층 스페이서를 갖는 상변화 메모리 소자 및 그제조방법 | |
JP2021048159A (ja) | 半導体記憶装置 | |
US20210167130A1 (en) | Variable resistance memory device and method of fabricating the same |