KR101010169B1 - 상변화 메모리 장치 및 그 형성 방법 - Google Patents
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Abstract
본 발명은 구조가 단순하고, 유착(adhesion) 불량을 개선하기 위한 상부 전극과의 접촉 면적을 증가시키고, 상변화가 발생하는 영역을 증가시켜 상변화에 따른 저항 변화 감도(sensitivity)를 증가시킬 수 있는 기술을 개시한다.
PRAM, 상변화 저항, Sb2Te2Se, 유착 불량, 증착, CMP
Description
본 발명은 상변화 메모리 장치 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 구조가 단순하고, 유착(adhesion) 불량을 개선하기 위한 상부 전극과의 접촉 면적을 증가시키고, 상변화가 발생하는 영역을 증가시켜 상변화에 따른 저항 변화 감도(sensitivity)를 증가시킬 수 있는 상변화 메모리 장치 및 그 형성 방법에 관한 것이다.
일반적으로 메모리 장치는 저장된 데이터가 전원 공급이 차단된 상태에서도 남아있는 비휘발성 메모리 장치(non volatile memory device)와 전원 공급이 차단되면 데이터를 상실하는 휘발성 메모리 장치(volatile memory device)로 나누어진다.
현재 휴대용 기기의 보급이 확산하면서 비휘발성 메모리 장치의 수용이 급증하는 추세이다. 여기서, 비휘발성 메모리 장치에는 플래시 메모리(flash memory), ROM, 강유전체 메모리(ferro electric memory), MRAM, nanoRAM, 고분자 메모리, 상변화 메모리(phase change memory) 등이 개발되고 있다.
특히, OUM(Ovonic Unified Memory)으로 불리기도 하는 상변화 메모리(Phase Chang Random Access Memory; PRAM)는 동작 속도가 DRAM과 유사하고 동작 전압 및 소비전력이 작고 비휘발성의 특성으로 인해 차세대 메모리 장치로 주목받고 있다.
상변화 메모리 장치는 가열 및 냉각에 의해 두 가지 상태 중 하나의 상태로 유지할 수 있는 켈코겐나이드 합금(chalcogenide alloy)과 같은 상변화 물질로 구현된다. 여기서, 상변화 물질은 일반적으로 게르마늄(germanium; Ge), 안티모니(antimony; Sb) 및 텔루리움(tellurium; Te)을 포함하는 GST 합금으로 구현한다.
상변화 물질은 결정질(crystalline)과 비정질(amorphous) 상태 사이에서 가역성(reversible) 상변화 특성을 갖는 물질이며, 이러한 상변화 물질에 전기적 펄스(electric pulse)를 인가하면 상변화 물질이 가열되는데, 고전류 펄스를 단시간 동안 인가하여 상변화 물질의 녹는점(melting point) 이상으로 가열하고 이후에 급랭(quenching)시키는 과정을 통하여 상변화 물질이 비정질(amorphous) 상태가 되고, 저전류 펄스를 장시간 인가하여 상변화 물질이 어닐링(annealing) 과정을 통하여 결정질(crystalline) 상태가 된다.
또한, 상변화 물질은 비정질일 때에는 비저항(resistivity)이 높고, 결정질일 대는 비저항이 낮은 특성이 있다. 따라서, 상변화 메모리 장치는 이러한 상변화 상태의 비저항 변화를 이용하여 데이터를 저장한다.
한편, 일반적인 상변화 메모리 장치는 한 개의 FET(Field Effect Transistor) 및 한 개의 상변화 물질로 구현된 상변화 저항이 단위 메모리 셀을 구현한다. 이러한 단위 메모리 셀의 구성은 하나의 예시에 불과하며 이에 한정되지 않는다. 즉, 한 개의 다이오드와 한 개의 상변화 저항 또는 한 개의 바이폴라 트랜지스터(bipolar transistor)와 한 개의 상변화 저항이 단위 메모리 셀을 구현할 수 있다.
여기서, 상변화 물질은 박막 증착 장비(sputter 또는 evaporator)를 이용하여 형성하는데, 데이터를 저장하기 위해 상변화가 빠르게 발생하고 히터 물질(heater material)과의 콘택 특성 및 상변화에 대한 비파괴 특성을 유지하는 상변화 물질을 찾는 것이 어려운 문제점이 있다.
또한, 상변화 물질이 하부 전극(bottom electrode) 및 상부 전극(top electrode)과의 접속 시 유착(adhesion) 불량으로 인한 박막 들뜸(film lifting) 및 박막 스트레스(film stress)가 발생하는 문제점이 있다.
본 발명은 구조가 단순하고, 유착(adhesion) 불량을 개선하기 위한 상부 전극과의 접촉 면적을 증가시키고, 상변화가 발생하는 영역을 증가시켜 상변화에 따른 저항 변화 감도(sensitivity)를 증가시킬 수 있는 상변화 메모리 장치 및 그 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 상변화 메모리 장치는
워드 라인에 의해 선택되는 액세스 트랜지스터(access transistor)에 접속되는 하부 전극;
상변화 물질로 형성되어 데이터가 저장되는 상변화 메모리 층;
상기 하부 전극 상부에 형성되고, 상기 상변화 물질로 형성되어 상기 상변화 메모리 층을 상기 하부 전극에 전기적으로 접속하는 하부 전극 콘택 플러그를 포함하는 절연막; 및
상기 상변화 메모리 층 상부에 형성되어 비트 라인에 연결된 상부 전극을 포함하는 것을 특징으로 한다.
또한, 상기 상변화 물질은 SbTeSe계 물질인 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 상변화 메모리 장치는
워드 라인에 의해 선택되는 액세스 트랜지스터(access transistor)에 접속되는 하부 전극;
상변화 물질로 형성되어 데이터가 저장되는 상변화 메모리 층;
상기 하부 전극 상부에 형성되고, 상기 상변화 메모리 층을 상기 하부 전극에 전기적으로 연결하는 하부 전극 콘택 플러그를 포함하는 절연막; 및
상기 상변화 메모리 층 상부에 형성되어 비트 라인에 접속되는 상부 전극을 포함하고,
상기 상변화 메모리 층은 상기 상변화 물질로 형성되어 상기 하부 전극 콘택 플러그에 접촉되는 하부 면적보다 상부 면적이 더 큰 와인잔 모양의 상부 전극 콘택 플러그를 포함하는 것을 특징으로 한다.
또한, 상기 상변화 물질은 SbTeSe계 물질인 것을 특징으로 한다.
한편, 본 발명에 따른 상변화 메모리 장치 형성 방법은
하부 구조물이 구현된 반도체 기판 상부에 하부 전극을 형성하는 단계;
상기 하부 전극을 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계;
상기 절연막을 선택 식각하여 상기 하부 전극을 노출시키는 하부 전극 콘택 홀을 형성하는 단계;
상기 하부 전극 콘택 홀의 저부만 상변화 물질을 증착하여 매립하는 제 1 증착 단계;
상기 절연막이 노출될 때까지 상기 상변화 물질에 대해 제 1 평탄화 공정을 수행하는 단계;
상기 절연막에 대해 에치백 공정을 수행하는 단계;
상기 에치백 공정을 통해 단차가 형성된 상기 하부 전극 콘택 홀에 형성된 상기 상변화 물질에 대해 제 2 평탄화 공정을 수행하여 하부 전극 콘택 플러그를 형성하는 단계;
상기 하부 전극 콘택 플러그를 포함하는 상기 절연막 상부에 상기 상변화 물질을 증착하여 상변화 메모리 층을 형성하는 제 2 증착 단계; 및
상기 상변화 메모리 층 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 하부 전극 콘택 홀 측벽에 스페이서를 형성하는 단계를 더 포함하고,
상기 스페이서는 상기 하부 전극 콘택 홀 측벽 전체 면에 형성된 제 1 스페이서; 및
상기 제 1 스페이서의 하부 면에만 형성된 제 2 스페이서를 포함하고,
상기 제 1 스페이서는 실리콘 질산화막(SiON)로 형성하고,
상기 제 2 스페이서는 실리콘 질화막(SiN)로 형성하고,
상기 절연막 상부에 희생 산화막을 형성하는 단계를 더 포함하고,
상기 절연막은 실리콘 질산화막(SiON)으로 형성하고,
상기 희생 산화막은 실리콘 산화막(SiO2)으로 형성하고,
상기 제 1 평탄화 공정은 상기 희생 산화막이 노출될 때까지 수행하고,
상기 에치백 공정을 수행하는 단계에서 상기 희생 산화막이 제거되고,
상기 하부 전극 콘택 홀을 포함하는 상기 절연막 상부에 베리어 메탈을 형성 하는 단계를 더 포함하고,
상기 베리어 메탈은 티타늄 질화막(TiN)으로 형성하는 것을 특징으로 한다.
본 발명은 구조가 단순하고, 유착(adhesion) 불량을 개선하기 위한 상부 전극과의 접촉 면적을 증가시키고, 상변화가 발생하는 영역을 증가시켜 상변화에 따른 저항 변화 감도(sensitivity)를 증가시킬 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명에 따른 상변화 메모리 장치의 상변화 저항을 나타낸 단면도이다.
상변화 저항은 워드 라인에 의해 선택되는 액세스 트랜지스터(access transistor)에 접속되는 하부 전극(12), 비트 라인에 연결된 상부 전극(14), 상변화 물질로 구현되어 데이터가 저장되는 상변화 메모리층(16) 및 하부 전극(12)과 상변화 메모리층(16)을 전기적으로 연결하는 하부 전극 콘택 플러그(18)를 포함한다. 여기서, 상변화 메모리층(16)은 3상계 화합물인 상변화 물질(Sb2Te2Se)로 구현 한다. 또한, 상변화 메모리층(16)과 하부 전극(12)을 전기적으로 접속하는 하부 전극 콘택 플러그(18)를 상변화 물질로 형성하여 상변화가 발생하는 영역을 증가시켜 상변화에 따른 저항 변화 감도를 증가시킬 수 있다.
[표 1]은 상변화 물질(Sb2Te2Se) 박막의 결합 에너지를 나타내고, [표 2]는 기계적 특성을 나타낸다.
| Ta(K) | E(x) | N/m(1021㎤) | Eg(eV) | Eg2(eV) |
| 290 | 20.899 | 1.681 | 1.039 | |
| 323 | 22.840 | 1.915 | 1.040 | |
| 373 | 35.612 | 3.209 | 0.878 | |
| 423 | 86.723 | 8.270 | 0.794 | 1.031 |
| 473 | 78.045 | 7.617 | 0.753 | 0.95 |
| Thermal Conductivity(W/cmK) | 4.63E-3(hcp) |
| Heat Capacity(J/㎤K) | 1.25 |
| Density(g/㎤) | 6.20(fcc) |
| Linear Thermal Expansion Coeffici℃ent(K-1)[300K-900K] | 23.5ppm |
상기한 바와 같이, 본 발명에 따른 상변화 메모리 장치는 상변화 저항을 포함하는데, 상변화 저항은 데이터가 저장되는 3성분계 상변화 물질(Sb2Te2Se)로 구현된 상변화 메모리 층을 포함한다. 여기서, 3성분계 상변화 물질(Sb2Te2Se)은 130℃에서 10년 이상의 기간 동안 안정적인 동작이 가능하며, 기록(write) 및 지움(erase) 횟수에 거의 제한이 없고, 데이터 프로그래밍을 위한 전압이 충분히 낮으며, 넓은 온도 범위에서 전류에 따른 저항 특성이 안정적으로 나타난다.
도 2는 본 발명에 따른 상변화 저항의 상변화 물질(Sb2Te2Se) 박막의 결정학적 TEM(Transmission Electron Microscope) 사진도이다. 여기서, (a)는 상변화 물질 박막을 증착한 후 결정 상태(crystalline state)를 나타낸 사진도이고, (b)는 623℃로 가열한 후 100℃로 급속하게 냉각(cooling)한 후 비정질 상태를 나타낸 사진도이다.
도 3a 내지 도 3f는 본 발명에 따른 상변화 메모리 장치의 상변화 저항을 형성하는 방법을 나타낸 단면도들이다. 여기서는 2단계 증착 및 2 단계 평탄화 공정을 예들 들어 설명하지만, 증착 및 평탄화 공정의 횟수는 이에 한정되지 않는다.
도 3a를 참조하면, 하부 구조물이 구현된 반도체 기판 상부에 하부 전극(12)을 형성하고, 하부 전극(12) 상부에 절연막(20)을 형성하되 실리콘 질산화막(SiON)(21) 및 희생 산화막인 실리콘 산화막(SiO2)(22)을 순차적으로 증착하여 형성하고, 절연막(20)을 선택 식각하여 하부 전극(12)을 노출시키는 하부 전극 콘택 홀을 형성한다.
하부 전극 콘택 홀 측벽에 스페이서(24)를 형성하되 실리콘 질산화막(SiON)(25) 및 실리콘 질화막(SiN)(26)의 적층 구조로 형성한다. 여기서, 스페이서(24)의 실리콘 질산화막(26)은 하부 전극 콘택 홀 측벽 전체에 형성하고, 실리콘 질화막(25)은 하부 전극 콘택 홀 측벽의 하부에만 형성한다. 따라서, 하부 전극 콘택 홀은 하부보다 상부의 크기가 큰 와인잔 모양으로 형성된다.
한편, 스페이서(24)를 포함하는 절연막(20) 상부에 베리어 메탈(28)을 형성하되 티타늄 질화막(TiN)(29)으로 형성한다.
베리어 메탈(28) 상부에 하부 전극 콘택 홀을 매립하는 상변화 물질(30)을 스퍼터링(sputter), 이베포레이팅(evaporating) 등의 방식 및 인고트(ingot)를 이용하여 30K~748K로 서서히 증가시키면서 퍼니스(furnace) 증착한다. 이때, 상변화 물질(30)은 하부 전극 콘택 홀의 하부는 모두 매립하지만, 상부에는 측벽에만 상변화 물질(30)을 증착하여, 유착(adhesion) 불량을 방지할 수 있다.
도 3b를 참조하면, 상변화 물질(30)에 대해 실리콘 산화막(22)이 노출될 때까지 CMP(Chemical Mechanical Polishing) 등으로 1차 평탄화 공정을 수행한다.
도 3c를 참조하면, 노출된 실리콘 산화막(22)에 대해 에치백을 수행하여 실리콘 산화막(22)을 제거한다.
도 3d를 참조하면, 실리콘 산화막(22)이 제거되면서 발생하는 상변화 물질(30) 및 스페이서(20)에 의한 단차를 없애기 위한 CMP 등으로 2차 평탄화 공정을 수행하여, 상변화 물질(30)을 이용한 하부 전극 콘택 플러그(18)를 형성한다.
도 3e를 참조하면, 하부 전극 콘택 플러그(18)를 포함하는 실리콘 질산화막(20) 상부에 상변화 메모리층(16)을 형성한다.
도 3f를 참조하면, 상변화 메모리층(16) 상부에 상부 전극(14)을 형성하여 상변화 저항을 완성한다.
도 4는 본 발명에 따른 상변화 저항의 전류에 대한 저항값을 나타낸 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 상변화 메모리 장치의 상변화 저항을 나타낸 단면도이다.
상변화 저항은 워드 라인에 의해 선택되는 액세스 트랜지스터(access transistor)에 접속되는 하부 전극(32), 비트 라인(bit line)에 연결된 상부 전극(34), 상변화 물질로 구현되어 데이터가 저장되는 상변화 메모리층(36) 및 하부 전극(32)과 상변화 메모리층(36)을 전기적으로 연결하는 하부 전극 콘택 플러그(38)를 포함한다. 여기서, 상변화 메모리층(36)은 3상계 화합물인 상변화 물질(Sb2Te2Se)로 구현하고, 하부 전극 콘택 플러그(38)와의 접촉 면보다 상부 면적이 큰 와인잔모양의 상부 전극 콘택 플러그(40)를 포함한다.
따라서, 본 발명에 따른 상변화 저항은 그 구조가 단순하고, 유착(adhesion) 불량을 개선하기 위한 상부 전극(34)과의 접촉 면적을 증가시키고, 상변화가 발생하는 영역을 증가시켜 상변화에 따른 저항 변화 감도(sensitivity)를 증가시킬 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 상변화 메모리 장치(PRAM)의 상변화 저항을 나타낸 단면도이다.
도 2는 본 발명에 따른 상변화 저항의 상변화 물질(Sb2Te2Se) 박막의 결정학적 TEM 사진도이다.
도 3a 내지 도 3f는 본 발명에 따른 상변화 메모리 장치(PRAM)의 상변화 저항을 형성하는 방법을 나타낸 단면도들이다.
도 4는 본 발명에 따른 상변화 저항의 전류에 대한 저항값을 나타낸 그래프이다.
도 5는 본 발명의 다른 실시예에 따른 PRAM의 상변화 저항을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
12, 32: 하부 전극 14, 34: 상부 전극
16, 36: 상변화 메모리 층 18, 38: 하부 전극 콘택 플러그
20: 절연막 21: 실리콘 질산화막(SiON)
22: 실리콘 산화막(SiO2) 24: 스페이서
25: 실리콘 질화막(SiN) 26: 실리콘 질산화막
28: 베리어 메탈(TiN) 30: 상변화 물질(Sb2Te2Se)
40: 상부 전극 콘택 플러그
Claims (16)
- 워드 라인에 의해 선택되는 액세스 트랜지스터(access transistor)에 접속되는 하부 전극;상변화 물질로 형성되어 데이터가 저장되는 상변화 메모리 층;상기 하부 전극 상부에 형성되고, 상기 상변화 물질로 형성되어 상기 상변화 메모리 층을 상기 하부 전극에 전기적으로 접속하는 하부 전극 콘택 플러그를 포함하는 절연막; 및상기 상변화 메모리 층 상부에 형성되어 비트 라인에 연결된 상부 전극을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 1 항에 있어서,상기 상변화 물질은 SbTeSe계 물질인 것을 특징으로 하는 상변화 메모리 장치.
- 워드 라인에 의해 선택되는 액세스 트랜지스터(access transistor)에 접속되는 하부 전극;상변화 물질로 형성되어 데이터가 저장되는 상변화 메모리 층;상기 하부 전극 상부에 형성되고, 상기 상변화 메모리 층을 상기 하부 전극에 전기적으로 연결하는 하부 전극 콘택 플러그를 포함하는 절연막; 및상기 상변화 메모리 층 상부에 형성되어 비트 라인에 접속되는 상부 전극; 및상기 상변화 물질로 형성되어 상기 하부 전극 콘택 플러그에 접촉되는 하부 면적보다 상기 상변화 메모리 층에 접촉되는 상부 면적이 더 큰 와인잔 모양의 상부 전극 콘택 플러그를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 제 3 항에 있어서,상기 상변화 물질은 SbTeSe계 물질인 것을 특징으로 하는 상변화 메모리 장치.
- 하부 구조물이 구현된 반도체 기판 상부에 하부 전극을 형성하는 단계;상기 하부 전극을 포함하는 상기 반도체 기판 상부에 절연막을 형성하는 단계;상기 절연막을 선택 식각하여 상기 하부 전극을 노출시키는 하부 전극 콘택 홀을 형성하는 단계;상기 하부 전극 콘택 홀의 저부만 상변화 물질을 증착하여 매립하는 제 1 증착 단계;상기 절연막이 노출될 때까지 상기 상변화 물질에 대해 제 1 평탄화 공정을 수행하는 단계;상기 절연막에 대해 에치백 공정을 수행하는 단계;상기 에치백 공정을 통해 단차가 형성된 상기 하부 전극 콘택 홀에 형성된 상기 상변화 물질에 대해 제 2 평탄화 공정을 수행하여 하부 전극 콘택 플러그를 형성하는 단계;상기 하부 전극 콘택 플러그를 포함하는 상기 절연막 상부에 상기 상변화 물질을 증착하여 상변화 메모리 층을 형성하는 제 2 증착 단계; 및상기 상변화 메모리 층 상부에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 5 항에 있어서,상기 하부 전극 콘택 홀 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 6 항에 있어서,상기 스페이서는 상기 하부 전극 콘택 홀 측벽 전체 면에 형성된 제 1 스페이서; 및상기 제 1 스페이서의 하부 면에만 형성된 제 2 스페이서를 포함하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 7 항에 있어서,상기 제 1 스페이서는 실리콘 질산화막(SiON)으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 8 항에 있어서,상기 제 2 스페이서는 실리콘 질화막(SiN)으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 5 항에 있어서,상기 반도체 기판 상부에 형성된 절연막 상부에 희생 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 절연막은 실리콘 질산화막(SiON)으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 11 항에 있어서,상기 희생 산화막은 실리콘 산화막(SiO2)으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 제 1 평탄화 공정은 상기 희생 산화막이 노출될 때까지 수행하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 10 항에 있어서,상기 에치백 공정을 수행하는 단계에서 상기 희생 산화막이 제거되는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 5 항에 있어서,상기 선택 식각된 하부 전극 콘택 홀을 포함하는 상기 절연막 상부에 베리어 메탈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
- 제 15 항에 있어서,상기 베리어 메탈은 티타늄 질화막(TiN)으로 형성하는 것을 특징으로 하는 상변화 메모리 장치 형성 방법.
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