KR100807224B1 - 상변화 메모리 장치의 제조 방법 - Google Patents
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Abstract
상변화 메모리 장치의 제조 방법이 개시된다. 기판 상에 하부 전극을 형성한 후, 하부 전극 상에 실리콘 산질화물을 약 450℃ 내지 650℃ 정도의 온도에서 증착하여 치밀한 구조의 층간 절연막을 형성한다. 층간 절연막을 부분적으로 식각하여 하부 전극을 노출시키는 콘택 홀을 형성한 다음, 콘택 홀을 채우면서 층간 절연막 상에 하부 전극에 접촉되는 상변화 물질층 패턴을 형성한다. 상변화 메모리 장치의 전기적 특성을 유지하면서 하부 전극과 상변화 물질층 패턴을 연결하기 위한 콘택 홀의 프로파일을 개선하고 공정 단순화를 도모할 수 있다.
Description
도 1a 및 도 1b는 종래의 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2는 종래의 상변화 메모리 장치의 문제점을 설명하기 위한 확대 단면도이다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 및 도 4b는 종래의 상변화 메모리 장치 및 본 발명에 따른 상변화 메모리 장치들의 전기적 특성을 비교하기 위한 그래프들이다.
도 5는 본 발명에 따른 층간 절연막을 구성하는 실리콘 산질화물의 굴절률 차이에 따른 상변화 메모리 장치의 전기적 특성을 나타내는 그래프이다.
도 6은 종래의 상변화 메모리 장치 및 본 발명에 따른 상변화 메모리 장치의 층간 절연막들의 절연 신뢰성을 비교하기 위한 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100：반도체 기판 102：게이트 절연막
104：게이트 전극 106：불순물 영역
108：절연막 110：제1 콘택 홀
112：하부 전극 114：식각 저지막
116：층간 절연막 118：하드 마스크층
119：하드 마스크 120：제2 콘택 홀
122：콘택 스페이서 124：상변화 물질층 패턴
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 상변화에 따른 저항 변화 특성을 이용하는 상변화 메모리(Phase-change Random Access Memory; PRAM) 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 대체적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 전원을 끊거나 일정 시간이 지나면 데이터가 손실되는 휘발성(volatile) 메모리 장치와 전원 공급이 중단되어도 데이터가 소멸되지 않는 불휘발성(non-volatile) 메모리 장치로 구분할 수 있다.
상기 불휘발성 메모리 장치는 거의 무기한의 축적 용량을 갖는데, 특히 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 그러나 플래시 메모리 장치와 같은 불휘발성 메모리 장치는 데이터를 쓰고 읽는 과정이 일정한 순서에 의해 진행되기 때문에 데이터를 무작위적으로(random) 처리하는 DRAM 장치에 비해 데이터 처리 속도가 느리다는 단점이 있다.
이에 따라, 전원이 끊겨도 저장된 데이터가 지워지지 않는 플래시 메모리 장치의 장점과 데이터 처리 속도가 빠른 DRAM 장치의 장점을 모두 가지고 있는 차세대 메모리 장치가 개발되고 있다. 이러한 차세대 메모리 장치로는 메모리 셀을 구성하는 물질에 따라 강유전체 메모리(Ferro-Electric RAM; FRAM) 장치, 자성 메모리(Magnetic RAM; MRAM) 장치, 상변화 메모리(PRAM) 장치, 폴리머 메모리(Polymer RAM; PoRAM) 장치, 나노 튜브 RAM 장치, 홀로그래픽 메모리 장치, 모듈러 메모리 장치 등을 들 수 있다.
전술한 메모리 장치들 중에서, 상변화 메모리 장치는 특정 상변화 물질(phase-change material)의 결정상(crystalline phase)과 비결정상(amorphous phase) 간의 전기적인 전도성 또는 저항 차이를 이용하여 정보를 저장하는 불휘발성 메모리 장치이다.
통상적인 상변화 메모리 장치의 단위 메모리 셀은 스위칭 소자(switching element), 즉 메모리 셀 트랜지스터와 상기 스위칭 소자에 연결된 데이터 저장 소자(data storage element)로 구성된다. 상기 데이터 저장 소자는 상기 셀 트랜지스터에 전기적으로 연결되는 하부 전극 및 상기 하부 전극에 접촉하는 상변화 물질층을 포함한다.
상변화 물질이란 전류에 의해 제공되는 열(heat)에 따라 결정상과 비결정상 간에 상호 가역적인 변화를 갖는 물질이다. 즉, 상변화 물질은 결정상에서 비결정상으로 변화시킬 수 있고, 비결정상에서 다시 결정상으로 변화시킬 수 있다. 상변화 물질은 공급되는 전류의 크기 및 공급 시간에 따라 그 결정 상태가 변하며, 이 와 같은 결정 상태에 따라서 저항의 크기가 달라진다. 예를 들어, 상변화 메모리 장치에 있어서 스위칭 소자 및 하부 전극을 통해 상변화 물질층에 전류를 가하여 상기 상변화 물질층이 낮은 저항의 결정상으로 변하면 "0"의 값으로 인식하고, 높은 저항의 비결정상으로 변하면 "1"의 값으로 인식하여 데이터를 처리한다.
도 1a 및 도 1b는 종래의 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 표면 부위에 불순물 영역(12)이 형성되어 있는 반도체 기판(10) 상에 절연층(14)을 형성한 후, 사진 식각 공정으로 절연층(14)을 식각하여 불순물 영역(12)의 일부분을 노출하는 제1 콘택 홀(16)을 형성한다.
제1 콘택홀(16) 및 절연층(14) 상에 텅스텐(W)을 사용하여 도전막을 형성한 후, 절연층(14)의 표면이 노출될 때까지 상기 도전막을 제거하여 제1 콘택 홀(16)을 채우는 하부 전극(18)을 형성한다.
하부 전극(18) 및 절연층(14) 상에 실리콘 질화물을 플라즈마 증대 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 공정으로 증착하여 식각 저지막(20)을 형성한다.
식각 저지막(20) 상에 실리콘 산질화물(SiON)을 약 400℃ 정도의 온도에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 층간 절연막(22)을 형성한다.
층간 절연막(22) 상에 산화물을 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 하드 마스크층(24)을 형성한다.
도 1b를 참조하면, 사진 식각 공정으로 하드 마스크층(24), 층간 절연막(22) 및 식각 저지막(20)을 식각하여 하부 전극(18)의 일부를 노출시키는 제2 콘택 홀(26)을 형성한다.
제2 콘택 홀(26) 및 하드 마스크층(24) 상에 실리콘 질화물을 약 650∼750℃정도의 온도에서 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정으로 증착한 후, 증착된 실리콘 질화물을 이방성 식각 공정으로 식각하여 제2 콘택 홀(26)의 측벽 상에 콘택 스페이서(28)를 형성한다. 콘택 스페이서(28)는 하부 전극(18)과 후속 공정에서 형성되는 상변화 물질층 사이의 접촉 면적을 감소시킴으로써, 상기 상변화 물질층의 상전이 효율(phase transition efficiency)을 향상시키는 역할을 한다.
콘택 스페이서(28)가 형성된 제2 콘택 홀(26)을 채우면서 하드 마스크층(24) 상에 게르마늄(Ge), 안티몬(Sb) 및 텔루리움(Te)을 함유하는 칼코겐 화합물(chalcogenides)로 이루어진 상기 상변화 물질층을 형성한 다음, 상기 상변화 물질층을 사진 식각 공정으로 패터닝함으로써 상변화 물질층 패턴(30)을 형성한다.
전술한 종래의 상변화 메모리 장치의 제조 방법에 따르면, 실리콘 산질화물(SiON)을 약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 하부 전극(18)과 상변화 물질층 패턴(30) 사이에 층간 절연막(22)을 형성한다. 일반적으로, 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 형성된 절연막은 증착 온도가 낮을수록 다공성(porous)의 성질을 갖기 때문에 그 절연 신뢰성이 저하된다. 따라서 상술한 조건에서 층간 절연막(22)을 형성한 다음, 후속 공 정에서 실리콘 질화물을 약 650℃ 이상의 고온에서 저압 화학 기상 증착(LPCVD) 공정으로 증착하여 콘택 스페이서(28)를 형성할 때, 다공성의 실리콘 질화물로 이루어진 층간 절연막(22)이 수축(shrink)되기 때문에 도 2에 도시된 바와 같이, 하부 전극(18) 상에 형성되는 제2 콘택 홀(26)의 측벽이 휘어지는(bowing) 콘택 프로파일 불량을 유발한다.
이러한 콘택 프로파일 불량은 제2 콘택 홀(26)의 종횡비(aspect ratio) 증가를 유발하며, 이에 따라 후속 공정에서 상기 상변화 물질층을 증착할 때 제2 콘택 홀(26)의 내부에 보이드(void)나 균열(seam)이 생성되어 상변화 메모리 장치의 전기적 특성을 열화시키는 문제를 유발한다.
한편, 다공성의 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 형성된 막은 추가적인 어닐링 공정을 통해 치밀한(dense) 막으로 변화시킬 수 있다. 따라서 제2 콘택 홀(26)을 형성하기 전에 어닐링 공정을 추가하여 실리콘 산질화물로 이루어진 층간 절연막(22)을 치밀화함으로써, 제2 콘택 홀(24)의 휘어짐 현상을 방지할 수 있으나, 이러한 추가적인 어닐링 공정은 상기 상변화 메모리 장치의 제조 공정을 복잡하게 하고 제조비용을 상승시키는 원인이 된다.
따라서 본 발명의 목적은 하부 전극과 상변화 물질층을 연결하기 위한 콘택 홀의 프로파일을 개선하며 공정 단순화를 도모할 수 있는 상변화 메모리 장치의 제조 방법을 제공하는 데 있다.
상술한 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판 상에 하부 전극을 형성한 후, 상기 하부 전극 상에, 실리콘 산질화물(SiON)을 약 450℃ 내지 650℃ 정도의 온도에서 증착하여 치밀한 구조의 층간 절연막을 형성한다. 상기 층간 절연막을 부분적으로 식각하여 상기 하부 전극을 노출시키는 콘택 홀을 형성한 다음, 상기 콘택 홀을 채우면서 상기 층간 절연막 상에 상기 하부 전극에 접촉되는 상변화 물질층 패턴을 형성한다. 예를 들면, 상기 층간 절연막은 상기 실리콘 산질화물을 약 550℃ 정도의 온도에서 증착하여 형성된다. 본 발명의 일 실시예에 따르면, 상기 층간 절연막은 약 1.7 내지 1.9 정도의 굴절률을 가지며, 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정을 이용하여 형성된다.
본 발명의 일 실시예에 있어서, 상기 하부 전극과 상기 층간 절연막 사이에 식각 저지막이 형성될 수 있다. 상기 식각 저지막은 실리콘 질화물을 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 층간 절연막 상에 하드 마스크가 형성될 수 있다. 상기 하드 마스크는 산화물을 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 콘택 홀의 측벽 상에 콘택 스페이서를 형성할 수 있다. 상기 콘택 스페이서는 저압 화학 기상 공정으로 증착된 실리콘 질화물(LPCVD-SiN)을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 콘택 홀의 측벽 상에 고저항 물질막을 형성할 수 있다. 상기 고저항 물질막은 티타늄 알루미늄 질화물을 사용하여 형성될 수 있다.
또한, 상술한 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 있어서, 기판 상에 불순물 영역을 형성하고, 상기 기판 상에 절연막을 형성한 후, 상기 절연막을 부분적으로 식각하여 상기 불순물 영역을 노출시키는 제1 콘택 홀을 형성한다. 이어서, 상기 제1 콘택 홀을 채우면서 상기 불순물 영역에 접촉되는 하부 전극을 형성한 다음, 상기 하부 전극 상에 실리콘 산질화물을 약 450℃ 내지 650℃ 정도의 온도에서 증착하여 치밀한 구조의 층간 절연막을 형성한다. 계속하여, 상기 층간 절연막을 부분적으로 식각하여 상기 하부 전극을 노출시키는 제2 콘택 홀을 형성한 후, 상기 제2 콘택 홀을 채우면서 상기 층간 절연막 상에 상기 하부 전극에 접촉되는 상변화 물질층 패턴을 형성한다.
본 발명에 따르면, 실리콘 산질화물을 약 450 내지 650℃ 정도의 높은 온도에서 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정으로 증착하여 하부 전극과 상변화 물질층 패턴 사이에 층간 절연막을 형성한 다음, 상기 하부 전극과 상변화 물질층 패턴을 전기적으로 연결시키기 위한 콘택 공정을 수행한다.
종래의 약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착되어 다공성의 특성을 갖는 층간 절연막에 비해, 본 발명에 따른 층간 절연막은 약 550℃ 정도의 고온에서 증착되기 때문에 치밀한 막질 특성 및 우수한 절연 신뢰성을 갖는다. 이에 따라, 층간 절연막을 형성한 후 상기 층간 절연막을 치밀화하기 위한 별도의 어닐링 공정을 실시하지 않아도 상기 콘택 공정을 진행할 때 상기 하부 전극 상에 형성되는 콘택 홀의 측벽이 휘어지는 현상이 일어나지 않고 공정을 단순화할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 전극, 패턴들 또는 구조물들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
도 3a 내지 도 3c는 본 발명의 실시예들에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 쉘로우 트렌치 소자 분리(Shallow Trench Isolation: STI) 공정과 같은 소자 분리 공정을 수행하여 반도체 기판(100) 상에 소자 분리막(도시하지 않음)을 형성한다. 여기서, 반도체 기판(100)은 실리콘 웨이퍼 또는 SOI(Silicon-On-Insulator) 기판 등을 포함할 수 있다. 반도체 기판(100) 상에 상기 소자 분리막이 형성되면, 반도체 기판(100)에 액티브 영역 및 필드 영역이 정의된다.
반도체 기판(100)의 상기 액티브 영역 상에 게이트 절연막(102)을 형성한 후, 게이트 절연막(102) 상에 게이트 전극(104)을 형성한다. 본 발명의 실시예들에 있어서, 게이트 절연막(102)은 열산화 공정 또는 화학 기상 증착(CVD) 공정을 통한 실리콘 산화물을 포함할 수 있다. 본 발명의 다른 실시예들에 따르면, 게이트 절연막(102)은 금속 산화물을 화학 기상 증착(CVD) 공정, 스퍼터링 공정, 원자층 적층 공정, 펄스 레이저 증착 공정 또는 전자빔 증착 공정으로 상기 액티브 영역 상에 증착하여 형성될 수 있다. 예를 들면, 게이트 절연막(102)은 실리콘 산화물, 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물 또는 티타늄 산화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 게이트 전극(104)은 단일막 구조를 가질 수 있다. 예를 들면, 게이트 전극(104)은 고농도로 도핑된 폴리실리콘막이나 금속막 등과 같은 단일막 구조로 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 게이트 전극(104)은 적어도 하나의 고농도로 도핑된 폴리실리콘막 및 적어도 하나의 금속막을 포함하는 다중막 구조로 형성될 수 있다.
게이트 절연막(102) 상에 게이트 전극(104)이 형성되면, 상기 액티브 상에 게이트 절연막(102) 및 게이트 전극(104)을 포함하는 게이트 구조물이 완성된다.
본 발명의 일 실시예에 있어서, 상기 게이트 구조물의 게이트 전극(104) 상에는 게이트 캡핑막이 추가적으로 형성될 수 있다. 이 경우, 상기 게이트 캡핑막은 게이트 전극(104) 및 게이트 절연막(102)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 게이트 전극(104)이 도핑된 폴리실리콘 또는 금속을 포함하고 게이트 절연막(102)이 산화물을 포함할 경우, 상기 게이트 캡핑막은 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 게이트 전극의 측벽 상에 게이트 스페이서가 추가적으로 형성될 수 있다. 상기 게이트 스페이서는 게이트 전극(104) 및 게이트 절연막(102)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 상기 게이트 스페이서는 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성될 수 있다. 한편, 상기 게이트 스페이서는 상기 게이트 캡핑막과 실질적으로 동일하거나 유사한 물질을 사용하여 형성될 수 있다.
다시 도 3a를 참조하면, 상기 게이트 구조물을 이온 주입 마스크로 이용하는 이온 주입 공정을 통하여 상기 게이트 구조물에 인접하는 부분들의 반도체 기판(100)에 불순물을 주입함으로써, 상기 게이트 구조물에 인접하는 콘택 영역들인 불순물 영역들(106)을 형성한다. 예를 들면, 불순물 영역들(106)은 소스/드레인 영역들에 해당될 수 있다. 본 발명의 실시예들에 있어서, 불순물 영역들(106)은 이온 주입 공정 및 열처리 공정을 통하여 반도체 기판(100)에 형성될 수 있다. 이에 따라, 게이트 구조물(104)과 불순물 영역들(106)을 포함하는 셀 트랜지스터(cell transistor)들이 반도체 기판(100) 상에 형성된다. 예를 들면, 상기 셀 트랜지스터들은 각기 어드레싱(addressing) 동작과 읽기/쓰기(read/write) 동작을 위한 스위칭(switching) 소자들로 제공될 수 있다.
상기 셀 트랜지스터들이 형성된 반도체 기판(100) 상에 상기 게이트 구조물을 충분히 덮으면서 절연막(108)을 형성한다. 절연막(108)은 TEOS(tetraethly orthosilicate), USG(undoped silicate glass), SOG(spin on glass), FOX(flowable oxide), HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성될 수 있다. 또한, 절연막(108)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD), 플라즈마 증대 화학 기상 증착(PECVD) 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성될 수 있다.
절연막(108) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 절연막(108)을 부분적으로 식각함으로써, 불순물 영역들(108)을 부분적으로 노출시키는 제1 콘택 홀(110)을 형성한다. 제1 콘택 홀(110)의 형성 후, 상기 포토레지스트 패턴은 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 이용하여 절연막(108)으로부터 제거될 수 있다.
제1 콘택 홀(110)을 매립하면서 절연막(108) 상에 도전막(도시되지 않음)을 형성한다. 상기 도전막은 불순물이 도핑된 폴리실리콘이나 구리, 탄탈륨, 텅스텐, 티타늄, 알루미늄 등과 같은 금속을 사용하여 형성될 수 있다. 예를 들면, 상기 도전막은 텅스텐을 사용하여 형성될 수 있다.
화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 에치-백(etch-back) 공정 또는 이들을 조합한 공정을 이용하여 절연막(108)이 노출될 때까지 상기 도전막을 제거한다. 이에 따라, 제1 콘택 홀(110)을 채우면서 불순물 영역(106)에 접촉되는 하부 전극(112)이 형성된다. 본 발명의 실시예들에 있어서, 하부 전극(112)은 콘택 구조 또는 플러그 형상을 가질 수 있다.
도 3b를 참조하면, 하부 전극(112) 및 절연막(108) 상에 식각 저지막(114)을 형성한다. 식각 저지막(114)은 절연막(108) 및 하부 전극(112)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 식각 저지막(114)은 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다. 또한, 식각 저지막(114)은 플라즈마 증대 화학 기상 증착(PECVD) 공정, 화학 기상 증착(CVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정을 이용하여 형성될 수 있다. 식각 저지막(114)은 후속하는 하부 전극(112)을 노출하는 제2 콘택 홀(120)(도 3c 참조)을 형성하기 위한 식각 공정 동안 절연막(108) 및 하부 전극(112)의 식각 손상을 방지하는 역할을 할 수 있다.
식각 저지막(114) 상에 층간 절연막(116) 및 하드 마스크층(118)을 순차적으로 형성한다. 본 발명의 일 실시예에 있어서, 층간 절연막(116)은 실리콘 산질화물(SiON)을 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정을 통해 식각 저지막(114) 상에 증착함으로써 형성될 수 있다. 이 경우, 층간 절연막(116)은 약 450∼650℃ 정도의 상대적으로 높은 온도에서 형성될 수 있다. 이에 따라, 층간 절연막(116)은 치밀한 구조를 가지는 동시에 우수한 절연 특성을 가질 수 있다. 층간 절연막(116)은 구성하는 실리콘 산질화물은 약 1.7∼1.9 정도의 굴절률을 가질 수 있다. 층간 절연막(116)이 약 1.7 보다 작은 굴절률을 가질 경우, 층간 절연막(116)의 구조가 다공성(porous)으로 되어 치밀한 구조를 가지지 못하게 된다. 이와 같이 층간 절연막(116)의 구조가 치밀하지 못할 경우에는 후속하는 세정 공정 시에 층간 절연막(116) 내로 세정액이 침투하기 때문에 층간 절연막(116)이 원치않게 식각되는 문제가 발생된다. 반면에, 층간 절연막(116)이 약 2.0 이상의 굴절률을 가질 경우, 상기 셀 트랜지스터들의 리셋 전류(reset current)가 증가하기 때문에 상기 셀 트랜지스터들의 전기적 특성이 저하되는 문제가 발생한다. 본 발명의 일 실시예에 있어서, 층간 절연막(116)은 약 1.8 정도의 굴절률을 갖는 실리콘 산질화물을 약 550℃ 정도의 상대적으로 높은 온도에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 식각 저지막(114) 상에 적층하여 형성될 수 있다.
제1 콘택 홀(120)의 형성을 위한 식각 공정 시에, 식각 마스크로 제공되는 하드 마스크층(118)은 층간 절연막(116)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 층간 절연막(116)이 산질화물로 이루어질 경우, 하드 마스크층(118)은 실리콘 산화물을 사용하여 형성될 수 있다. 예를 들면, 하드 마스크층(118)은 TEOS, USG, SOG 또는 FOX와 같은 산화물을 사용하여 형성될 수 있다. 또한, 하드 마스크층(118)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD)을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 하드 마스크층(118)은 산화물을 층간 절연막(116) 상에 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 형성될 수 있다.
도 3c를 참조하면, 하드 마스크층(118) 상에 포토레지스트막(도시되지 않음)을 도포하고, 도포된 포토레지스트막을 노광 및 현상하여 하드 마스크층(118) 상에 포토레지스트 패턴(도시되지 않음)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크층(118)을 식각함으로써 층간 절연막(118) 상에 하드 마스크(119)를 형성한다.
애싱 공정 및/또는 스트리핑 공정을 통해 하드 마스크(119)로부터 상기 포토레지스트 패턴을 제거한 다음, 하드 마스크(119)를 식각 마스크로 이용하여 층간 절연막(116) 및 식각 저지막(114)을 순차적으로 식각한다. 이에 따라, 층간 절연막(116)과 식각 저지막(114)을 관통하여 하부 전극(112)의 일부를 노출시키는 제2 콘택 홀(120)이 형성된다.
본 발명의 다른 실시예에 따르면, 하드 마스크(119)로부터 상기 포토레지스트 패턴을 제거하지 않고 제2 콘택 홀(120)을 형성하는 식각 공정 동안 상기 포토레지스트 패턴이 소모되게 할 수 있다.
본 발명의 또 다른 실시예에 있어서, 노출된 하부 전극(112) 상에 형성되는 자연 산화막이나 제2 콘택 홀(120)을 형성하기 위한 식각 공정 동안 발생된 부산물을 제거하기 위하여 세정 공정을 추가적으로 수행할 수 있다.
도 3d를 참조하면, 제2 콘택 홀(120)을 채우면서 하드 마스크(119) 상에 균일한 두께로 질화막을 형성한 후, 상기 질화막을 식각하여 제2 콘택 홀(120)의 측벽 상에 콘택 스페이서(122)를 형성한다. 예를 들면, 상기 질화막은 실리콘 질화물을 약 650∼750℃ 정도의 상대적으로 높은 온도에서 저압 화학 기상 증착(LPCVD) 공정으로 증착하여 형성될 수 있다. 또한, 콘택 스페이서(122)는 이방성 식각 공정을 이용하여 형성될 수 있다.
콘택 스페이서(122)는 하부 전극(112)이 후속하여 형성되는 상변화 물질층 패턴(124)에 접촉되는 면적을 감소시켜, 하부 전극(112)과 상변화 물질층 패턴(124) 사이의 콘택 저항을 증가시키는 역할을 한다. 이러한 콘택 스페이서(122) 의 형성을 통해 상변화 물질층 패턴(124)과 하부 전극(112) 사이의 콘택 저항을 증가시켜 상변화 물질층 패턴(124)의 상전이 효율(phase transition efficiency)을 향상시킬 수 있다.
콘택 스페이서(122)를 구성하는 질화물은 약 650∼750℃ 정도의 상대적으로 높은 온도에서 증착된다. 따라서 종래와 같이 층간 절연막이 약 400℃ 정도의 상대적으로 낮은 온도에서 증착된 다공성 실리콘 산질화물로 이루어질 경우에는 콘택 스페이서를 위해 상기 질화막을 형성하는 동안 층간 절연막의 수축이 발생된다. 그 결과, 하부 전극을 노출시키는 제2 콘택 홀의 측벽이 휘어지는 제2 콘택 홀의 프로파일 불량이 유발된다.
본 발명의 실시예들에 따르면, 실리콘 산질화물을 약 550℃의 고온에서 증착하여 치밀한 막질 특성을 갖는 층간 절연막(116)을 형성하기 때문에, 콘택 스페이서(122)를 형성하기 위한 상기 질화막을 약 650∼750℃의 고온에서 증착하더라도 층간 절연막(116)에 수축이 발생되지 않는다. 이에 따라, 하부 전극(112)을 부분적으로 노출시키는 제2 콘택 홀(120)에 휘어짐과 같은 프로파일 불량이 유발되는 현상을 방지할 수 있다.
상술한 바와 같이 제2 콘택 홀(120)의 측벽 상에 콘택 스페이서(122)를 형성한 다음, 제2 콘택 홀(120)을 채우면서 하드 마스크(119) 상에 상변화 물질층(도시되지 않음)을 형성한다. 이어서, 상기 상변화 물질층을 사진 식각 공정으로 패터닝하여 하부 전극(112) 및 하드 마스크(119) 상에 상변화 물질층 패턴(124)을 형성한다.
본 발명의 실시예들에 있어서, 상기 상변화 물질층은 하부 전극(112) 상에 칼코겐 화합물을 스퍼터링 방법으로 증착하여 형성될 수 있다. 여기서, 상기 칼코겐 화합물은 공급되는 전류의 크기 및 공급 시간에 기인하는 열에 의하여 그 결정 상태가 변하게 된다. 예를 들면, 상기 칼코겐 화합물은 게르마늄-안티몬-텔루리움(GST), 비소-안티몬-텔루리움, 주석-안티몬-텔루리움, 주석-인듐-안티몬-텔루리움, 비소-게르마늄-안티몬-텔루리움, 탄탈륨, 니오븀 또는 바나듐 등과 같은 5A족 원소-안티몬-텔루리움, 텅스텐, 몰리브덴 또는 크롬 등과 같은 6A족 원소-안티몬-텔루리움, 5A족 원소-안티몬-셀렌, 6A족 원소-안티몬-셀렌 등을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 상기 상변화 물질층은 게르마늄-안티몬-텔루리움(GST)을 사용하여 하부 전극(112)의 상면으로부터 약 100Å 내지 1,000Å 정도의 두께로 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상변화 물질층 패턴(124)의 상전이 효율을 극대화하기 위하여 제2 콘택 홀(120)을 고저항 물질막으로 부분적으로 매립한 다음, 상기 고저항 물질막 상에 제2 콘택 홀(120)을 완전히 채우면서 상기 상변화 물질층을 형성할 수 있다. 예를 들면, 상기 고저항 물질막은 티타늄 알루미늄 질화물(TiAlN)을 사용하여 형성될 수 있다.
상변화 물질층 패턴(124)의 상변화를 위해서는 통상적으로 약 900℃ 이상의 높은 온도가 요구되며, 이와 같은 높은 온도는 상변화 메모리 셀에 흐르는 전류에 기인하는 주울 열(Joule heat)로부터 수득된다.
스위칭 소자로 기능하는 상기 셀 트랜지스터와 하부 전극(112)을 통해 상변화 물질층 패턴(124)으로 전류를 흐르게 하여 상변화 물질층 패턴(124)을 용융 점(melting temperature) 이상으로 가열한 뒤 급속히 냉각시키면, 상변화 물질층 패턴(124)이 높은 저항의 비결정상으로 변환되어 정보 "1"을 저장한다. 이러한 상변화 물질층 패턴(124)의 상태를 리셋(reset) 상태라고 한다.
한편, 상변화 물질층 패턴(124)에 전류를 흐르게 하여 상변화 물질층 패턴(124)을 결정화온도(crystallization temperature) 이상으로 가열하고 일정 시간 동안 유지한 후 냉각시키면, 상변화 물질층 패턴(124)이 낮은 저항의 결정상으로 변환되어 정보 "0"을 저장한다. 이러한 상변화 물질층 패턴(124)의 상태를 셋(set) 상태라고 한다.
전술한 바와 같이 하부 전극(112) 상에 상변화 물질층 패턴(124)을 형성한 다음, 상변화 물질층 패턴(124) 상에 상부 전극, 배선 라인, 보호층 및/또는 추가 절연막 등을 형성함으로써 상기 상변화 메모리 장치를 완성한다.
도 4a 및 도 4b는 종래의 상변화 메모리 장치의 제조 방법과 본 발명에 따른 상변화 메모리 장치의 제조 방법에 의해 제조된 상변화 메모리 장치들의 전기적 특성, 특히 리셋 전류(Ireset)(A) 및 셋 저항(Rset)(Ω)을 비교하기 위한 그래프들이다.
도 4a 및 도 4b에 있어서, "■" 및 "□"는 각기 종래의 상변화 메모리 장치의 리셋 전류 및 셋 저항을 나타내며, "●" 및 "○"는 각기 본 발명에 따른 상변화 메모리 장치의 리셋 전류 및 셋 저항을 나타낸다. 종래의 상변화 메모리 장치의 제조 방법에 있어서, 약 2.1 정도의 굴절률을 갖는 실리콘 산질화물을 약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 층간 절연막 을 형성한 후, 어닐링 공정을 실시하여 상기 층간 절연막을 치밀화하였다. 본 발명에 따른 상변화 메모지 장치의 제조 방법에 있어서, 약 550℃ 정도의 고온에서 실리콘 소스 가스로서 약 79sccm 정도의 유량으로 실란(SiH4) 가스를 공급하고, 질소(N)를 포함하는 가스로서 약 30sccm 정도의 유량으로 암모니아(NH3) 가스를 공급하며, 산소(O)를 포함하는 가스로서 약 40sccm 정도의 유량으로 아산화질소(N2O) 가스를 공급한 후, 플라즈마 증대 화학 기상 증착(PECVD) 공정을 수행함으로써, 약 1.8 정도의 굴절률을 갖는 실리콘 산질화물로 이루어진 층간 절연막을 형성하였다. 여기서, 리셋 전류란 상변화 물질층을 녹이는데 필요한 전류로서 그 값이 작을수록 우수한 전기적 특성을 나타낸다.
도 4a 및 도 4b에 도시한 바와 같이, 약 550℃ 정도의 고온에서 증착된 실리콘 산질화물로 이루어진 층간 절연막을 구비하는 본 발명에 따른 상변화 메모리 장치는, 약 400℃ 정도의 저온에서 증착된 실리콘 산질화물로 이루어진 층간 절연막을 포함하는 종래의 상변화 메모리 장치와 거의 유사한 전기적 특성을 가짐을 알 수 있다.
도 5는 층간 절연막들을 구성하는 실리콘 산질화물의 굴절률 차이에 따른 종래의 상변화 메모리 장치 및 본 발명에 의한 상변화 메모리 장치의 전기적 특성들을 나타내는 그래프이다.
도 5에 있어서, 수평축은 리셋 전류(㎃)를 나타내고 수직축은 셋 저항(㏀)을 나타낸다. 또한, "■"는 약 2.1 정도의 굴절률을 갖는 실리콘 산질화물을 약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착한 다음, 어닐링 공정을 실시하여 치밀화된 층간 절연막을 구비하는 종래의 상변화 메모리 장치의 리셋 전류 및 셋 저항을 나타낸다. 또한, "●"는 약 2.1 정도의 굴절률을 갖는 실리콘 산질화물을 약 550℃ 정도의 고온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 형성된 층간 절연막을 구비하는 본 발명에 따른 상변화 메모리 장치의 리셋 전류 및 셋 저항을 나타낸다.
도 5를 참조하면, 약 550℃ 정도의 고온에서 증착된 실리콘 산질화물로 이루어진 층간 절연막을 구비하는 본 발명에 따른 상변화 메모리 장치에 있어서, 상기 실리콘 산질화물의 조성비를 변화시킴에 따라 그 굴절률을 약 1.8 정도로부터 약 2.1정도로 증가시킬 경우, 약 400℃ 정도의 저온에서 증착된 실리콘 산질화물로 이루어진 층간 절연막을 포함하는 종래의 상변화 메모리 장치에 비하여 셋 저항은 거의 유사하지만 리셋 전류는 증가하게 된다. 이러한 현상은 약 550℃ 정도의 고온에서 증착되는 실리콘 산질화물의 조성비 변화에 따른 열전도율의 차이로 인하여 상변화 물질층의 상전이 효율이 저하되기 때문인 것으로 판단된다. 따라서 실리콘 산질화물로 이루어진 층간 절연막은 상변화 메모리 장치의 전기적 특성을 고려하여 약 1.7∼1.9 정도의 굴절률을 갖도록 형성하는 것이 유리하다.
도 6은 종래의 상변화 메모리 장치 및 본 발명에 따른 상변화 메모리 장치의 층간 절연막들의 절연 신뢰성을 비교하기 위한 그래프이다. 구체적으로는, 층간 절연막만의 신뢰성을 평가하기 위하여 층간 절연막 상에 상변화 물질층을 증착하지 않은 테스트 패턴을 이용하여 전압을 스위핑하면서 불량이 발생하는 구간을 측정하 였다.
도 6에 있어서, 수평축은 고장 전류(㎃)를 나타내고 수직축은 분포도(%)를 나타낸다. 또한, "■"는 약 2.1 정도의 굴절률을 갖는 실리콘 산질화물을 약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하는 종래 방법에 의해 형성된 층간 절연막의 절연 신뢰성을 나타낸다. 또한, "●"는 굴절률이 약 1.8 정도인 실리콘 산질화물을 약 500℃ 정도의 고온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착하여 형성된 본 발명에 따른 층간 절연막의 절연 신뢰성을 나타낸다.
도 6을 참조하면, 약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 형성되어 다공성의 막질 특성을 갖는 종래의 층간 절연막에 비해, 약 550℃ 정도의 고온에서 형성되는 본 발명의 층간 절연막은 치밀한 막질 특성으로 인하여 우수한 절연 신뢰성을 나타냄을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 실리콘 산질화물을 약 450∼650℃ 정도의 상대적으로 높은 온도에서 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정으로 증착하여 하부 전극과 상변화 물질층 사이에 위치하는 층간 절연막을 형성한 후, 상기 하부 전극과 상변화 물질층을 전기적으로 연결시키기 위한 콘택 공정을 수행한다.
약 400℃ 정도의 저온에서 플라즈마 증대 화학 기상 증착(PECVD) 공정으로 증착되어 다공성의 막질 특성을 갖는 종래의 층간 절연막에 비하여 본 발명에 따른 층간 절연막은 약 550℃ 정도의 고온에서 증착되기 때문에 치밀한 막질 특성 및 우수한 절연 신뢰성을 가질 수 있다. 이에 따라, 상기 층간 절연막을 형성한 다음, 층간 절연막을 치밀화하기 위한 별도의 어닐링 공정을 실시하지 않아도, 상기 콘택 공정을 진행할 때 상기 하부 전극 상에 형성되는 콘택 홀의 측벽이 휘어지는 것과 같은 콘택 홀의 프로파일의 불량이 유발되지 않는다. 그 결과, 이러한 층간 절연막을 구비하는 상변화 메모리 장치의 전기적 특성을 유지하면서 하부 전극과 상변화 물질층을 연결하기 위한 콘택 홀의 프로파일을 개선하고 공정 단순화를 도모할 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (18)
- 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에, 실리콘 산질화물(SiON)을 450℃ 내지 650℃의 온도에서 증착하여 치밀한 구조의 층간 절연막을 형성하는 단계;상기 층간 절연막을 부분적으로 식각하여 상기 하부 전극을 노출시키는 콘택 홀을 형성하는 단계; 및상기 콘택 홀을 채우면서 상기 층간 절연막 상에 상기 하부 전극에 접촉되는 상변화 물질층 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 층간 절연막은 1.7 내지 1.9의 굴절률을 가지는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 층간 절연막은 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정을 이용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 층간 절연막을 형성하기 전에, 상기 하부 전극 상에 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제4항에 있어서, 상기 식각 저지막은 실리콘 질화물을 플라즈마 증대 화학 기상 증착 공정으로 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 콘택 홀을 형성하기 전에, 상기 층간 절연막 상에 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제6항에 있어서, 상기 하드 마스크는 산화물을 플라즈마 증대 화학 기상 증착 공정으로 증착하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 상변화 물질층 패턴을 형성하기 전에, 상기 콘택 홀의 측벽 상에 콘택 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제8항에 있어서, 상기 콘택 스페이서는 저압 화학 기상 공정으로 증착된 실리콘 질화물(LPCVD-SiN)로 이루어지는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제1항에 있어서, 상기 상변화 물질층 패턴을 형성하기 전에, 상기 콘택 홀의 내부에 고저항 물질막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제10항에 있어서, 상기 고저항 물질막은 티타늄 알루미늄 질화물(TiAlN)을 사용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 기판 상에 불순물 영역을 형성하는 단계;상기 기판 상에 절연막을 형성하는 단계;상기 절연막을 부분적으로 식각하여 상기 불순물 영역을 노출시키는 제1 콘택 홀을 형성하는 단계;상기 제1 콘택 홀을 채우면서 상기 불순물 영역에 접촉되는 하부 전극을 형성하는 단계;상기 하부 전극 상에 실리콘 산질화물을 450℃ 내지 650℃의 온도에서 증착하여 치밀한 구조의 층간 절연막을 형성하는 단계;상기 층간 절연막을 부분적으로 식각하여 상기 하부 전극을 노출시키는 제2 콘택 홀을 형성하는 단계; 및상기 제2 콘택 홀을 채우면서 상기 층간 절연막 상에 상기 하부 전극에 접촉되는 상변화 물질층 패턴을 형성하는 단계를 포함하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 층간 절연막은 1.7 내지 1.9의 굴절률을 가지는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 층간 절연막은 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 저압 화학 기상 증착(LPCVD) 공정을 이용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 층간 절연막을 형성하기 전에, 상기 하부 전극 및 상기 절연막 상에 실리콘 질화물을 플라즈마 증대 화학 기상 증착 공정으로 증착하여 식각 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 제2 콘택 홀을 형성하기 전에, 상기 층간 절연막 상에 산화물을 플라즈마 증대 화학 기상 증착 공정으로 증착하여 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 상변화 물질층 패턴을 형성하기 전에, 상기 제2 콘택 홀의 측벽 상에 실리콘 질화물을 저압 화학 기상 증착 공정으로 증착하여 콘택 스 페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 제12항에 있어서, 상기 상변화 물질층 패턴을 형성하기 전에, 상기 제2 콘택 홀의 내부에 티타늄 알루미늄 질화물을 사용하여 고저항 물질막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
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