KR100679270B1 - 상변화 메모리 소자 및 그 제조방법 - Google Patents

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임영수
고용선
권혁진
황재성
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삼성전자주식회사
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Abstract

본 발명은 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그의 제조방법을 개시한다. 그의 제조방법은, 반도체 기판의 상부에서 상기 반도체 기판과 전기적으로 연결되는 콘택 패드의 형성 시 사용되는 제 1 하드 마스크막을 선 제거시킨 후, 상기 콘택 패드의 상부에서 형성되는 층간 절연막의 콘택홀을 관통하여 상기 콘택 패드와 전기적으로 연결되고, 상기 층간 절연막의 두께와 동일 또는 유사한 소정의 두께를 갖는 하부 전극을 형성하는 단계; 및 상기 하부 전극의 상부에 상변화 층 및 상부 전극을 형성하는 단계를 포함함에 의해 종래의 상기 제 1 하드 마스크막의 불균일한 두께로 인해 유발되는 상기 하부 전극의 저항값이 달라지는 것을 방지토록 할 수 있기 때문에 생산수율을 향상시킬 수 있다.
반도체, PRAM, 오믹(omic), 콘택 플러그(contact plug), 콘택 패드(contact pad), 하부 전극

Description

상변화 메모리 소자 및 그 제조방법{Phase-Change RAM and method for manufacturing the same}
도 1은 본 발명의 실시예에 따른 상변화 메모리 소자의 메모리 셀 어레이를 나타내는 평면도.
도 2의 메모리 셀 어레이의 등가 회로를 나타내는 회로도.
도 3은 상변화 메모리 소자에 적용된 상변화 물질막의 온도 및 시간에 대한 결정 구조 변화 곡선을 나타내는 그래프.
도 4는 본 발명의 실시예에 따른 상변화 메모리 소자를 나타내는 단면도.
도 5a 내지 도 5l은 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 나타내는 공정단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 비트 라인 20 : 워드 라인
30 : 상변화 메모리 소자 40 : 억세스 트랜지스터
50 : 소자 분리막 100 : 반도체 기판
116 : 콘택 패드 118 : 제 1 하드 마스크막
126 : 제 2 콘택홀 128 : 하부 전극
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로서, 보다 상세하게는 상변화 메모리 소자 및 그 제조방법에 관한 것이다.
데이터를 저장하기 위해 사용되는 반도체 메모리 소자들은 일반적으로 휘발성 메모리 소자와 비휘발성 메모리 소자로 구분될 수 있다. 먼저 DRAM(Dynamic Random Access Memory)이나 SRAM(Static Rrandom Access Memory)으로 대표되는 휘발성 메모리 소자는 데이터의 입출력 동작은 빠르지만 전원 공급이 중단됨에 따라 저장된 데이터를 소실하는 특성이 있다. 또한, 상기 디램은 주기적인 리프레쉬 동작이 필요하며, 높은 저하 저장능력이 요구된다. 따라서, 디램 소자의 경우에는 캐패시턴스를 증가시키기 위해 많은 노력들이 시도되고 있다. 그 예로서, 캐패시터의 하부전극의 표면적을 증가시켜 캐패시턴스를 증가시키는 방법이 보편적으로 실시되고 있기는 하나, 하부전극의 표면적을 증가시킴에 따라 디램 소자의 집적도가 저하되는 단점이 있다.
한편, 이이피롬(Electrically Erasable Programmable Read Only Memory)을 기반으로 하는 낸드(NAND) 또는 노아(NOR) 타입의 플래쉬 메모리로 대표되는 비휘발성 메모리 소자는 전원 공급이 중단되더라도 데이터가 그대로 유지되는 특성이 있다. 이러한 비휘발성 메모리 소자들은 반도체 기판에 차례로 적층된 게이트 절연막, 부유게이트, 유전체막 및 제어게이트로 구성된 게이트 패턴을 갖는다. 그리고, 이러한 비휘발성 메모리 소자에 데이터를 기입 및 소거하는 원리는 게이트 절연막을 통하여 전하를 터널링시키는 방법을 사용하는데, 이때 전원전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 플래쉬 메모리 소자들은 기입동작 및 소거동작에 필요한 전압을 형성하기 위한 승압 회로가 요구되는 바, 디자인룰을 증가시킨다는 취약점을 가지고 있다.
따라서, 정보 통신 분야의 급속한 발달과 컴퓨터와 같은 정보 매체의 급속한 대중화에 따라 그 기능적인 면에 있어서 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다. 차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자 및 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것이다. 따라서, 구동시 전력 소모량이 적으면서도 데이터의 유지 및 리드/라이트 동작 특성이 우수하다는 장점이 있다. 이러한 차세대 반도체 메모리 소자로서는, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase-change Random Access Memory) 또는 NFGM등이 있다.
상기 차세대 반도체 메모리 소자들 중 상기 PRAM( 이하, 상변화 메모리 소자라 칭함)은 단순한 구조를 가지면서도 저렴한 비용으로 고집적화를 이룰 수 있으며, 고속 동작이 가능하다는 장점으로 인해 최근들어 가장 주목받는 차세대 메모리 소자중의 하나로 떠오르고 있다. 이러한 상변화 메모리 소자에서의 데이터 저장은 상변화 물질막의 결정 구조 변화에 의한 저항 차이를 이용하여 이루어진다. 이러한 상변화 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔레늄(Te)으로 구성된 칼코겐 화합물(GST: Ge-Sb-Te)이 사용될 수 있는데, 상변화 물질은 공급되는 전류의 크기 및 공급 시간에 의존하여 결정 구조가 달라진다. 즉, 상기 상변화 물질은 소정의 조건에서 비정질 상태(amorphous state) 또는 결정 상태(crystalline state)를 갖는다. 상기 비정질 상태의 상변화 물질은 상기 결정 상태의 상변화 물질에 비하여 높은 비저항을 갖는다. 이에 따라, 상기 상변화 물질을 통하여 흐르는 전류량의 차이를 감지함으로써, 상기 상변화 메모리 소자의 단위 셀에 저장된 논리 정보를 판별할 수 있다. 이러한 상변화 메모리 소자에 대한 구조 및 그 제조과정이 미국특허 6,936,840호 또는 6,908,812호등에 제시되어 있다. 종래의 상변화 메모리 소자에서 사용되는 상기 상변화 물질을 비정질 상태에서 결정질 상태로 바꾸거나, 결정질 상태에서 비정질 상태로 바꾸는 조건으로 열(heat)을 이용하고 있다. 먼저, 상기 상변화 물질에 용융점 부근의 열을 단시간 공급한 후에, 급속히 냉각시키면, 상기 상변화 물질은 비정질 상태가 된다. 반면, 상기 상변화 물질에 상기 용융점에 비해 낮은 결정화 온도를 장시간에 걸쳐 공급한 후에, 냉각시키면, 상기 상변화 물질은 결정 상태가 된다. 예를 들면, 상기 GST에 용융점(약 610℃) 부근의 열을 단시간(1~10ns)으로 공급한 후에, 급속히 냉각(약 1ns)시키면, 상기 GST는 비정질 상태가 된다. 이와는 달리, 상기 GST에 결정화 온도(약 450℃)의 열을 장시간(30~50ns)으로 인가한 후에, 냉각시키면, 상기 GST는 결정 상태가 된다. 통상적으로, 상기 상변화 물질의 변화 또는 전이를 위해 공급되는 열은 주울 열(Joule' heat)로 표현될 수 있다. 즉, 상기 상변화 물질를 통과하는 전류량을 이용하여 주울 열을 발생시킴으로써, 상기 상변화 물질 자체에서 고열을 발생시킬 수 있다. 또한, 상기 상변화 물질은 상기 비정질 상태에서 저항이 높기 때문에 결정 상태로 변화 또는 전이에 필요한 고열을 발생시키기에 용이할 수 있으나, 결정 상태에서 저항이 낮아 비 정질 상태로 상변화 또는 상전이에 필요한 고열을 발생시키기에 어려운 점이 있다. 따라서, 상기 상변화 물질과 접촉되는 하부 전극(예를 들어, 가열 전극이라 칭함, BEC(Bottom Electrode Contact)에서 상기 상변화 물질가 상변화되기 용이한 조건으로 상기 상변화 물질을 보조 가열하여 상기 상변화 물질의 발열을 보조할 수 있다.
한편, 종래의 상변화 메모리 소자는 크게 억세스 트랜지스터와, 상기 상변화 물질을 포함하여 이루어진다. 여기서, 상기 억세스 트랜지스터는 상기 상변화 물질에 정보를 저장시키거나, 상기 상변화 물질에 저장되는 정보를 독출할 수 있도록 상기 억세스 트랜지스터의 상부에서 소정의 간격을 두고 교차되면서 구성되는 워드 라인과, 비트 라인에 전기적으로 연결된다. 또한, 상기 상변화 물질은 상기 억세스 트랜지스터의 상부에 형성되고, 상기 상변화 물질을 중심으로 상부 전극과 하부 전극에 접촉되도록 형성된다. 또한, 상기 상부 전극은 접지단으로 연결되며, 상기 하부 전극은 상기 엑세스 트랜지스터와 전기적으로 연결되는 콘택 플러그와 콘택 패드에 연결된다. 상술한 바와 같이, 상기 하부 전극은 상기 상변화 물질을 상변화 또는 상전이시키기 위한 발열을 보조하기 위해 균일한 저항값을 갖도록 형성되어야 한다. 따라서, 상기 하부 전극은 상기 상변화 물질과 접촉되는 계면에서 오믹 콘택 저항을 갖도록 설계되어야 하며, 상기 상변화 물질과 상기 콘택 패드사이에서의 길이가 균일하게 정의되어야만 한다.
예컨대, 상기 하부 전극과 연결되는 상기 콘택 패드는 상기 억세스 트랜지스 터의 일측 소소/드레인 불순물영역에 형성된 콘택 플러그와 전기적으로 연결되며, 상기 콘택 패드에 대향되는 상기 억세스 트랜지스터의 타측 소스/드레인 불순물영역에 형성된 콘택 플러그에 전기적으로 연결되는 상기 비트 라인과 동일 레벨에서 형성된다.
반도체 선폭의 축소화 추세에 따라 상기 비트 라인과 콘택 패드는 포토레지스트막 및 하드 마스크막을 식각 마스크막으로 사용하는 건식식각공정에 의해 패터닝되고 있다. 예컨대, 상기 하드 마스크막은 상기 포토레지스트막에 의해 먼저 패터닝되고, 상기 포토레지스트막이 제거된 후, 상기 하드 마스크막을 식각 마스크막으로 사용하여 상기 콘택 패드가 형성될 수 있다. 이때, 상기 하드 마스크막은 상기 콘택 패드의 도전성 금속층의 제거 시 일부 희생되어 그 두께가 감소될 수 있다. 상기 하드 마스크막은 실리콘 질화막이 주로 사용되고 있으며, 이후, 상기 콘택 플러그 상부에서 형성되는 층간 절연막에서 상기 콘택 플러그를 선택적으로 노출시키는 콘택홀의 건식 식각공정에서 식각정지막으로서 사용된다.
하지만, 상기 콘택 패드의 패터닝 시 상기 하드 마스크막이 웨이퍼 전체에서 불규칙적으로 식각될 경우, 불규칙적으로 식각된 상기 하드 마스크막이 후속의 층간 절언막 식각에 의한 콘택홀의 형성 시 상기 콘택 패드가 쉽게 손상되어 언더 컷이 불규칙적으로 유발되고, 이후, 상기 콘택홀의 내부에 형성되는 상기 하부 전극의 길이가 불균일 해져 상기 하부 전극의 저항값이 다르게 나타날 수 있기 때문에 생산 수율이 떨어지는 단점이 있었다.
또한, 화학적기계적연마 방법을 통해 불규칙적으로 식각된 상기 하드 마스크 막을 제거시키더라도, 상기 하드 마스크막의 종료점을 파악하기가 난이하여 균일한 화학적기계적연마가 이루어지지 않기 때문에 생산수율이 떨어지는 문제점이 있었다.
상기와 같은 종래의 문제점들을 해결하기 위한 본 발명의 목적은, 콘택 패드의 패터닝 시 하드 마스크막이 불규칙적으로 식각되더라도, 상기 콘택 패드 상부의 콘택홀 내부에 형성되는 하부 전극을 균일한 저항값을 갖도록 형성하여 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 콘택 패드의 형성되는 하드 마스크막을 균일하게 제거하여 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 양태(aspect)에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판의 상부에서 상기 반도체 기판과 전기적으로 연결되는 콘택 패드의 형성 시 사용되는 제 1 하드 마스크막을 선 제거시킨 후, 상기 콘택 패드의 상부에서 형성되는 층간 절연막의 콘택홀을 관통하여 상기 콘택 패드와 전기적으로 연결되고, 상기 층간 절연막의 두께와 동일 또는 유사한 소정의 두께를 갖는 하부 전극을 형성하는 단계; 및 상기 하부 전극의 상부에 상변화 층 및 상부 전극을 형성하는 단계를 포함함을 특징으로 한다.
여기서, 상기 제 1 하드 마스크막은 상기 콘택 패드에 비해 선택비가 높은 식각 용액을 사용한 습식식각방법으로 제거하고, 상기 콘택홀은 상기 콘택 패드 상에 형성되는 상기 층간 절연막 상에서 상기 콘택 패드의 상부 상기 층간 절연막을 선택적으로 노출하는 제 2 하드 마스크막을 형성하고, 상기 제 2 하드 마스크막을 식각 마스크로 사용하는 건식식각공정을 통해 형성함이 바람직하다.
본 발명의 다른 양태는, 반도체 기판 상부의 제 1 층간 절연막에 형성된 제 1 콘택홀에 의해 선택적으로 상기 반도체 기판에 전기적으로 연결되는 콘택 플러그를 형성하는 단계; 콘택 플러그의 상부에서 전기적으로 연결되는 콘택 패드와 제 1 하드 마스크막을 형성하는 단계; 상기 콘택 패드와 및 상기 제 1 하드 마스크막의 주변에 제 2 층간 절연막을 형성하는 단계; 상기 제 1 하드 마스크막을 제거하여 상기 콘택 패드를 노출시키는 단계; 상기 콘택 패드가 노출된 반도체 기판 상에 제 3 층간 절연막을 형성하고, 상기 콘택 패드 상부의 상기 제 3 층간 절연막을 제거하여 상기 콘택 패드를 노출시키는 제 2 콘택홀을 형성하는 단계; 상기 반도체 기판 상에 금속층을 형성하여 상기 제 2 콘택홀을 매립하고, 상기 제 3 층간 절언막이 노출되도록 상기 반도체 기판을 평탄화하여 상기 제 3 층간 절연막의 두께와 동일 또는 유사한 두께를 갖는 하부 전극을 형성하는 단계; 및 상기 하부 전극의 상부에 소정 크기의 상변화 층과 상부 전극을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법이다.
여기서, 상기 제 1 하드 마스크막은 상기 콘택 패드에 비해 식각 선택비가 높은 식각 용액을 사용한 습식식각방법으로 제거하고, 상기 1 층간 절연막, 상기 제 2 층간 절연막, 또는 상기 제 3 층간 절연막은 HTO, MTO, MTON2O, TEOS, USG, SOG와 같은 열산화방법, 또는 HDP와 같은 화학기상증착방법 중 적어도 하나이상의 공정을 통해 형성된 실리콘 산화막을 포함하고, 상기 콘택 플러그는 상기 반도체 기판 상에 형성되는 트랜지스터의 게이트 스택 양측 소스/드레인 불순물영역에 연결되도록 형성하고, 상기 제 2 층간 절연막을 형성하는 단계는, 상기 제 1 하드 마스크막 및 제 1 층간 절연막 상에 소정 두께를 갖는 제 2 층간 절언막을 형성하고, 상기 제 1 하드 마스크막이 노출되도록 상기 반도체 기판을 평탄화함을 포함하고, 상기 제 2 콘택홀을 형성하는 단계는, 상기 콘택 패드가 노출된 상기 반도체 기판 상에 제 3 층간 절연막과 제 2 하드 마스크막을 적층하는 단계와, 상기 콘택 패드 상부에 형성된 상기 제 2 하드 마스크막 및 상기 제 3 층간 절연막을 제거하는 단계를 포함함이 바람직하다.
본 발명의 또 다른 양태는, 반도체 기판에 형성된 제 1 층간 절연막; 상기 제 1 층간 절연막에 형성된 제 1 콘택홀을 통해 반도체 기판에 전기적으로 연결되는 콘택 플러그; 상기 콘택 플러그의 상부에 형성된 콘택 패드; 상기 콘택 패드의 주변에서 상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막; 상기 콘택 패드 및 상기 제 2 층간 절연막의 상부에 형성된 제 3 층간 절연막; 상기 제 3 층간 절연막에서 상기 콘택 패드가 노출되도록 형성된 제 2 콘택홀을 관통하여 상기 콘택 패드와 전기적으로 연결되고, 상기 제 3 층간 절연막의 두께와 동일 또는 유사한 두께를 갖도록 형성된 하부 전극; 상기 하부 전극 및 상기 제 3 층간 절연막의 상부에서 적층되는 상변화층 및 상부 전극; 및 상기 상변화 층 및 상기 상부 전극의 주변에서 상기 제 3 층간 절연막 상에 형성된 제 4 층간 절연막을 포함함을 특징으로 하는 상변화 메모리 소자이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 본 발명의 카테고리를 벗어나지 않는 범위내에서 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 상변화 메모리 소자의 메모리 셀 어레이를 나타내는 평면도이고, 도 2의 메모리 셀 어레이의 등가 회로를 나타내는 회로도이고, 도 3은 상변화 메모리 소자에 적용된 상변화 물질막의 온도 및 시간에 대한 결정 구조 변화 곡선을 나타내는 그래프이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명에 따른 상변화 메모리 소자의 셀 어레이는 일방향으로 형성된 복수개의 비트 라인(10)과, 상기 비트 라인(10)에 수직하도록 형성된 복수개의 워드 라인(20)과, 상기 워드 라인(20) 및 상기 비트 라인(10)이 교차되는 부분에 형성된 복수개의 상변화 메모리 소자(30)와, 상기 상변화 메모리 소자(30)의 인접하여 상기 상변화 메모리 소자(30)에서 정보를 기록하거나 독출하기 위한 복수개의 억세스 억세스 트랜지스터(40)를 포함하여 구성된다.
여기서, 상기 억세스 억세스 트랜지스터(40)와 상기 상변화 메모리 소자(30) 는 상기 비트 라인(10)과 상기 워드 라인(20)가 서로 교차되는 부분에서 각각 하나씩 형성된다. 상기 억세스 억세스 트랜지스터(40)의 게이트 전극은 상기 워드 라인(20)에 전기적으로 연결되도록 형성된다. 또한, 상기 비트 라인(10)은 상기 억세스 억세스 트랜지스터(40)의 드레인 영역에 전기적으로 연결되도록 형성된다. 예컨대, n개의 워드 라인(20, WL0~WLn-1)과 m개의 비트 라인(10, BL0~BLm-1)은 메트릭스 구조를 갖도록 형성되며, 상기 n개의 워드 라인(20, WL0~WLn-1)과 m개의 비트 라인(10, BL0~BLm-1)이 교차되는 부분에 상변화 메모리 소자(30, Unit Cell:UC)이 n×m개의 수를 갖도록 배열되어 있다. 도시되지는 않았지만, 상기 셀 어레이의 주변 영역에는 각각의 상기 비트 라인(10)의 말단에 연결되어 상기 비트 라인(10)을 통해 인가되는 신호를 통해 상기 상변화 메모리 소자(30)에 저장된 정보를 독출하는 센서앰프가 형성된다. 하기에서는 반도체 소자의 집적도를 높이기 위해 하나의 비트 라인(10)을 공통 드레인 영역에 연결시키고, 상기 공통 드레인 영역의 양측에 형성되는 복수개의 억세스 억세스 트랜지스터(40)의 소스 영역에 각각의 상변화 메모리 소자(30)가 형성되는 스플릿(split) 구조의 셀 어레이 단면에 대하여 논하기로 한다.
또한, 상변화 메모리 소자(30)는 상기 억세스 억세스 트랜지스터(40)에 인가되는 억세스 신호에 의해 소정의 전류가 인가되면 소정의 저항값을 갖는 가변저항(R)에 대응되도록 형성되어 있다. 예컨대, 상기 상변화 메모리 소자(30)는 상기 비트 라인(10)이 연결되는 상기 공통 드레인의 대향되는 양측 또는 일측에 형성되는 소스 영역에 연결되며, 상기 소스 영역에 대향하여 상기 접지 단 또는 백바이어스 단으로 연결된다. 상기 상변화 메모리 소자(30)는 소정의 조건에 따라 상변화 또는 상전이가 이루어질 수 있는 프로그램(program) 가능한 상변화 물질로 구성된다. 예컨대, 상기 상변화 물질은 게르마늄(Ge), 안티몬(Sb) 및 텔루늄(Te)으로 구성된 칼코겐 화합물(GST: Ge-Sb-Te)을 포함한다. 또한, 상기 상변화 물질은 주울 열(Joule' heat)에 의해 고온으로 가열되어 상변화 또는 상전이가 이루어질 수 있다. 상기 상변화 물질에 소정의 전류를 흘려주어 주울 열을 발생시켜 상기 상변화 물질 자체를 고온으로 가열시킬 수 있다. 이때, 상기 주울 열은 상기 상변화 물질의 고유 저항 및 상기 상변화 물질에 인가된 전류와 시간에 비례하여 고온으로 상기 상변화 물질을 자체 가열시킬 수 있다. 예컨대, 상변화 물질막을 시간 T1동안 용융온도(melting Temperature:Tm, 약 610℃) 보다 높은 온도로 가열한 다음 급속히 냉각(quenching)시키면, 상기 상변화 물질막은 결정 구조가 불규칙적인 비정질 상태로 변하게 된다(라인 L1). 이때는 프로그램 상태, 즉 리세트 상태로서 데이터 '1'이 저장된다.
반면, 상변화 물질막을 결정화 온도(crystllization Temperature:Tc, 약 450℃)보다 높고 용융온도(약 610℃)보다는 낮은 온도에서 T1보다 긴 시간 T2동안 가열한 다음 서서히 냉각시키면, 상기 상변화 물질막은 결정 구조가 규칙성을 띠는 결정 상태로 변한다(라인 L2). 이때는 소거 상태, 즉 세트 상태로서 데이터 '0'이 저장된다. 일반적으로, 결정 구조를 갖는 상변화 물질막은 비결정질 구조를 갖는 상변화 물질막에 비해 비저항(relative resistance)이 현저하게 낮다. 따라서, 리드 동작에서는 상변화 물질막으로 이루어진 가변저항(R)을 통하여 흐르는 전류에 따른 전압차를 이용하여 데이터 '1' 또는 '0'을 감지하는 것이다.
또한, 비저항이 낮은 결정 구조를 갖는 상변화 물질막을 비정질 구조를 갖는 상변화 물질막로 변화시킬 경우, 상기 비정질 구조를 갖는 상변화 물질막을 결정질 구조를 갖는 상변화 물질막으로 변화시키기 위해 인가되는 전류에 비해 월등하게 높은 전류를 인가시켜야 한다는 제약이 따르게 된다. 따라서, 상기 상변화 물질막을 통과하는 전류를 줄이면서 상기 상변화 물질막과 접촉되는 하부 전극(도 4의 128)이 상기 상변화 물질막의 상변화 조건을 만족시킬 수 있도록 상기 상변화 물질막을 보조 가열할 수 있다. 이때, 상기 하부 전극(128)은 상기 결정 구조를 갖는 상변화 물질을 소정의 온도로 보조 가열하여 상기 결정 구조를 갖는 상변화 물질의 점성(viscosity)을 낮추고, 상기 결정 구조를 갖는 상변화 물질에서 비정질 상태를 갖는 상변화 물질로의 변화를 도울 수 있다.
도 4는 본 발명의 실시예에 따른 상변화 메모리 소자(30)를 나타내는 단면도이다.
도 4에 도시된 바와 같이, 본 발명의 상변화 메모리 소자(30)는 반도체 기판(100)에서 소자 분리막(50)에 의해 노출되는 활성영역에 형성된 복수개의 억세스 억세스 트랜지스터(40)와, 상기 억세스 억세스 트랜지스터(40)의 상부에 형성된 제 1 층간 절연막(110)과, 상기 제 1 층간 절연막(110)에 형성된 제 1 콘택홀(112)을 통해 반도체 기판(100)에 전기적으로 연결되는 제 1 콘택 플러그(114)와, 상기 제 1 콘택 플러그(114)의 상부에 형성된 콘택 패드(116)와, 상기 콘택 패드(116)의 주변에서 상기 제 1 층간 절연막(110) 상에 형성된 제 2 층간 절연막(120)과, 상기 콘택 패드(116) 및 상기 제 2 층간 절연막(120)의 상부에 형성된 제 3 층간 절연막(122)과, 상기 제 3 층간 절연막(122)에서 상기 콘택 패드(116)가 노출되도록 형성된 제 2 콘택홀(126)을 통해 상기 콘택 패드(116)와 전기적으로 연결되고, 상기 제 3 층간 절연막(122)의 두께와 동일 또는 유사한 두께를 갖도록 형성된 하부 전극(128)과, 상기 하부 전극(128) 및 상기 제 3 층간 절연막(122)의 상부에서 적층되는 상변화 층(130) 및 상부 전극(132)과, 상기 상변화 층(130) 및 상기 상부 전극(132)과, 상기 제 3 층간 절연막(122) 상에 형성된 제 4 층간 절연막(134)과, 상기 제 4 층간 절연막(134)에 형성된 제 3 콘택홀(136)을 통해 상기 상부 전극(132)과 연결되도록 형성된 제 2 콘택 플러그(138)와, 상기 제 2 콘택 플러그(138)의 상부에 형성된 금속 라인(140)을 포함하여 구성된다.
여기서, 상기 복수개의 억세스 억세스 트랜지스터(40)는 상기 활성영역의 상부에 게이트 절연막(도시하지 않음)을 개재하여 형성된 게이트 전극(42) 및 상기 게이트 전극(42)의 상부에 형성된 게이트 상부 절연막(44)을 포함하여 이루어지는 게이트 스택(도시하지 않음)과, 상기 게이트 스택의 측벽에 형성된 스페이서(46)와, 상기 스페이서(46)의 양측 상기 활성영역에 도전성 불순물로 도핑된 소스/드레인 불순물 영역을 포함하여 이루어진다. 도시되지는 않았지만, 상기 복수개의 억세스 억세스 트랜지스터(40)는 상기 게이트 스택 하부의 채널 영역(도시하지 않음)에 상기 소스/드레인 불순물 영역에 도핑되는 도전성 불순물과 반대되는 도전성을 갖는 도전성 불순물로 도핑된 채널 영역과, 상기 스페이서(46)의 하부에서 상기 소스/드레인 불순물영역(48)에 비해 저도즈의 상기 도전성 불순물로 도핑되고, 상기 소 스/드레인 불순물영역(48)에서 상기 채널 영역으로 확장되도록 형성된 확장 소스/드레인 불순물영역(Lightly Dopted Drain)을 더 포함하여 이루어진다. 예컨대, 상기 도전성 불순물은 B(붕소)와 같은 3족 불순물 또는 P, As와 같은 5족 불순물로 이루어진다.
또한, 상기 제 1 콘택 플러그(114)는 상기 제 1 층간 절연막(110)의 제 1 콘택홀(112)을 통해 상기 억세스 억세스 트랜지스터(40)의 상기 소스/드레인 불순물 영역과 전기적으로 연결된다. 이때, 상기 제 1 콘택 플러그(114)와 상기 소스/드레인 불순물 영역은 오믹 콘택 저항을 갖도록 연결된다. 예컨대, 상기 제 1 콘택 플러그(114)는 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 알루미늄(Al), 탄탈륨(Ta), 구리(Cu) 중 적어도 하나 이상을 포함하는 금속층으로 이루어진다.
상기 콘택 패드(116)는 상기 제 1 콘택 플러그(114)와 상기 제 1 층간 절연막(110)의 상부에 형성되는 금속층이 패터닝되어 형성된다. 예컨대, 상기 콘택 패드(116)는 텅스텐(W), 알루미늄(Al), 알루미늄(Al), 탄탈륨(Ta) 중 적어도 하나 이상을 포함하는 금속층으로 이루어진다. 상기 콘택 패드(116)는 상기 제 2 층간 절연막(120)에 비해 먼저 상기 제 1 콘택 플러그(114)와 상기 제 1 층간 절연막(110) 상에 형성된다. 예컨대, 스플릿 구조의 셀 어레이에서 복수개의 억세스 억세스 트랜지스터(40)사이의 공통 드레인 불순물영역(48a)에 상기 제 1 콘택 플러그(114)에 의해 전기적으로 연결되는 상기 콘택 패드(116)는 비트 라인(10)으로 이루어진다. 이때, 상기 비트 라인(10)은 제 1 층간 절연막(110)의 제 1 콘택홀(112)을 매립하 여 형성되는 제 1 콘택 플러그(114)에 비해, 상기 제 1 콘택 플러그(114)와 상기 제 1 층간 절연막(110) 상에 형성되는 도전성 금속층을 이용하여 패터닝되는 콘택 패드(116)로서 쉽게 형성될 수 있다. 또한, 상기 비트 라인(10)과 같은 배선의 선폭이 줄어들고 정교해짐에 따라 포토레지스트막을 식각 마스크로 사용하여 상기 금속층이 패터닝되는 것 보다, 상기 금속층의 상부에 실리콘 질화막과 같은 제 1 하드 마스크막(118)을 형성하고 상기 제 1 하드 마스크막(118)을 상기 포토레지스트막으로 패터닝한 후 상기 제 1 하드 마스크막(118)을 식각 마스크로 사용하여 상기 금속층이 패터닝 되는 것이 상기 콘택 패드(116) 및 상기 비트 라인(10)을 용이하게 형성할 수 있다. 상기 제 1 하드 마스크막(118)은 상기 콘택 패드(116) 및 상기 비트 라인(10)의 형성 시 노출되는 부분의 간격과 넓이에 따라 상기 반도체 기판(100)의 전면에서 불균일하게 식각될 수 있다. 예컨대, 상기 비트 라인(10)의 상부와 상기 비트 라인(10)의 양측 상기 콘택 패드(116)사이의 간격은 좁지만, 상기 소자 분리막(50)의 양측 상기 콘택 패드(116)간의 간격은 넓기 때문에 상기 제 1 하드 마스크막(118)을 식각 마스크로 사용하는 건식식각공정 시 상기 제 1 하드 마스크막(118)이 불균일하게 식각될 수 있다.
상기 제 2 층간 절연막(120)은 상기 콘택 패드(116) 및 상기 비트 라인(10)과, 상기 제 1 하드 마스크막(118)이 형성된 반도체 기판(100)의 전면에 형성되고, 상기 제 1 하드 마스크막(118)을 식각 정지막으로 사용하여 상기 반도체 기판(100)이 평탄화된다. 이후, 상기 제 1 하드 마스크막(118)은 습식 식각방법을 통해 제거된다.
따라서, 본 발명에 따른 상변화 메모리 소자(30)는 상기 콘택 패드(116) 상에 형성되는 불균일한 두께를 갖는 제 1 하드 마스크막(118)이 선 제거됨으로, 종래의 불균일한 두께를 갖는 상기 제 1 하드 마스크막(118)을 식각 마스크막으로 사용하여 후속에서 형성되는 제 3 층간 절연막(122)의 제 2 콘택홀(126) 형성 시 종래의 상기 제 1 하드 마스크막(118)의 불균일한 두께에 의해 유발되었던 언더 컷 문제점을 극복토록 할 수 있다.
또한, 상기 콘택 패드(116) 상에 형성되는 제 1 하드 마스크막(118)이 상기 하부 전극(128)의 형성 이전에 제거됨으로서, 상기 콘택 패드(116)의 형성 시 불균일한 두께를 갖도록 식각되는 하드 마스크막에 의해 이후 공정에서 상기 하부 전극(128)의 저항값이 달라지게 하는 요인을 제거할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
상기 제 3 층간 절연막(122)은 상기 하부 전극(128)의 길이를 정의하는 두께를 갖도록 형성된다. 상기 제 3 층간 절연막(122)은 상기 콘택 패드(116)와 상기 제 2 층간 절연막(120)의 상부에 형성된다. 또한, 상기 제 3 층간 절연막(122)은 상기 콘택 패드(116)의 상부를 노출시키는 제 2 콘택홀(126)이 형성된다. 이후, 상기 제 2 콘택홀(126)의 내부를 매립하는 금속층이 형성되고, 상기 제 3 층간 절연막(122)이 노출되도록 상기 금속층이 제거되고 상기 반도체 기판(100)이 평탄화되어 상기 하부 전극(128)이 형성될 수 있다.
상술한 바와 같이, 상기 하부 전극(128)은 상기 콘택 패드(116)와 전기적으로 접속되어 상기 상변화 물질막에 소정 크기의 전류를 흘릴 수 있다. 또한, 상기 하부 전극(128)은 상기 상변화 물질막과 접촉되어 상기 전류에 의해 상기 상변화 물질막을 소정의 온도로 보조 가열시킬 수 있다. 이때, 상기 하부 전극(128)의 저항값은 상기 비정질 상태의 상기 상변화 물질막을 결정 상태로 가변시키는 상변화 또는 상전이에 기여도에 비해 상기 결정 상태의 상변화 물질막을 상기 비정질 상태로 가변시키는 상변화 또는 상전이에 기여도가 높도록 설정된다. 예컨대, 상기 하부 전극(128)의 저항값은 상기 상변화 물질막이 비정질 상태일 때보다는 낮고, 상기 상변화 물질이 결정 상태보다는 높게 설정된다. 따라서, 상기 하부 전극(128)은 일정한 저항값을 갖도록 설계되어야만 상기 상변화 물질막을 일정한 온도로 보조 가열하고, 상기 상변화 물질막의 상변화 또는 상전이 조건을 균일하게 만들 수 있다. 이때, 상기 하부 전극(128)의 저항값은 상기 하부 전극(128)을 이루는 금속층의 비저항과, 상기 하부 전극(128)의 높이에 대응되는 길이에 비례하고, 상기 제 2 콘택홀(126)의 개구 단면에 대응되는 상기 하부 전극(128)의 단면에 반비례한다. 여기서, 상기 금속층의 비저항은 상기 하부 전극(128)을 구성하는 금속층의 종류에 따라 결정되며, 상기 제 2 콘택홀(126)의 개구 단면은 패터닝 공정의 재현성에 따라 결정될 수 있다. 또한, 상기 하부 전극(128)의 높이는 상기 콘택 패드(116)의 표면에서부터 상기 제 3 층간 절언막의 상부 표면에 대응되는 높이에 해당된다. 상술한 바와 같이, 상기 콘택 패드(116)의 상부에서 형성되는 상기 제 1 하드 마스크막(118)이 선 제거되고, 상기 콘택 패드(116)의 상부에 형성되는 제 3 층간 절연막(122)의 상기 제 2 콘택홀(126) 형성 시 상기 제 1 하드 마스크막(118)이 없이 상기 콘택 패드(116)을 노출시키는 건식식각공정이 이루어질 수 있기 때문에 상기 건 식식각공정에 의해 상기 콘택 패드(116)가 불균일하게 식각되거나, 언더 컷되는 것을 방지토록 할 수 있다. 또한, 상기 하부 전극(128)은 상기 콘택 패드(116)와 상기 상변화 층(130)사이에서 오믹 콘택 저항을 갖도록 형성되어야 한다. 예컨대, 상기 하부 전극(128)은 티타늄(Ti), 질화 티타늄(TiN), 산질화 티타늄(TiON) 중 적어도 하나 이상으로 이루어진 티타늄(Ti) 계열의 금속층을 포함하여 형성되어 상기 오믹 콘택 저항을 갖도록 형성될 수 있다.
상기 상변화 층(130)은 상변화 메모리 소자(30)가 독창적인 특성을 나타내도록 하는 주요 구성 요소로서, 상기 억세스 억세스 트랜지스터(40)에서 인가되는 전류의 크기에 따라 주울 열을 발생시켜 결과적으로 저항값이 서로 다른 결정 상태 또는 비정질 상태를 갖는다. 예컨대, 상기 상변화 층(130)을 구성하는 상변화 물질은 Ge, Sb, Te, Se, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물 또는 합금으로 구성되는 물질군에서 선택되는 물질중의 어느 하나로 이루어진다. 보다 구체적으로, 게르마늄(Ge), 비스티윰(Sb) 및 텔네늄(Te)으로 조성된 켈코겐 화합물(이하, GST(Ge-Sb-Te)라 칭함)이 대표적으로 사용될 수 있다. 또한, 상기한 GST 이외에 사용될 수 있는 켈코겐 화합물로는, As-Sb-Te, As-Gb-Te, As-Gb-Sb-Te, Sn-Sn-Te, In-Sn-Sn-Te, Ag-In-Sb-Te, 5A족 원소(Ta, Nb, V)-Sb-Te, 5A족 원소(Ta, Nb, V)-Sb-Se, 6A족 원소(W, Mo, Cr)-Sb-Te, 6A족 원소(W, Mo, Cr)-Sb-Se 등이 사용될 수 있다. 또한, 상기 화합물에 질소를 더 포함시켜 사용하는 것도 가능하다. 상기 상변화 물질층은 약 100℃~300℃의 온도하에서 약 100Å~1000Å 두께를 갖도록 형성된다.
상기 상부 전극(132)은 상기 하부 전극(128)에 대향되는 상기 상변화 층(130)의 상부에 형성되어 상기 접지 단 또는 백바이어스 단으로 상기 전류를 흘릴 수 있도록 형성된다. 또한, 상기 상부 전극(132)은 상기 상변화 층(130)이 상부로 노출되지 않고, 상기 상변화 층(130)의 상부를 커버링하도록 적층되어 형성된다. 예컨대, 상기 상부 전극(132)은 질소를 포함하는 도전성 물질, 금속, 금속과 금속 실리사이드의 이중막, 합금, 금속 산화질화물 또는 도전성 탄소화합물로 형성할 수 있다. 보다 구체적으로, TiN, TaN, WN, MoN, NbN, TiSiN, TiAlN, TiBN, ZrSiN, WSiN, WBN, ZrAlN, MoSiN, MoAlN, TaSiN, TaAlN등과 같이 질소 원소를 포함하는 도전성 물질, 또는 Ti, W, Mo, Ta, TiSi, TaSi, TiW, TiON, TiAlON, WON, TaON 등으로 이루어진 그룹에서 선택된 어느 하나 또는 이들의 조합으로 이루어진 도전성 물질막으로 형성될 수 있다.
상기 제 4 층간 절연막(134)은 상기 상변화 층(130) 및 상기 상부 전극(132)의 상부에 소정의 두께를 갖도록 형성된다. 또한, 상기 상변화 층(130) 및 상기 상부 전극(132)의 상부에서 돌출되지 않도록 화학적기계적연마에 의해 평탄화된다. 그리고, 상기 상부 전극(132)이 노출되도록 상기 제 3 콘택홀(136)이 형성된다. 상기 제 3 콘택홀(136)은 평탄화된 상기 제 4 층간 절연막(134)의 상부에 제 3 하드 마스크막(도시되지 않음)이 형성된 후, 포토레지스트막을 식각마스크로 사용하여 상기 상기 제 3 하드 마스크막이 먼저 패터닝되고, 상기 제 3 하드 마스크막을 식각마스크로 사용하는 건식식각 공정에 의해 상기 상부 전극(132)이 노출되도록 상기 제 4 층간 절연막(134)이 제거됨으로서 형성될 수 있다. 예컨대, 상기 제 4 층 간 절연막(134)은 SiO2, HTO, MTO, MTON2O, TEOS, USG, SOG, 또는 HDP등의 산화막으로 이루어진다. 도시되지는 않았지만, 상기 제 4 층간 절연막(134)에 함유되는 산화물 성분이 상기 상변화 층(130) 및 상기 상부 전극(132)으로 확산되지 않도록 상기 상변화 층(130) 및 상기 상부 전극(132)을 커버링하는 보호막이 더 형성될 수도 있다. 예컨대, 상기 보호막은 실리콘 질화막으로 이루어진다.
상기 제 2 콘택 플러그(138)는 상기 제 3 콘택홀(136)을 매립하도록 형성되며, 상기 제 2 콘택 플러그(138)의 상부에 형성되는 금속 라인(140)은 통상의 금속(metal) 증착 공정 및 포토공정에 의해 형성될 수 있다. 상기 제 2 콘택 플러그(138)는 상기 상부 전극(132)과 상기 금속 라인(140)을 연결하는 비어 콘택(via contact)으로 칭해질 수 있으며, 상기 금속 라인(140)은 상기 접지 단 또는 백바이어스 단으로 연결되도록 형성된다.
따라서, 본 발명에 따른 상변화 메모리 소자(30)는 콘택 패드(116) 상에 형성되는 불균일한 두께를 갖는 제 1 하드 마스크막(118)이 선 제거하여, 후속에서 형성되는 제 3 층간 절연막(122)의 제 2 콘택홀(126) 형성 시 종래의 상기 제 1 하드 마스크막(118)의 불균일한 두께에 의해 유발되었던 언더 컷 문제점을 방지토록 하여 생산수율을 증대 또는 극대화할 수 있다.
이와 같이 구성되는 본 발명의 상변화 메모리 소자(30)의 제조방법을 설명하면 다음과 같다.
도 5a 내지 도 5l은 본 발명의 실시예에 따른 상변화 메모리 소자(30)의 제 조방법을 나타내는 공정단면도이다.
도 5a에 도시된 바와 같이, 본 발명의 상변화 메모리 소자(30)의 제조방법은 먼저, 반도체 기판(100)의 활성영역을 분리시키는 소자 분리막(50)을 형성하고, 상기 소자 분리막(50)에 의해 상기 활성영역이 분리된 상기 반도체 기판(100) 상에 억세스 억세스 트랜지스터(40)를 형성한다.
여기서, 상기 소자 분리막(50)은 상기 반도체 기판(100) 상에 소정 깊이의 복수개의 트렌치를 형성하고, 상기 트렌치의 상부에 실리콘 산화막을 형성하고, 상기 반도체 기판(100)이 노출되도록 상기 반도체 기판(100)을 평탄화하여 상기 활성영역이 분리되어 형성될 수 있다.
또한, 상기 억세스 억세스 트랜지스터(40)는 상기 소자 분리막(50)에 의해 선택적으로 노출되는 상기 활성영역의 채널 영역의 상부에서 게이트 절연막과, 게이트 전극(42), 및 게이트 상부 절연막(44)으로 이루어진 게이트 스택을 형성한 후, 상기 게이트 스택의 양측에 형성되는 스페이서(46)와 상기 채널 영역의 양측 활성영역에 소스/드레인 불순물 영역의 순서로 형성될 수 있다.
예컨대, 상기 게이트 스택의 형성과정을 살펴보면, 상기 소자 분리막(50)이 형성된 반도체 기판(100) 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 상기 게이트 전극(42)과 상기 게이트 상부 절연막(44)을 형성하고, 상기 게이트 상부 절연막(44)에 포토레지스트막을 형성하고 패터닝한다. 이때, 상기 포토레지스트막은 상기 채널 영역의 상부에서만 남도록 형성되며, 상기 포토레지스트막을 식각 마스크막으로 사용하여 상기 게이트 상부 절연막(44), 상기 게이트 전극(42), 및 상기 게이트 절연막을 순차적으로 건식식각하여 상기 게이트 스택이 형성되도록 할 수 있다. 그 후, 상기 게이트 스택의 형성 이후 상기 게이트 상부 절연막(44)을 이온주입 마스크막으로 사용하여 상기 채널 영역에 인접하는 상기 활성 영역에 상기 확장 소스/드레인 불순물영역을 형성한다. 상기 확장 소스/드레인 불순물영역이 형성된 반도체 기판(100) 상에 화학기상증착방법으로 실리콘 질화막을 일정한 두께를 갖도록 형성하고, 상기 반도체 기판(100)의 상기 활성영역이 노출되도록 상기 실리콘 질화막을 비등방적으로 식각하여 상기 게이트 스택의 측벽에 스페이서(46)를 형성한다. 여기서, 상기 게이트 절연막은 급속 열처리공정 또는 화학기상증착방법으로 형성된 실리콘 산화막 또는 실리콘 산질화막으로 이루어진다. 또한, 상기 게이트 전극(42)은 화학기상증착방법으로 형성되고, 도전성 불순물을 포함하는 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 텅스텐, 알루미늄과 같은 금속층을 포함하여 이루어진다. 상기 게이트 상부 절연막(44)은 상기 게이트 전극(42) 및 상기 게이트 절연막의 상기 건식식각 공정 시 상기 포토레지스트막을 대신하여 식각 마스크로 사용될 수도 있다. 상기 스페이서(46)는 상기 게이트 스택의 측벽에서 상기 게이트 전극(42)이 노출되는 것을 방지토록 할 수 있고, 상기 소스/드레인 불순물 영역의 이온주입마스크로 사용될 수 있다. 그리고, 상기 게이트 상부 절연막(44) 및 상기 스페이서(46)를 이온주입마스크로 사용하여 상기 확장 소스/드레인 불순물영역에 이온주입된 도전성 불순물의 도즈량에 비해 높은 도즈량을 갖는 도전성 불순물을 이온주입하여 소스/드레인 불순물영역(48)을 형성한다. 상기 소스/드레인 불순물영역(48)은 후속에서 제 1 콘택 플러그(114)와 오믹 콘택 저항 을 갖도록 접합된다.
도 5b에 도시된 바와 같이, 상기 억세스 억세스 트랜지스터(40)가 형성된 반도체 기판(100) 상에 제 1 층간 절연막(110)을 소정의 두께를 갖도록 형성하고, 상기 억세스 억세스 트랜지스터(40)의 소스/드레인 불순물영역(48)이 노출되는 제 1 콘택홀(112)을 형성한다. 예컨대, 상기 제 1 층간 절연막(110)은 HTO(High Temperature Oxide), MTO(Middle Temperature Oxide), MTON2O(Middle Temperature Oxide Nitride Oxide)방법과 같은 열산화 방법과, TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma oxide)방법이 적용되는 화학기상증착방법통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 상기 제 1 층간 절연막(110)의 형성과정에 영향을 미치는 압력, 온도, 에너지에 따라 대기압 분위기하에서 이루어지는 APCVD(Atmospheric Pressure Chemical Vapor Deposition), 저압 분위기하에서 이루어지는 LPCVD(Low Pressure CVD), 플라즈마 분위기하에서 이루어지는 PECVD(Plasma Enhanced CVD) 공정을 통해 형성될 수 있다.
또한, 상기 화학기상증착방법에 의해 반도체 상에서 균일한 두께를 갖도록 형성되는 상기 제 1 층간 절언막을 화학적기계적연마방법으로 평탄화하여 상기 제 1 콘택홀(112)의 형성을 용이하게 할 수 있다. 예컨대, 상기 제 1 콘택홀(112)은 상기 소스/드레인 불순물영역(48)의 상부에 형성된 상기 제 1 층간 절언막을 선택적으로 노출시키는 포토레지스트막 또는 더미 하드 마스크막(도시하지 않음)을 식각 마스크로 사용하는 건식식각방법으로 상기 제 1 층간 절언막을 제거하여 상기 소스/드레인 불순물영역(48)을 노출시키도록 형성된다. 예컨대, 상기 제 1 층간 절언막이 약 2000Å정도의 두께를 갖는 고밀도 플라즈마 산화막으로 이루어질 경우, 건식식각설비의 프로세스 챔버 내부의 압력은 예컨대 35mT, RF 파워는 400W로 유지하는 것이 바람직하다. 그리고, CH2F2(20SCCM), O2(20SCCM) 및 Ar(180SCCM)을 프로세스 챔버 내부로 주입하여 약 57초간 식각 공정을 실시하여 제 1 콘택홀(112)을 형성할 수 있다.
도 5c에 도시된 바와 같이, 상기 제 1 층간 절언막이 형성된 상기 반도체 기판(100)의 전면에 도전성 금속층을 형성하여 상기 제 1 층간 절언막에 형성된 상기 콘택홀을 매립하고, 상기 제 1 층간 절언막이 노출되도록 상기 반도체 기판(100)의 전면을 평탄화하여 상기 콘택홀을 통해 상기 소스/드레인 불순물영역(48)과 전기적으로 연결되는 제 1 콘택 플러그(114)를 형성한다. 예컨대, 상기 제 1 콘택 플러그(114)는 도전성 불순물로 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 알루미늄(Al), 탄탈륨(Ta), 구리(Cu) 중 적어도 하나 이상을 포함하는 도전성 금속층으로 이루지며, 화학기상증착방법으로 형성될 수 있다.
5d에 도시된 바와 같이, 상기 제 1 콘택 플러그(114)가 형성된 반도체 기판(100)에 상에 소정 두께를 갖는 도전성 금속층과, 상기 제 1 콘택 플러그(114) 상부의 상기 도전성 금속층만을 선택적으로 커버링하는 제 1 하드 마스크막(118)을 형성하고, 상기 제 1 하드 마스크막(118)을 식각 마스크로 사용한 건식식각방법으로 상기 도전성 금속층을 제거하여 콘택 패드(116)를 형성한다. 여기서, 상기 콘택 패드(116)는 스퍼터링방법과 같은 물리증착방법과, 화학기상증착방법을 이용하여 형성될 수 있으며, 후속에서 형성될 금속층으로서 하부 전극(128)과 전기적으로 연결될 때 오믹 콘택 저항을 줄이기 위해 텅스텐(W), 알루미늄(Al)과 같은 순수 금속층으로 이루어진다. 상기 콘택 패드(116)는 상기 복수개의 억세스 억세스 트랜지스터(40) 사이에 형성되는 제 1 콘택 플러그(114)에 의해 전기적으로 연결되는 비트 라인(10)으로 이루어질 수도 있다. 이때, 상기 비트 라인(10)의 선폭을 일정하게 만들기 위해서는 포토레지스트막과 같은 유연성이 높은 박막을 식각 마스크로 사용하기가 난이하다. 따라서, 상기 포토레지스트막을 이용하여 단단한 박막으로 이루어지는 상기 제 1 하드 마스크막(118)을 형성하고, 상기 제 1 하드 마스크막(118)을 식각 마스크로 사용한 건식식각방법으로 일정한 선폭을 갖는 상기 비트 라인(10)과 상기 콘택 패드(116)를 형성할 수 있다. 예컨대, 상기 제 1 하드 마스크막(118)은 화학기상증착방법으로 형성된 실리콘 질화막을 포함하여 이루어진다. 여기서, 상기 포토레지스트막은 상기 제 1 하드 마스크막(118)의 패터닝이 종료되면 에싱공정을 통해 제거된다. 또한, 상기 제 1 하드 마스크막(118)을 식각 마스크막으로 사용하는 건식식각공정 시, 상기 제 1 하드 마스크막(118)에 의해 노출되는 상기 도전성 금속층이 제거됨과 동시에 상기 제 1 하드 마스크막(118)이 희생되면서 제거될 수 있다. 이때, 상기 제 1 하드 마스크막(118)은 상기 도전성 금속층의 건식식각 공정 시 상기 도전성 금속층을 제거하는 식각반응 가스에 의해 반응되는 선택비가 상기 도전성 금속층에 비해 낮다. 또한, 상기 식각반응 가스에 의해 상기 제 1 하드 마스크막(118)이 노출되는 단면의 면적과, 선폭에 따라 상기 반도체 기 판(100)의 전면에서 불균일하게 식각될 수 있다. 예컨대, 상기 콘택 패드(116)의 중심에 비해 모서리 부분으로 상기 식각반응 가스가 쉽게 유동되므로, 상기 콘택 패드(116)는 중심부분이 두껍게 형성되고, 상기 모서리 부분이 상대적으로 얇게 형성된다. 또한, 상기 콘택 패드(116)가 밀집되어 형성되는 셀 영역에 비해 상기 콘택 패드(116)가 여유롭게 형성되는 페리 영역에서 더 얇은 두께의 제 1 하드 마스크막(118)이 존재할 수 있다.
도 5e에 도시된 바와 같이, 상기 제 1 하드 마스크막(118) 및 제 1 층간 절연막(110) 상에 소정 두께를 갖는 제 2 층간 절언막을 형성하고, 상기 제 1 하드 마스크막(118)이 노출되도록 상기 제 2 층간 절연막(120)을 평탄화한다. 여기서, 상기 제 2 층간 절연막(120)은 상기 콘택 패드(116)와, 상기 콘택 패드(116) 상부에 형성된 상기 제 1 하드 마스크막(118)의 높이에 대응되는 두께를 갖도록 형성된다. 예컨대, 상기 제 2 층간 절연막(120)은 상기 제 1 층간 절연막(110)과 마찬가지로, 화학기상증착방법을 통해 형성되는 HTO(High Temperature Oxide), MTO(Middle Temperature Oxide), MTON2O(Middle Temperature Oxide Nitride Oxide)방법과 같은 열산화방법과, TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma)방법이 적용되는 화학기상증착방법을 통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 상기 제 2 층간 절연막(120)은 상기 제 1 층간 절연막(110)의 상부와 상기 제 1 하드 마스크막(118)의 상부에서 소정의 단차를 갖고 형성됨으로 후속의 제 3 층간 절연막(122)의 형성을 용이하도록 하기 위해 화학적기 계적연마방법을 통해 평탄화된다. 이때, 상기 화학적기계적연마방법을 통해 상기 제 1 하드 마스크막(118)이 제거될 수도 있으나, 상기 화학적기계적연마방법을 통해 도전성 금속층으로 이루어지는 상기 콘택 패드(116)가 노출되는 정확한 시점을 판단하기가 난이하고, 상기 콘택 패드(116)가 화학적기계적연마 설비에서 사용되는 강산성 화학약품을 포함하는 연마제에 쉽게 손상될 수 있다.
도 5f에 도시된 바와 같이, 상기 제 2 층간 절연막(120)에 의해 노출되는 제 1 하드 마스크막(118)을 제거한다. 예컨대, 상기 제 1 하드 마스크막(118)은 인산을 포함하는 식각 용액으로 사용하는 습식 식각 공정에 의해 제거될 수 있다. 이때, 상기 습식 식각 공정은 타임 식각공정을 이용하여 상기 콘택 패드(116) 상에 형성된 상기 제 1 하드 마스크막(118)을 제거시킬 수 있다. 상기 제 1 하드 마스크막(118)이 제거될 때, 상기 제 2 층간 절연막(120) 또한 식각될 수 있다. 이때, 상기 콘택 패드(116)와 상기 제 2 층간 절연막(120)의 높이에 의한 단차가 유발될 수도 있다. 상기 식각 용액의 선택비는 상기 콘택 패드(116)에 비해 상기 제 1 하드 마스크막(118)이 높은 것이 사용된다. 또한, 상기 제 1 하드 마스크막(118)과 상기 제 2 층간 절연막(120)은 상기 식각 용액의 선택비가 동일 또는 유사함이 바람직하다. 상기 제 2 층간 절연막(120)보다 상기 제 1 하드 마스크막(118)의 식각비가 우수한 식각 용액이 사용되거나, 상기 제 1 하드 마스크막(118)에 비해 상기 제 2 층간 절연막(120)의 식각 선택비가 높은 상기 식각 용액이 사용되어도 무방하다. 따라서, 상기 콘택 패드(116)보다 상기 제 1 하드 마스크막(118)의 식각 선택비가 우수한 식각용액을 사용한 습식 식각공정으로 상기 제 1 하드 마스크막(118)을 제거 하여 상기 콘택 패드(116)를 제 2 층간 절연막(120)에 의해 노출되도록 할 수 있다. 따라서, 본 발명에 따른 상변화 메모리 소자(30)의 제조방법은 콘택 패드(116)의 형성 시 사용되는 제 1 하드 마스크막(118)을 습식식각하여 상기 콘택 패드(116) 상에서 상기 제 1 하드 마스크막(118)을 균일하게 제거할 수 있다.
도 5g에 도시된 바와 같이, 상기 콘택 패드(116)가 노출되는 반도체 기판(100)의 전면에 제 3 층간 절연막(122)과 제 2 하드 마스크막(124)을 적층하고, 상기 콘택 패드(116) 상부의 상기 제 2 하드 마스크막(124)과 상기 제 3 층간 절연막(122)을 제거하여 제 2 콘택홀(126)을 형성한다. 여기서, 상기 제 3 층간 절연막(122)과 제 2 하드 마스크막(124)은 화학기상증착방법이 이루어지는 하나의 프로세스 챔버에서 인시츄로 형성되거나, 각각의 프로세스 챔버에서 형성될 수 있다. 예컨대, 상기 제 3 층간 절연막(122)은 상기 제 1 층간 절연막(110)과 상기 제 2 층간 절연막(120)과 마찬가지로, 화학기상증착방법으로 형성되는 HTO(High Temperature Oxide), MTO(Middle Temperature Oxide), MTON2O(Middle Temperature Oxide Nitride Oxide)방법과 같은 열산화 방법과, TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma)방법이 적용되는 화학기상증착방법을 통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 또한, 상기 제 2 하드 마스크막(124)은 상기 화학기상증착방법으로 형성되는 실리콘 질화막을 포함하여 이루어진다. 상기 제 2 하드 마스크막(124)은 상기 제 1 하드 마스크막(118)과 마찬가지로, 상기 콘택 패드(116) 상의 상기 제 2 하드 마스크막(124)을 국부적으로 노출시키는 포토 레지스트막을 형성하고, 상기 포토레지스트막을 식각 마스크로 사용한 건식식각공정으로 상기 제 2 하드 마스크막(124)을 패터닝하고, 상기 포토레지스트막을 에싱처리하여 형성될 수 있다. 그후, 상기 제 2 하드 마스크막(124)을 식각 마스크로 사용한 건식식각공정으로 상기 콘택 패드(116) 상부의 상기 제 3 층간 절연막(122)을 제거하여 상기 제 2 콘택홀(126)을 형성할 수 있다. 예컨대, 상기 제 3 층간 절연막(122)은 CH2F2, CF4와 같은 화학성분을 주성분으로 하는 식각반응 가스에 의해 제거될 수 있으며, 약 500Å정도의 두께를 갖는 상기 제 3 층간 절연막(122)이 약 45W정도의 RF파워에서 CF4(80SCCM) 및 O2(20SCCM)정도의 유량을 갖는 상기 식각반응 가스에 의해 약 30초만에 제거될 수 있다.
도 5h에 도시된 바와 같이, 상기 제 2 콘택홀(126)의 내부에 상기 하부 전극(128)을 형성한다. 여기서, 상기 하부 전극(128)은 상기 제 2 콘택홀(126)이 형성된 반도체 기판(100)의 전면에 도전성 금속층이 형성되어 상기 제 2 콘택홀(126)이 매립되고, 상기 제 3 층간 절연막(122)이 노출되도록 상기 도전성 금속층이 제거되어 상기 반도체 기판(100)이 평탄화됨으로서 형성될 수 있다. 예컨대, 상기 하부 전극(128)은 화학기상증착방법을 통해 티타늄(Ti), 질화 티타늄(TiN), 산질화 티타늄(TiON) 중 적어도 하나 이상으로 이루어진 티타늄(Ti) 계열의 금속층을 포함하여 형성된다. 상기 하부 전극(128)은 상기 콘택 패드(116) 시 사용된 상기 제 1 하드 마스크막(118)이 제거된 후, 상기 콘택 패드(116)의 상부에 형성되는 상기 제 3 층간 절연막(122)에 형성된 제 2 콘택홀(126)의 높이에 대응되는 높이 또는 길이를 갖도록 형성될 수 있다.
따라서, 본 발명에 따른 상변화 메모리 소자(30)의 제조방법은 콘택 패드(116)의 패터닝 시 사용되는 제 1 하드 마스크막(118)을 선 제거하고 상기 콘택 패드(116) 상에 형성되는 제 3 층간 절언막에서 상기 콘택 패드(116)를 노출시키는 제 2 콘택홀(126)을 형성하여 상기 제 1 하드 마스크막(118)이 불규칙적으로 식각되더라도, 상기 콘택 패드(116) 상부의 제 2 콘택홀(126) 내부에 형성되는 하부 전극(128)을 균일한 저항값을 갖도록 형성토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
또한, 콘택 패드(116)의 형성 시 사용되는 제 1 하드 마스크막(118)을 습식식각하여 상기 콘택 패드(116) 상에서 상기 제 1 하드 마스크막(118)을 균일하게 제거하고, 상기 콘택 패드(116) 상에 형성되는 하부 전극(128)의 높이에 대응되는 길이를 균일하게 형성토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
이때, 상기 하부 전극(128)의 바닥은 상기 제 3 층간 절연막(122)에 형성된 콘택홀에 의해 노출되는 상기 콘택 패드(116)의 상부 표면이 될 수 있고, 상기 하부 전극(128)의 상단은 상기 제 3 층간 절연막(122)의 연장선상이 될 수 있다. 상기 제 2 하드 마스크막(124)은 상기 하부 전극(128)의 형성 시 평탄화되면서 제거된다. 예컨대, 상기 제 2 하드 마스크막(124)을 이후의 공정에서 연속적으로 사용되도록 제거하지 않을 수 있으나, 상기 제 2 콘택홀(126) 내에 매립되는 상기 하부 전극(128)의 높이가 불규칙적일 수 있기 때문에 제거되어야만 한다.
도 5i에 도시된 바와 같이, 상기 하부 전극(128)의 상부에 노드가 분리된 상변화 층(130) 및 상부 전극(132)을 형성한다. 여기서, 상기 상변화 층(130) 및 상부 전극(132)은 상기 하부 전극(128)이 형성된 반도체 기판(100)에 상변화 물질과, 도전성 금속층을 적층하고, 상기 하부 전극(128) 상부의 상기 상변화 물질 및 상기 도전성 금속층이 남도록 패터닝함으로서 형성될 수 있다. 예컨대, 상기 상변화 층(130)은 Ge, Sb, Te, Se, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물 또는 합금으로 구성되는 물질군에서 선택되는 물질중의 어느 하나로서, 상기 물질군의 혼합비에 따라 상변화 조건이 달라질 수 있으므로 혼합비의 조절이 용이한 화학기상증착방법을 통해 형성될 수 있다. 상기 상변화 층(130)은 증착 초기의 상태가 비정질 상태를 갖도록 약 100℃~300℃에서 형성될 수 있다. 또한, 상기 상부 전극(132)은 상기 하부 전극(128)과 동일 또는 유사한 도전성 금속층으로 이루어질 수 있으며, 화학기상증착방법 또는 스퍼터링방법과 같은 물리증착방법에 의해 형성된다. 이때, 상기 상부 전극(132)은 상기 상변화 층(130)의 초기 상태를 변화시키지 않을 조건, 즉 온도이하에 서 형성된다. 왜냐하면, 상기 상변화 층(130)은 상기 상부 전극(132) 및 상기 하부 전극(128)을 통해 인가되는 전류에 의해 상변화 또는 상전이가 이루어질 수 있다. 또한, 상기 상변화층은 상기 하부 전극(128) 또는 상부 전극(132)에 인접하는 표면부터 벌크로 결정 상태를 갖도록 상변화 또는 상전이가 이루어진다. 그러나, 상기 상부 전극(132) 또는 하부 전극(128)에서부터 가장 거리가 먼 상기 상변화 층(130)의 모서리 부분에 결정 상태가 존재할 경우, 상기 결정 상태의 모서리 부분이 상기 상변화 층(130)으로 인가되는 전류의 누설통로가 될 수 있다. 이때, 상기 결정 상태의 모서리 부분은 상기 상변화 층(130)의 주울 열 또는 상기 하부 전극(128)의 보조 가열에 의해 상변화 또는 상전이가 쉽게 이루어질 수 없다. 따라서, 상기 상변화 층(130) 및 상부 전극(132)은 상기 상변화 층(130)의 초기 상태를 가변시키지 않는 온도 이하에서 형성되어야만 한다.
도 5j에 도시된 바와 같이, 상기 상변화 층(130) 및 상부 전극(132)의 상부가 개방되는 제 3 콘택홀(136)이 형성된 제 4 층간 절연막(134)을 형성한다. 여기서, 상기 제 4 층간 절연막(134)은 상기 제 3 층간 절연막(122)과 마찬가지로, 화학기상증착방법을 통해 형성되는 HTO(High Temperature Oxide), MTO(Middle Temperature Oxide), MTON2O(Middle Temperature Oxide Nitride Oxide)방법과 같은 열산화 방법과, TEOS, USG, SOG, 또는 고밀도 플라즈마(HDP:High Density Plasma)방법이 적용되는 화학기상증착방법을 통해 형성되는 실리콘 산화막을 포함하여 이루어진다. 상기 제 4 층간 절연막(134)은 상기 상변화 층(130) 및 상기 상부 전극(132)이 형성된 반도체 기판(100)의 전면에 소정 두께를 갖도록 형성된다. 이후, 상기 제 4 층간 절연막(134)은 화학적기계적연마방법에 의해 평탄화되고, 포토레지스트막을 식각 마스크로 사용한 건식식각공정에 의해 상기 제 3 콘택홀(136)이 형성될 수 있다. 상기 제 3 콘택홀(136)은 상기 제 2 콘택홀(126)에 비해 정밀도가 떨어지기 때문에 포토레지스트막을 식각 마스크로 사용한 건식식각공정만으로 형성될 수 있으나, 상기 제 2 콘택홀(126)과 유사한 크기의 임계값을 가져야만 할 경우 상기 제 4 층간 절연막(134) 상에 제 3 하드 마스크막을 형성한 후 상기 제 3 하 드 마스크막을 식각 마스크로 사용한 건식식각공정에 의해 형성될 수도 있다.
도 5k에 도시된 바와 같이, 상기 제 3 콘택홀(136)을 매립하는 제 2 콘택 플러그(138)를 형성한다. 여기서, 상기 제 2 콘택 플러그(138)는 상기 제 3 콘택홀(136)이 형성된 상기 제 4 층간 절연막(134) 상에 도전성 금속층이 형성되고, 상기 제 4 층간 절연막(134)이 노출되도록 상기 도전성 금속층이 제거되고, 상기 반도체 기판(100)의 전면이 평탄화되어 형성될 수 있다. 예컨대, 상기 제 2 콘택 플러그(138)는 상기 상부 전극(132)에 접촉하는 접촉면이 상기 하부 전극(128)이 상기 상변화 층(130)에 접촉되는 접촉면보다 상기 보다 크게 형성될 수도 있다. 따라서, 상기 제 2 콘택 플러그(138)는 상기 상부 전극(132)에 전기적으로 연결되어 상기 상부 전극(132)에 접촉되는 접촉면을 넓게 하여 상기 상부 전극(132)에 인가되는 전류가 열손실되는 것을 방지토록 할 수 있다. 상기 제 2 콘택 플러그(138)는 화학기상증착방법 또는 스퍼터링방법과 같은 물리증착방법으로 상기 상부 전극(132)과 동일 또는 유사한 도전성 금속층으로 형성되거나, 도전성이 우수한 도전성 불순물이 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 텅스텐, 알루미늄, 구리 중 어느 하나로 형성될 수 있다.
5l에 도시된 바와 같이, 상기 제 2 콘택 플러그(138)의 상부에 금속 라인(140)을 형성한다. 여기서, 상기 금속 라인(140)은 상기 제 2 콘택 플러그(138)가 형성된 반도체 기판(100)의 전면에 소정 두께의 도전성 금속층이 형성되고, 상기 도전성 금속층 상에 패터닝된 포토레지스트막이 형성되고, 상기 포토레지스트막을 식각 마스크로 사용한 건식식각공정에 의해 형성된다. 상기 금속 라인(140)은 도전 성 불순물이 도핑된 폴리 실리콘, 텅스텐 실리사이드, 알루미늄 실리사이드, 텅스텐, 알루미늄, 구리 중 어느 하나를 포함하여 이루어지며, 상기 접지 단 또는 백바이어스 단에 전기적으로 연결되도록 형성된다.
결국, 본 발명에 따른 상변화 메모리 소자(30)의 제조방법은, 콘택 패드(116)의 패터닝 시 사용된 제 1 하드 마스크막(118)을 선 제거하고, 상기 콘택 패드(116) 상에 형성되는 제 3 층간 절언막에서 상기 콘택 패드(116)를 노출시키는 제 2 콘택홀(126)을 형성하고, 상기 제 2 콘택홀(126)을 통해 상기 콘택 패드(116)와 전기적으로 연결되는 하부 전극(128)을 상기 제 3 층간 절언막의 두께와 동일 또는 유사하고 균일한 높이 또는 길이를 갖도록 형성하여 상기 하부 전극(128)의 저항값이 균일하게 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있다.
또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 그리고, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.
상기한 바와 같이 본 발명에서는, 콘택 패드의 패터닝 시 사용되는 제 1 하드 마스크막을 선 제거하고 상기 콘택 패드 상에 형성되는 제 3 층간 절언막에서 상기 콘택 패드를 노출시키는 제 2 콘택홀을 형성하여 상기 제 1 하드 마스크막이 불규칙적으로 식각되더라도, 상기 콘택 패드 상부의 제 2 콘택홀 내부에 형성되는 하부 전극을 균일한 저항값을 갖도록 형성토록 할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.
또한, 상기 콘택 패드 상에 형성되는 제 1 하드 마스크막이 상기 하부 전극의 형성 이전에 제거됨으로서, 상기 콘택 패드의 형성 시 불균일한 두께를 갖도록 식각되는 하드 마스크막에 의해 이후 공정에서 상기 하부 전극의 저항값이 달라지게 하는 요인을 제거할 수 있기 때문에 생산수율을 증대 또는 극대화할 수 있는 효과가 있다.

Claims (20)

  1. 반도체 기판의 상부에서 상기 반도체 기판과 전기적으로 연결되는 콘택 패드의 형성 시 사용되는 제 1 하드 마스크막을 선 제거시킨 후, 상기 콘택 패드의 상부에서 형성되는 층간 절연막의 콘택홀을 관통하여 상기 콘택 패드와 전기적으로 연결되고, 상기 층간 절연막의 두께와 동일 또는 유사한 소정의 두께를 갖는 하부 전극을 형성하는 단계; 및
    상기 하부 전극의 상부에 상변화 층 및 상부 전극을 형성하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 하드 마스크막은 상기 콘택 패드에 비해 선택비가 높은 식각 용액을 사용한 습식식각방법으로 제거하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 콘택홀은 상기 콘택 패드 상에 형성되는 상기 층간 절연막 상에서 상기 콘택 패드의 상부 상기 층간 절연막을 선택적으로 노출하는 제 2 하드 마스크막을 형성하고, 상기 제 2 하드 마스크막을 식각 마스크로 사용하는 건식식각공정을 통해 형성함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  4. 반도체 기판 상부의 제 1 층간 절연막에 형성된 제 1 콘택홀에 의해 선택적으로 상기 반도체 기판에 전기적으로 연결되는 콘택 플러그를 형성하는 단계;
    콘택 플러그의 상부에서 전기적으로 연결되는 콘택 패드와 제 1 하드 마스크막을 형성하는 단계;
    상기 콘택 패드와 및 상기 제 1 하드 마스크막의 주변에 제 2 층간 절연막을 형성하는 단계;
    상기 제 1 하드 마스크막을 제거하여 상기 콘택 패드를 노출시키는 단계;
    상기 콘택 패드가 노출된 반도체 기판 상에 제 3 층간 절연막을 형성하고, 상기 콘택 패드 상부의 상기 제 3 층간 절연막을 제거하여 상기 콘택 패드를 노출시키는 제 2 콘택홀을 형성하는 단계;
    상기 반도체 기판 상에 금속층을 형성하여 상기 제 2 콘택홀을 매립하고, 상기 제 3 층간 절언막이 노출되도록 상기 반도체 기판을 평탄화하여 상기 제 3 층간 절연막의 두께와 동일 또는 유사한 두께를 갖는 하부 전극을 형성하는 단계; 및
    상기 하부 전극의 상부에 소정 크기의 상변화 층과 상부 전극을 형성하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 제 1 하드 마스크막은 상기 콘택 패드에 비해 식각 선택비가 높은 식각 용액을 사용한 습식식각방법으로 제거하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 1 하드 마스크막은 실리콘 질화막을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 식각 용액은 실리콘 질화막에 대하여 상기 식각 선택비가 높은 인산을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 1 층간 절연막, 상기 제 2 층간 절연막, 또는 상기 제 3 층간 절연막은 HTO, MTO, MTON2O, TEOS, USG, SOG와 같은 열산화방법, 또는 HDP와 같은 화학기상증착방법 중 적어도 하나이상의 공정을 통해 형성된 실리콘 산화막을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  9. 제 4 항에 있어서,
    상기 콘택 플러그는 상기 반도체 기판 상에 형성되는 트랜지스터의 게이트 스택 양측 소스/드레인 불순물영역에 연결되도록 형성함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 콘택 플러그를 형성하는 단계는, 상기 반도체 상에서 형성되는 상기 제 1 층간 절언막을 화학적기계적연마방법으로 평탄화하는 단계와, 상기 소스/드레인 불순물영역의 상부에 형성된 상기 제 1 층간 절언막을 선택적으로 노출시키는 포토레지스트막 또는 더미 하드 마스크막을 식각 마스크로 사용하는 건식식각방법으로 상기 제 1 층간 절언막을 제거하여 상기 소스/드레인 불순물영역을 노출시키는 제 1 콘택홀을 형성하는 단계와, 상기 제 1 콘택홀이 형성된 상기 반도체 기판의 전면에 도전성 금속층을 형성하여 상기 제 1 층간 절언막에 형성된 상기 콘택홀을 매립 하는 단계와, 상기 제 1 층간 절언막이 노출되도록 상기 반도체 기판의 전면을 평탄화하여 상기 콘택홀을 통해 상기 소스/드레인 불순물영역과 전기적으로 연결되는 콘택 플러그를 형성하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  11. 제 4 항에 있어서,
    상기 콘택 패드와 상기 제 1 하드 마스크막을 형성하는 단계는, 상기 콘택 플러그가 형성된 반도체 기판에 상에 소정 두께를 갖는 도전성 금속층과, 상기 콘택 플러그 상부의 상기 도전성 금속층만을 선택적으로 커버링하는 제 1 하드 마스크막을 형성하는 단계와, 상기 제 1 하드 마스크막을 식각 마스크로 사용한 건식식각방법으로 상기 도전성 금속층을 제거하여 콘택 패드를 형성하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 콘택 패드는 텅스텐(W) 또는 알루미늄(Al)을 스퍼터링방법과 같은 물리증착방법 또는 화학기상증착방법을 이용하여 형성함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  13. 제 4 항에 있어서,
    상기 제 2 층간 절연막을 형성하는 단계는, 상기 제 1 하드 마스크막 및 제 1 층간 절연막 상에 소정 두께를 갖는 제 2 층간 절언막을 형성하고, 상기 제 1 하드 마스크막이 노출되도록 상기 반도체 기판을 평탄화함을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  14. 제 4 항에 있어서,
    상기 제 2 콘택홀을 형성하는 단계는, 상기 콘택 패드가 노출된 상기 반도체 기판 상에 제 3 층간 절연막과 제 2 하드 마스크막을 적층하는 단계와, 상기 콘택 패드 상부에 형성된 상기 제 2 하드 마스크막 및 상기 제 3 층간 절연막을 제거하는 단계를 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 3 층간 절연막과 제 2 하드 마스크막은 화학기상증착방법이 이루어지는 하나의 프로세스 챔버에서 인시츄로 형성함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 제 2 하드 마스크막은 상기 하부 전극의 형성 시 상기 제 2 콘택홀을 매립하는 도전성 금속층을 형성한 후, 상기 제 3 층간 절연막이 노출되도록 상기 반도체 기판을 평탄화하는 과정에서 제거함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  17. 제 4 항에 있어서,
    상기 하부 전극은 화학기상증착방법을 통해 티타늄(Ti), 질화 티타늄(TiN), 산질화 티타늄(TiON) 중 적어도 하나 이상을 포함함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  18. 제 4 항에 있어서,
    상기 상변화 층은 Ge, Sb, Te, Se, Bi, Pb, Sn, As, S, Si, P, O 및 이들의 혼합물 또는 합금으로 구성되는 물질을 포함하여 증착 초기의 상태가 비정질 상태를 갖도록 100도 내지 300도에서 형성함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 상부 전극은 상기 상변화 층의 초기 상태를 변화시키지 않을 온도이하에서 형성함을 특징으로 하는 상변화 메모리 소자의 제조방법.
  20. 반도체 기판에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막에 형성된 제 1 콘택홀을 통해 반도체 기판에 전기적으로 연결되는 콘택 플러그;
    상기 콘택 플러그의 상부에 형성된 콘택 패드;
    상기 콘택 패드의 주변에서 상기 제 1 층간 절연막 상에 형성된 제 2 층간 절연막;
    상기 콘택 패드 및 상기 제 2 층간 절연막의 상부에 형성된 제 3 층간 절연막;
    상기 제 3 층간 절연막에서 상기 콘택 패드가 노출되도록 형성된 제 2 콘택홀을 관통하여 상기 콘택 패드와 전기적으로 연결되고, 상기 제 3 층간 절연막의 두께와 동일 또는 유사한 두께를 갖도록 형성된 하부 전극;
    상기 하부 전극 및 상기 제 3 층간 절연막의 상부에서 적층되는 상변화층 및 상부 전극; 및
    상기 상변화 층 및 상기 상부 전극의 주변에서 상기 제 3 층간 절연막 상에 형성된 제 4 층간 절연막을 포함함을 특징으로 하는 상변화 메모리 소자.
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