JP2023130952A - 半導体記憶装置 - Google Patents

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Abstract

【課題】半導体記憶装置の信頼性の低下を抑制する。【解決手段】実施形態の半導体記憶装置は、素子領域と、素子領域において第１方向にこの順に互いに離れて並ぶ、各々がソース/ドレイン領域である第１領域、第２領域、及び第３領域と、を含む半導体基板と、素子領域の上方に設けられ、第１開口部を有する第１導電体層と、素子領域の上方に設けられ、第２開口部を有し、第１方向に第１導電体層と離れて並ぶ第２導電体層と、第１領域に接続され、第１開口部を通過する第１コンタクトと、第３領域に接続され、第２開口部を通過する第２コンタクトと、第１コンタクトに接続された第１メモリセルと、第２コンタクトに接続された第２メモリセルと、を備える。【選択図】図７

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用される。
米国特許出願公開第２０１４／０２８４７１３号明細書
半導体記憶装置の信頼性の低下を抑制する。
実施形態の半導体記憶装置は、素子領域と、上記素子領域において第１方向にこの順に互いに離れて並ぶ、各々がソース/ドレイン領域である第１領域、第２領域、及び第３領域と、を含む半導体基板と、上記素子領域の上方に設けられ、第１開口部を有する第１導電体層と、上記素子領域の上方に設けられ、第２開口部を有し、上記第１方向に上記第１導電体層と離れて並ぶ第２導電体層と、上記第１領域に接続され、上記第１開口部を通過する第１コンタクトと、上記第３領域に接続され、上記第２開口部を通過する第２コンタクトと、上記第１コンタクトに接続された第１メモリセルと、上記第２コンタクトに接続された第２メモリセルと、を備える。
実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。 実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。 実施形態に係る半導体記憶装置の断面構造の一例を示す断面図である。 実施形態に係る半導体記憶装置のロウデコーダモジュール、ドライバモジュール、及びメモリセルアレイの構成の一例を示す回路図。 実施形態に係る半導体記憶装置に含まれるブロックデコーダの構成の一例を示す回路図。 実施形態に係る半導体記憶装置のロウデコーダモジュールの平面構造の一例を示す平面図である。 実施形態に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。 実施形態に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 実施形態に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図である。 実施形態に係る半導体記憶装置が備える転送トランジスタの製造方法の一例を説明するためのフローチャートである。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す平面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す平面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す平面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す平面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す平面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す平面図である。 実施形態に係る半導体記憶装置１が備える転送トランジスタの製造途中の構造の一例を示す断面図である。 第１変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。 第１変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図２５のＸＸＶＩ－ＸＸＶＩ線に沿った断面図である。 第２変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。 第２変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図である。 第２変形例に係る半導体記憶装置が備える転送トランジスタの製造途中の構造の一例を説明するための断面図である。 第２変形例に係る半導体記憶装置が備える転送トランジスタの製造途中の構造の一例を説明するための平面図である。 第２変形例に係る半導体記憶装置が備える転送トランジスタの製造途中の構造の一例を説明するための断面図である。 第３変形例に係る半導体記憶装置のロウデコーダモジュールの平面構造の一例を示す平面図である。 第３変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。 第３変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図である。 第４変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。 第４変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図３５のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図である。 第５変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。 第５変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図３７のＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線に沿った断面図である。 その他の実施形態に係る半導体記憶装置の断面構造の一例を示す断面図である。
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
１． 実施形態
１．１ 構成
１．１．１ メモリシステム
図１は、実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を含む。
メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、及びＳＳＤ（solid state drive）である。メモリシステム３は、図示しない外部のホスト機器に接続されるように構成される。
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホスト機器からの要求に基づいて、半導体記憶装置１を制御する。具体的には、例えば、メモリコントローラ２は、ホスト機器から書込みを要求されたデータを半導体記憶装置１に書き込む。また、メモリコントローラ２は、ホスト機器から読出しを要求されたデータを半導体記憶装置１から読み出してホスト機器に送信する。
半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、データを不揮発に記憶する。半導体記憶装置１は、メモリコントローラ２とＮＡＮＤバスを介して接続される。
ＮＡＮＤバスは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に従ったバスである。
１．１．２ 半導体記憶装置
引き続き、図１に示すブロック図を参照して、実施形態に係る半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０及び周辺回路ＰＥＲＩを備える。周辺回路ＰＥＲＩは、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。１つのメモリセルトランジスタは、例えば１本のビット線と１本のワード線とに関連付けられる。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読出し動作、書込み動作、及び消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡは、それぞれワード線、ブロックＢＬＫ、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、及び消去動作等を実行する。
ドライバモジュール１４は、読出し動作、書込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、メモリコントローラ２とメモリセルアレイ１０との間で、データＤＡＴを転送する。データＤＡＴは書込みデータ及び読出しデータを含む。より具体的には、センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータをメモリセルアレイ１０に転送する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルトランジスタに記憶されたデータの判定を実行する。そして、センスアンプモジュール１６は、当該判定の結果を読出しデータとしてメモリコントローラ２に転送する。
１．１．３ メモリセルアレイの回路構成
図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、例えば５つのストリングユニットＳＵ０～ＳＵ４を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、メモリセルトランジスタＭＴ０～ＭＴ７は、それぞれメモリセルトランジスタＭＴとも呼称される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１の一端は、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１の他端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２の一端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２の他端は、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ４内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ４に接続される。これに対して、複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴ２のゲートはそれぞれ、ストリングユニットＳＵ毎に異なる複数の選択ゲート線に接続されてもよい。なお、以下の説明において、ワード線ＷＬ０～ＷＬ７を区別しない場合には、単にワード線ＷＬと呼ぶ。また、選択ゲート線ＳＧＤ０～ＳＧＤ４を区別しない場合には、単に選択ゲート線ＳＧＤと呼ぶ。
ビット線ＢＬ０～ＢＬｍの各々は、複数のブロックＢＬＫ間で各ストリングユニットＳＵに含まれる１つのＮＡＮＤストリングＮＳを共通接続する。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
１．１．４ 半導体記憶装置の断面構造
次に、実施形態に係る半導体記憶装置１の断面構造について、図３を用いて説明する。図３は、実施形態に係る半導体記憶装置の断面構造の一例を示す断面図である。図３では、１つのブロックＢＬＫに含まれる５つのストリングユニットＳＵのうち２つのストリングユニットＳＵを含む断面構造が示される。
なお、以下で参照される図面において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板の表面に対する鉛直方向に対応する。
メモリセルアレイ１０は、半導体基板２０の上方に設けられた導電体層２１、２２、２４、及び２５、複数の導電体層２３、並びに複数のメモリピラーＭＰ（図３中、２つのみ図示）を含む。なお、以下の説明において、半導体基板２０に対して、メモリセルアレイ１０が設けられる方向を上方向とする。また、その反対の方向を下方向とする。
半導体基板２０上には、絶縁体層３０が設けられる。絶縁体層３０は、例えばロウデコーダモジュール１５等に対応する周辺回路ＰＥＲＩを含む。
絶縁体層３０上には、導電体層２１が積層される。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２１は、ソース線ＳＬとして使用される。導電体層２１は、導電材料により構成され、例えば不純物を添加されたＮ型半導体、または窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）とタンタル（Ｔａ）との積層膜、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜、窒化チタン（ＴｉＮ）とタングステンシリサイド（ＷＳｉ）との積層膜等の金属材料が用いられる。また、導電体層２１は、例えば窒化チタン（ＴｉＮ）とタングステンシリサイド（ＷＳｉ）とポリＳｉの積層膜等の半導体と金属材料との積層構造であってもよい。
導電体層２１上には、絶縁体層３１が設けられる。絶縁体層３１上には、導電体層２２が積層される。導電体層２２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層２２は、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばタングステン（Ｗ）を含む。
導電体層２２上には、絶縁体層３２が設けられる。絶縁体層３２上には、８個の導電体層２３及び８個の絶縁体層３３が、導電体層２３、絶縁体層３３、・・・、導電体層２３、絶縁体層３３の順に積層される。導電体層２３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された８個の導電体層２３は、導電体層２１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含む。
最上層の絶縁体層３３上には、導電体層２４及び絶縁体層３４がこの順に積層される。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成される。積層された導電体層２４は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）を含む。導電体層２４は、例えばスリットＳＨＥによって、ストリングユニットＳＵ毎に電気的に分離される。
導電体層２４上には、絶縁体層３４が設けられる。絶縁体層３４の上には、導電体層２５が設けられる。導電体層２５は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして機能する。導電体層２５は、例えば銅（Ｃｕ）を含む。
複数のメモリピラーＭＰは、導電体層２５の下方においてＺ方向に沿って延伸して設けられ、導電体層２２及び２４、並びに複数の導電体層２３を貫通する。また、メモリピラーＭＰの各々の底部は、絶縁体層３１よりも下層に位置し、導電体層２１に接する。
メモリピラーＭＰの各々は、例えばコア部材３５、半導体膜３６、トンネル絶縁膜３７、電荷蓄積膜３８、ブロック絶縁膜３９、及び半導体部２６を含む。
コア部材３５は、例えばＺ方向に沿って延伸して設けられる。コア部材３５の上端は、導電体層２４よりも上方の層に含まれ、コア部材３５の下端は、導電体層２２よりも下方の層に含まれる。コア部材３５は、例えば酸化シリコン（ＳｉＯ２）を含む。
半導体膜３６は、コア部材３５の側面及び下面を覆うように設けられる。半導体膜３６の上端は、コア部材３５の上端の位置と同等の位置に達する。半導体膜３６の下端は、導電体層２１に接する。半導体膜３６は、例えばポリシリコンを含む。
トンネル絶縁膜３７は、半導体膜３６の側面を覆う。トンネル絶縁膜３７は、例えば酸化シリコン（ＳｉＯ２）を含む。
電荷蓄積膜３８は、トンネル絶縁膜３７の側面を覆う。電荷蓄積膜３８は、例えば電荷の蓄積が可能な絶縁体を含む。当該絶縁体は、例えば窒化シリコン（ＳｉＮ）である。
ブロック絶縁膜３９は、電荷蓄積膜３８の側面を覆う。ブロック絶縁膜３９は、例えば酸化シリコン（ＳｉＯ２）を含む。
半導体部２６は、半導体膜３６と接し、かつコア部材３５の上端を覆うように設けられる。半導体部２６の上端には、柱状のコンタクトＣＶとして機能する導電体層２７が設けられる。導電体層２７の上端は、導電体層２５に接する。
以上で説明したメモリピラーＭＰの構造において、メモリピラーＭＰと導電体層２２とが交差した部分は、選択トランジスタＳＴ２として機能する。また、メモリピラーＭＰと導電体層２３とが交差した部分は、メモリセルトランジスタＭＴとして機能する。また、メモリピラーＭＰと導電体層２４とが交差した部分は、選択トランジスタＳＴ１として機能する。また、半導体膜３６は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１、及びＳＴ２のそれぞれのチャネルとして機能する。また、電荷蓄積膜３８は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
１．１．５ ロウデコーダモジュール
次に、周辺回路ＰＥＲＩに含まれるロウデコーダモジュール１５の構成例について説明する。
１．１．５．１ 全体構成
ロウデコーダモジュール１５の全体構成について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のロウデコーダモジュール、ドライバモジュール、及びメモリセルアレイの構成の一例を説明するための回路図である。
ロウデコーダモジュール１５は、ロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、ブロックＢＬＫの選択に使用される。ロウデコーダＲＤ０～ＲＤｎはそれぞれ、ブロックＢＬＫ０～ＢＬＫｎに関連付けられる。
各ロウデコーダＲＤは、例えばブロックデコーダＢＤ、並びに転送トランジスタＴＷ０～ＴＷ７、ＴＳ、及びＴＤ０～ＴＤ４を含む。転送トランジスタＴＷ０～ＴＷ７、ＴＳ、及びＴＤ０～ＴＤ４は、例えば高耐圧のＮチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。転送トランジスタＴＷ０～ＴＷ７は、それぞれワード線ＷＬ０～ＷＬ７に関連付けられる。なお、以下の説明において、転送トランジスタＴＷ０～ＴＷ７を区別しない場合には、単に転送トランジスタＴＷと呼ぶ。転送トランジスタＴＳ及びＴＤ０～ＴＤ４はそれぞれ、選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４に関連付けられる。なお、以下の説明において、転送トランジスタＴＤ０～ＴＤ４を区別しない場合には、単に転送トランジスタＴＤと呼ぶ。また、高耐圧のＭＯＳＦＥＴとは、ゲート絶縁膜の物理膜厚が１０ｎｍ以上のＭＯＳＦＥＴである。高耐圧のＮチャネル型ＭＯＳＦＥＴのゲート－ソース間の電圧は、例えば１０Ｖ以上の電圧となり得る。
ブロックデコーダＢＤは、ブロックアドレスＢＡをデコードする。ブロックデコーダＢＤは、例えば当該デコードの結果に基づいて、転送ゲート線ＢＬＫＳＥＬに“Ｈ（Ｈｉｇｈ）”レベルの電圧及び“Ｌ(Ｌｏｗ)”レベルの電圧を印加する。
転送トランジスタＴＷ０～ＴＷ７、ＴＳ、及びＴＤ０～ＴＤ４はそれぞれ、ドライバモジュール１４と対応するブロックＢＬＫとを、信号線ＣＧ０～ＣＧ７、ＣＧＳ、及びＣＧＤ０～ＣＧＤ４を介して接続する。なお、以下の説明において、信号線ＣＧ０～ＣＧ７、ＣＧＳ、及びＣＧＤ０～ＣＧＤ４を区別しない場合には、単に信号線ＣＧと呼ぶ。
より具体的には、各ロウデコーダＲＤにおいて、転送トランジスタＴＤのゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。各転送トランジスタＴＤの第１端は、信号線ＣＧＤ０～ＣＧＤ４のうち対応する信号線ＣＧを介してドライバモジュール１４に接続される。転送トランジスタＴＤの第２端は、選択ゲート線ＳＧＤ０～ＳＧＤ４のうち対応する選択ゲート線ＳＧＤに接続される。
転送トランジスタＴＷの各々のゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。各転送トランジスタＴＷの第１端は、信号線ＣＧ０～ＣＧ７のうち対応する信号線ＣＧを介してドライバモジュール１４に接続される。各転送トランジスタＴＷの第２端は、ワード線ＷＬ０～ＷＬ７のうち対応するワード線ＷＬに接続される。
転送トランジスタＴＳのゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。転送トランジスタＴＳの第１端は、信号線ＣＧＳを介してドライバモジュール１４に接続される。転送トランジスタＴＳの第２端は、選択ゲート線ＳＧＳに接続される。
転送ゲート線ＢＬＫＳＥＬに“Ｈ”レベルの電圧が印加される場合に、転送トランジスタＴＷ、ＴＳ、及びＴＤはオン状態になる。これにより、各信号線ＣＧ０～ＣＧ７、ＣＧＳ、及びＣＧＤ０～ＣＧＤ４の電圧がそれぞれ、転送トランジスタＴＷ０～ＴＷ７、ＴＳ、及びＴＤ０～ＴＤ４を介して、ワード線ＷＬ０～ＷＬ７、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤ０～ＳＧＤ４に転送される。転送ゲート線ＢＬＫＳＥＬに“Ｌ”レベルの電圧が印加される場合に、転送トランジスタＴＷ、ＴＳ、及びＴＤはオフ状態になる。
１．１．５．２ ブロックデコーダ
各ロウデコーダＲＤに含まれるブロックデコーダＢＤの構成について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置に含まれるブロックデコーダの構成の一例を説明するための回路図である。
図５に示すように、ブロックデコーダＢＤは、論理回路ＬＣ、論理積回路ＡＮＤ、インバータＩＮＶ１及びＩＮＶ２、トランジスタＴ１、Ｔ２、Ｔ３、及びＴ４を含む。トランジスタＴ１、Ｔ２、及びＴ４は、Ｎチャネル型ＭＯＳＦＥＴである。トランジスタＴ３は、Ｐチャネル型ＭＯＳＦＥＴである。トランジスタＴ２、Ｔ３、及びＴ４は、トランジスタＴ１よりもゲート絶縁膜の物理膜厚が厚い高耐圧のＭＯＳＦＥＴである。トランジスタＴ２、Ｔ３、及びＴ４の各々のゲート絶縁膜の物理膜厚は、例えば１０ｎｍ以上である。また、トランジスタＴ２、Ｔ３、及びＴ４の各々のゲート－ソース間電圧は、例えば１０Ｖ以上の電圧となり得る。一方、トランジスタＴ１のゲート絶縁膜の物理膜厚は、例えば１０ｎｍよりも薄い。また、トランジスタＴ１のゲート－ソース間電圧は、例えば１０Ｖよりも低い電圧である。
論理回路ＬＣの第１端には、アドレスレジスタ１２からブロックアドレスＢＡが入力される。論理回路ＬＣの第２端には、例えば電源電圧ＶＤＤが印加される。論理回路ＬＣは、電源電圧ＶＤＤにより駆動される。論理回路ＬＣの第３端からは、当該ブロックアドレスＢＡに基づく信号が出力される。論理回路ＬＣに入力されたブロックアドレスＢＡが当該論理回路ＬＣに対応するブロックＢＬＫに割り当てられたブロックアドレスＢＡである場合に、論理回路ＬＣの第２端からは、“Ｈ”レベルの信号が出力される。論理回路ＬＣに入力されたブロックアドレスＢＡが当該論理回路ＬＣに対応するブロックＢＬＫに割り当てられたブロックアドレスＢＡではない場合に、論理回路ＬＣの第２端からは、“Ｌ”レベルの信号が出力される。
論理積回路ＡＮＤの第１端には、論理回路ＬＣの第３端に接続される。論理積回路ＡＮＤの第２端には、例えば電源電圧ＶＤＤが印加される。論理積回路ＡＮＤは、電源電圧ＶＤＤにより駆動される。論理積回路ＡＮＤの第３端からは、論理回路ＬＣの第３端から出力された信号の論理積演算に基づく信号が出力される。
インバータＩＮＶ１の第１端は、論理積回路ＡＮＤの第３端に接続される。インバータＩＮＶ１の第２端には、例えば電源電圧ＶＤＤが印加される。インバータＩＮＶ１は、電源電圧ＶＤＤにより駆動される。インバータＩＮＶ１の第３端は、ノードＮ１に接続される。インバータＩＮＶ１の第３端からは、論理積回路ＡＮＤの第３端から出力された信号の反転信号が出力される。
インバータＩＮＶ２の第１端は、ノードＮ１に接続される。インバータＩＮＶ２の第２端には、例えば電源電圧ＶＤＤが印加される。インバータＩＮＶ２は、電源電圧ＶＤＤにより駆動される。インバータＩＮＶ２の第３端からは、インバータＩＮＶ１の第３端から出力された信号の反転信号が出力される。
トランジスタＴ１の第１端は、インバータＩＮＶ２の第３端に接続される。トランジスタＴ１のゲートには、電源電圧ＶＤＤが印加される。トランジスタＴ１の第２端は、トランジスタＴ２に接続される。
トランジスタＴ２の第１端は、トランジスタＴ１の第２端に接続される。トランジスタＴ２のゲートには、電源電圧ＶＤＤが印加される。トランジスタＴ２の第２端は、転送ゲート線ＢＬＫＳＥＬに接続される。
トランジスタＴ３の第１端は、転送ゲート線ＢＬＫＳＥＬに接続される。トランジスタＴ３のゲートは、ノードＮ１に接続される。トランジスタＴ３の第２端は、トランジスタＴ３のバックゲートとともに、トランジスタＴ４に接続される。
トランジスタＴ４の第１端は、トランジスタＴ３の第２端、及びトランジスタＴ３のバックゲートに接続される。トランジスタＴ４のゲートは、転送ゲート線ＢＬＫＳＥＬに接続される。トランジスタＴ４の第２端は、ノードＶＲＤＥＣに接続される。ノードＶＲＤＥＣには、トランジスタＴ３及びＴ４を介して転送ゲート線ＢＬＫＳＥＬに転送されることで、転送トランジスタＴＷ、ＴＳ、及びＴＤがそれぞれ、対応する信号線ＣＧに供給される電圧をワード線ＷＬ、選択ゲート線ＳＧＳ、及び選択ゲート線ＳＧＤに転送可能に設定される高電圧が印加される。
以上のような構成により、ブロックデコーダＢＤは、対応するブロックＢＬＫが選択された場合に、転送ゲート線ＢＬＫＳＥＬに“Ｈ”レベルの信号を出力する。ブロックデコーダＢＤは、対応するブロックＢＬＫが選択されない場合に、転送ゲート線ＢＬＫＳＥＬに“Ｌ”レベルの信号を出力する。
１．１．５．３ ロウデコーダモジュールの平面構成
実施形態に係る半導体記憶装置１のロウデコーダモジュール１５の平面構造について図６を用いて説明する。図６は、実施形態に係る半導体記憶装置のロウデコーダモジュールの平面構造の一例を示す平面図である。なお、以下の説明では、ロウデコーダＲＤｉに含まれる転送トランジスタＴＷ０～ＴＷ７、ＴＳ、及びＴＤ０～ＴＤ４、並びにブロックデコーダＢＤをそれぞれ、転送トランジスタＴＷ０＿ｉ～ＴＷ７＿ｉ、ＴＳ＿ｉ、及びＴＤ０＿ｉ～ＴＤ４＿ｉ、並びにブロックデコーダＢＤ＿ｉとも呼ぶ。ｉは、０以上ｎ以下の整数である。
ロウデコーダモジュール１５は、半導体基板２０上に設けられる。
半導体基板２０には、Ｎ型ウェル領域４０が設けられる。Ｎ型ウェル領域４０は、Ｎ型不純物を含む領域である。Ｎ型ウェル領域４０は、例えば矩形状の領域に設けられる。
Ｎ型ウェル領域４０には、Ｐ型ウェル領域４１が設けられる。Ｐ型ウェル領域４１は、Ｐ型不純物を含む領域である。Ｐ型ウェル領域４１は、例えば矩形状の領域に設けられる。
ロウデコーダＲＤ（２ｊ）及びＲＤ（２ｊ＋１）の組は、例えば矩形状の領域に設けられる。ｊは、０以上、（ｎ－１）／２以下の整数である。
ロウデコーダＲＤ０及びＲＤ１の組、ロウデコーダＲＤ２及びＲＤ３の組、ロウデコーダＲＤ４及びＲＤ５の組、…は、例えばＹ方向に沿ってこの順に並ぶ。
ロウデコーダＲＤ（２ｊ）及びＲＤ（２ｊ＋１）の組において、転送トランジスタＴＳ＿（２ｊ）及びＴＳ＿（２ｊ＋１）、ＴＷ０＿（２ｊ）及びＴＷ０＿（２ｊ＋１）、…、ＴＷ７＿（２ｊ）及びＴＷ７＿（２ｊ＋１）、ＴＤ０＿（２ｊ）及びＴＤ０＿（２ｊ＋１）…、並びにＴＤ４＿（２ｊ）及びＴＤ４＿（２ｊ＋１）はそれぞれ、例えばＰ型ウェル領域４１に設けられる。
ロウデコーダＲＤ（２ｊ）及びＲＤ（２ｊ＋１）の組において、ブロックデコーダＢＤ＿（２ｊ）及びＢＤ＿（２ｊ＋１）は、例えばＮ型ウェル領域４０の外側に設けられる。
なお、複数の転送トランジスタＴＷ＿（２ｊ）及びＴＷ＿（２ｊ＋１）の組、ＴＳ＿（２ｊ）及びＴＳ＿（２ｊ＋１）の組、並びにＴＤ＿（２ｊ）及びＴＤ＿（２ｊ＋１）の組は、例えばＸ方向及びＹ方向のそれぞれに並ぶ行列状に設けられる。
１．１．５．４ 転送トランジスタ
実施形態に係る半導体記憶装置１に含まれる転送トランジスタＴＷ、ＴＳ、及びＴＤの構成について説明する。
（平面構造）
転送トランジスタＴＷ、ＴＳ、及びＴＤの平面構造について、図７を用いて説明する。図７は、実施形態に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。図７に示す例では、図６に示される構成のうち転送トランジスタＴＷ０＿０、及びＴＷ０＿１を含む平面構造が主に示される。図７には、転送トランジスタＴＷ１＿０の部分、転送トランジスタＴＷ１＿１の部分、転送トランジスタＴＷ０＿２の部分、及び転送トランジスタＴＷ１＿２の部分があわせて図示される。転送トランジスタＴＷ＿（２ｊ）及びＴＷ＿（２ｊ＋１）の組の構造、ＴＳ＿（２ｊ）及びＴＳ＿（２ｊ＋１）の組の構造、並びにＴＤ＿（２ｊ）及びＴＤ＿（２ｊ＋１）の組の構造は、互いに実質的に同等の構造を有する。以下では、転送トランジスタＴＷ０＿０、及びＴＷ０＿１の構造が主に説明される。
Ｐ型ウェル領域４１は、例えば素子分離領域として機能する絶縁体層５０によってＰ型ウェル領域４１Ａ及び４１Ｂに電気的に分割される。平面視において、絶縁体層５０は、Ｐ型ウェル領域４１Ｂを囲む。Ｐ型ウェル領域４１Ｂは、図７中、一点鎖線で囲まれる領域である。なお、Ｐ型ウェル領域４１Ａは、図示せぬ領域において、絶縁体層５０によって囲まれる領域の外側に設けられる。また、絶縁体層５０は、例えば、行列状に並べられた複数の転送トランジスタＴＷ、ＴＳ、ＴＤの組を分離するように、格子状に設けられる。
Ｐ型ウェル領域４１Ｂにおいて、転送トランジスタＴＷ０＿０及びＴＷ０＿１は、Ｙ方向に沿ってこの順に並ぶように設けられる。なお、以下の説明において、転送トランジスタＴＷ０＿０及びＴＷ０＿１のうち、転送トランジスタＴＷ０＿０が設けられる端を一端とする。また、転送トランジスタＴＷ０＿０及びＴＷ０＿１のうち、転送トランジスタＴＷ０＿１が設けられる端を他端とする。
Ｐ型ウェル領域４１Ｂには、Ｎ－不純物拡散領域４２、４３、及び４４がＹ方向にこの順に互いに離れて設けられる。Ｎ－不純物拡散領域４２、４３、及び４４は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物拡散領域である。
Ｎ－不純物拡散領域４２には、電極２０１が設けられる。Ｎ－不純物拡散領域４３には、電極２０２が設けられる。Ｎ－不純物拡散領域４４には、電極２０３が設けられる。電極２０１、２０２、及び２０３が設けられる領域は、図７中、破線で囲まれる領域である。
電極２０１は、転送トランジスタＴＷ０＿０の第１端として機能する。電極２０３は、転送トランジスタＴＷ０＿１の第１端として機能する。電極２０２は、転送トランジスタＴＷ０＿０の第２端及び転送トランジスタＴＷ＿１の第２端として機能する。このように、転送トランジスタＴＷ０＿０及びＴＷ０＿１は、電極２０２を共有する。
電極２０１上には、コンタクト６１が接続される。コンタクト６１は、ブロックＢＬＫ０のワード線ＷＬ０に接続される。電極２０２上には、コンタクト６２が接続される。コンタクト６２は、信号線ＣＧ０に接続される。電極２０３上には、コンタクト６３が接続される。コンタクト６３は、ブロックＢＬＫ１のワード線ＷＬ０に接続される。なお、図７に示す例では、各電極２０１、２０２、及び２０３に設けられるコンタクトの数が１つである場合を示したが、これに限られるものではない。各電極２０１、２０２、及び２０３に設けられるコンタクトの数は、２つ以上であってもよい。
Ｐ型ウェル領域４１Ｂの上方には、ゲート絶縁膜を介して、２つの電極１０１及び１０２が、Ｙ方向に沿った一端側から他端側に向かってこの順に設けられる。
電極１０１は、転送トランジスタＴＷ０＿０のゲートとして機能する。電極１０１は、第１部分、第２部分、及び第３部分を含む。電極１０１の第１部分は、コンタクト６２とＹ方向に並ぶ矩形状の部分である。電極１０１の第１部分は、コンタクト６１を囲むように開口した開口部を有する。当該開口部は、電極２０１が設けられる領域に対応する。電極１０１の第２部分及び第３部分はそれぞれ、電極１０１の第１部分の他端側において、電極１０１の第１部分に接続される矩形状の部分である。電極１０１の第２部分及び第３部分は、電極２０２の少なくとも一部をＸ方向に挟み、Ｘ方向に沿って互いに離れて設けられる。なお、電極１０１の外周の側面、及び開口部に対応する電極１０１の内周の側面には、図７では図示されないサイドウォールが設けられる。
電極１０２は、転送トランジスタＴＷ０＿１のゲートとして機能する。電極１０２は、第１部分、第２部分、及び第３部分を含む。電極１０２の第１部分は、コンタクト６２とＹ方向に並び、電極１０１の第１部分とともにコンタクト６２をＹ方向に挟むように設けられる矩形状の部分である。電極１０２の第１部分は、コンタクト６３を囲むように開口した開口部を有する。当該開口部は、電極２０３が設けられる領域に対応する。電極１０２の第２部分及び第３部分はそれぞれ、電極１０２の第１部分の一端側において、電極１０２の第１部分に接続される矩形状の部分である。電極１０２の第２部分及び第３部分は、電極２０２の少なくとも一部をＸ方向に挟み、Ｘ方向に沿って互いに離れて設けられる。なお、電極１０２の外周の側面、及び開口部に対応する電極１０２の内周の側面には、図７では図示されないサイドウォールが設けられる。
以上のような電極１０１及び１０２の構成により、平面視において、電極１０１の第１部分、第２部分、及び第３部分、並びに電極１０２の第１部分、第２部分、及び第３部分は、電極２０２の周囲に設けられる。
電極１０１上には、電極１０１に電圧を印加するためのコンタクト６４が設けられる。コンタクト６４は、ブロックＢＬＫ０の転送ゲート線ＢＬＫＳＥＬに接続される。電極１０２上には、電極１０２に電圧を印加するためのコンタクト６５が設けられる。コンタクト６５は、ブロックＢＬＫ１の転送ゲート線ＢＬＫＳＥＬに接続される。なお、図７に示す例では、各電極１０１及び１０２に設けられるコンタクトの数が１つである場合を示したが、これに限られるものではない。各電極１０１及び１０２に設けられるコンタクトの数は、２つ以上であってもよい。
なお、通常、電極１０１及び１０２には、書込み動作、読出し動作、及び消去動作等の各種動作の際に、接地電圧ＶＳＳ（０Ｖ）以上の電圧が印加される。
絶縁体層５０が設けられる領域において、絶縁体層５０上には、シールド導電体層４００が、例えばＰ型ウェル領域４１Ｂを囲むように設けられる。シールド導電体層４００は、例えばポリシリコンを含む。シールド導電体層４００は、絶縁体層５０と同様に格子状に設けられてもよい。シールド導電体層４００の内周及び外周の側面には、図７では図示されないサイドウォールが設けられる。
なお、シールド導電体層４００は、接地電圧ＶＳＳが印加された状態、フローティング状態、又はＰ型ウェル領域４１Ｂと同電位の状態とされる。シールド導電体層４００は、各種動作の際の転送トランジスタ間のリーク電流の発生を抑制する。
（断面構造）
転送トランジスタＴＷ０＿０及びＴＷ０＿１の断面構造について、図８を用いて説明する。図８は、実施形態に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。以下では、図８に示す断面における転送トランジスタの構造が説明される。
絶縁体層５０の上端は、Ｐ型ウェル領域４１の上端よりも上方の位置に設けられる。絶縁体層５０の下端は、Ｎ型ウェル領域４０の下端よりも上方の位置であり、かつＰ型ウェル領域４１の下端よりも下方の位置に設けられる。
Ｎ－不純物拡散領域４２、４３、及び４４のそれぞれの下端は、Ｐ型ウェル領域４１Ｂの下端よりも上方の位置に設けられる。
電極２０１は、Ｎ＋不純物拡散領域２１１及び導電体層２２１を含む。Ｎ＋不純物拡散領域２１１の下端は、Ｎ－不純物拡散領域４２の下端よりも上方の位置に設けられる。Ｎ＋不純物拡散領域２１１は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を、Ｎ－不純物拡散領域４２よりも高い濃度で含む不純物拡散領域である。導電体層２２１は、Ｎ＋不純物拡散領域２１１の上面上に設けられる。導電体層２２１の上端は、例えば、Ｎ－不純物拡散領域４２の上端より高い。導電体層２２１は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
電極２０２は、Ｎ＋不純物拡散領域２１２及び導電体層２２２を含む。Ｎ＋不純物拡散領域２１２の下端は、Ｎ－不純物拡散領域４３の下端よりも上方の位置に設けられる。Ｎ＋不純物拡散領域２１２は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を、Ｎ－不純物拡散領域４３よりも高い濃度で含む不純物拡散領域である。導電体層２２２は、Ｎ＋不純物拡散領域２１２の上面上に設けられる。導電体層２２２の上端は、例えば、Ｎ－不純物拡散領域４３の上端より高い。導電体層２２２は、Ｎ＋不純物拡散領域２１２の上面上に設けられる。導電体層２２２は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
電極２０３は、Ｎ＋不純物拡散領域２１３及び導電体層２２３を含む。Ｎ＋不純物拡散領域２１３の下端は、Ｎ－不純物拡散領域４４の下端よりも上方の位置に設けられる。Ｎ＋不純物拡散領域２１３は、リン（Ｐ）又はヒ素（Ａｓ）等のＮ型の不純物を、Ｎ－不純物拡散領域４４よりも高い濃度で含む不純物拡散領域である。導電体層２２３は、Ｎ＋不純物拡散領域２１３の上面上に設けられる。導電体層２２３の上端は、例えば、Ｎ－不純物拡散領域４４の上端より高い。導電体層２２３は、Ｎ＋不純物拡散領域２１３の上面上に設けられる。導電体層２２３は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
Ｐ型ウェル領域４１Ｂのうち電極２０１、２０２、及び２０３を除く領域の上面上には、ゲート絶縁膜５１が設けられる。ゲート絶縁膜５１の上端は、絶縁体層５０の上端よりも下方の位置に設けられる。
電極１０１は、導電体層１１１及び１２１を含む。導電体層１１１の上端は、絶縁体層５０の上端よりも上方の位置に設けられる。導電体層１１１は、電極２０２よりも一端側に設けられるゲート絶縁膜５１の部分の上面上、及びＰ型ウェル領域４１Ｂよりも一端側に設けられる絶縁体層５０の部分のうち他端側の部分の上面上に設けられる。導電体層１２１は、導電体層１１１の上面上に設けられる。導電体層１１１は、例えばポリシリコンを含む。導電体層１２１は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
電極１０２は、導電体層１１２及び１２２を含む。導電体層１１２の上端は、絶縁体層５０の上端よりも上方の位置に設けられる。導電体層１１２は、電極２０２よりも他端側に設けられるゲート絶縁膜５１の部分の上面上、及びＰ型ウェル領域４１Ｂよりも他端側に設けられる絶縁体層５０の部分のうち一端側の部分の上面上に設けられる。導電体層１２２は、導電体層１１２の上面上に設けられる。導電体層１１２は、例えばポリシリコンを含む。導電体層１２２は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。 シールド導電体層４００は、導電体層４１０及び４２０を含む。導電体層４１０は、Ｐ型ウェル領域４１Ｂよりも一端側に設けられる絶縁体層５０の部分の上面上、及びＰ型ウェル領域４１Ｂよりも他端側に設けられる絶縁体層５０の部分の上面上に設けられる。導電体層４２０は、導電体層４１０の上面上に設けられる。導電体層４１０は、例えばポリシリコンを含む。導電体層４２０は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
電極１０１及び１０２のそれぞれの側面には、サイドウォール５２＿１、５２＿２、５２＿３、及び５２＿４が設けられる。なお、以下の説明においてサイドウォール５２＿１、５２＿２、５２＿３、及び５２＿４を区別しない場合には、単にサイドウォール５２と呼ぶ。サイドウォール５２の上端は、電極１０１及び１０２の上端以下の高さに位置する。
サイドウォール５２＿１は第１部分及び第２部分を含む。サイドウォール５２＿１の第１部分は、電極２０１よりも一端側に設けられる電極１０１の部分の一端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。また、サイドウォール５２＿１の第２部分は、電極２０１よりも他端側に設けられる電極１０１の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿１の第２部分は、Ｙ方向に沿って電極２０２と隣り合うように設けられる。
サイドウォール５２＿２は第１部分及び第２部分を含む。サイドウォール５２＿２の第１部分は、電極２０１よりも一端側に設けられる電極１０１の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。また、サイドウォール５２＿２の第２部分は、電極２０１よりも他端側に設けられる電極１０１の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿２の第１部分、及びサイドウォール５２＿２の第２部分は、Ｙ方向に沿って電極２０１と隣り合うように設けられる。
サイドウォール５２＿３は第１部分及び第２部分を含む。サイドウォール５２＿３の第１部分は、電極２０３よりも他端側に設けられる電極１０２の部分の他端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。また、サイドウォール５２＿３の第２部分は、電極２０３よりも一端側に設けられる電極１０２の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿３の第２部分は、Ｙ方向に沿って電極２０２と隣り合うように設けられる。
サイドウォール５２＿４は第１部分及び第２部分を含む。サイドウォール５２＿４の第１部分は、電極２０３よりも一端側に設けられる電極１０２の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。また、サイドウォール５２＿４の第２部分は、電極２０３よりも他端側に設けられる電極１０２の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿４の第１部分、及びサイドウォール５２＿４の第２部分は、Ｙ方向に沿って電極２０３と隣り合うように設けられる。
シールド導電体層４００の側面には、サイドウォール５３＿１及び５３＿２が設けられる。なお、以下の説明においてサイドウォール５３＿１及び５３＿２を区別しない場合には、単にサイドウォール５３と呼ぶ。サイドウォール５３の上端は、シールド導電体層４００の上端以下の高さに位置する。
サイドウォール５３＿１は第１部分及び第２部分を含む。サイドウォール５３＿１の第１部分は、Ｐ型ウェル領域４１Ｂよりも一端側に設けられるシールド導電体層４００の部分の他端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。サイドウォール５３＿１の第１部分は、Ｙ方向に沿ってサイドウォール５２＿１の第１部分と隣り合うように設けられる。また、サイドウォール５３＿１の第２部分は、Ｐ型ウェル領域４１Ｂよりも他端側に設けられるシールド導電体層４００の部分の一端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。サイドウォール５３＿１の第２部分は、Ｙ方向に沿ってサイドウォール５２＿３の第１部分と隣り合うように設けられる。
サイドウォール５３＿２は第１部分及び第２部分を含む。サイドウォール５３＿２の第１部分は、Ｐ型ウェル領域４１Ｂよりも一端側に設けられるシールド導電体層４００の部分の一端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。また、サイドウォール５３＿２の第２部分は、Ｐ型ウェル領域４１Ｂよりも他端側に設けられるシールド導電体層４００の部分の他端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。なお、例えばサイドウォール５３＿２の第２部分は、図示せぬ領域において、Ｙ方向に沿って転送トランジスタＴＷ０＿２及びＴＷ０＿３に設けられるサイドウォールと隣り合うように設けられる。
電極１０１及び１０２の上方には、複数の導電体層６６が設けられる。複数の導電体層６６の各々は、例えば複数のブロックＢＬＫそれぞれの選択ゲート線ＳＧＳ及びＳＧＤ０～ＳＧＤ４、複数のブロックＢＬＫそれぞれのワード線ＷＬ０～ＷＬ７、複数のロウデコーダＲＤそれぞれの転送ゲート線ＢＬＫＳＥＬ、並びに信号線ＣＧＳ、ＣＧ０～ＣＧ７、及びＣＧＤ０～ＣＧＤ４等のうち、対応する配線に接続される。複数の導電体層６６の各々は、図示しない領域において、例えばＸ方向に沿って延びるライン状に設けられる。
コンタクト６１の下端は、導電体層２２１に接する。コンタクト６１の上端は、複数の導電体層６６のうち対応する導電体層６６を介して、ブロックＢＬＫ０のワード線ＷＬ０に接続される。
コンタクト６２の下端は、導電体層２２２に接する。コンタクト６２の上端は、複数の導電体層６６のうち対応する導電体層６６を介して、信号線ＣＧ０に接続される。
コンタクト６３の下端は、導電体層２２３に接する。コンタクト６３の上端は、複数の導電体層６６のうち対応する導電体層６６を介して、ブロックＢＬＫ１のワード線ＷＬ０に接続される。
コンタクト６４の下端は、導電体層１２１に接する。コンタクト６４の上端は、複数の導電体層６６のうち対応する導電体層６６を介して、ブロックＢＬＫ０の転送ゲート線ＢＬＫＳＥＬに接続される。
コンタクト６５の下端は、導電体層１２２に接する。コンタクト６５の上端は、複数の導電体層６６のうち対応する導電体層６６を介して、ブロックＢＬＫ１の転送ゲート線ＢＬＫＳＥＬに接続される。
転送トランジスタＴＷ０＿０及びＴＷ０＿１の断面構造について、図９を用いてさらに説明する。図９は、実施形態に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図７のＩＸ－ＩＸ線に沿った断面図である。以下では、図９に示す断面における転送トランジスタの構造が説明される。
ゲート絶縁膜５１は、絶縁体層５０に挟まれる領域全体において、Ｐ型ウェル領域４１Ｂ上に設けられる。
導電体層１１１は、ゲート絶縁膜５１の一端側の部分の上面上、及びＰ型ウェル領域４１Ｂの一端側に設けられる絶縁体層５０の部分のうち他端側の部分の上面上に設けられる。導電体層１１２は、ゲート絶縁膜５１の他端側の部分の上面上、及びＰ型ウェル領域４１Ｂの他端側に設けられる絶縁体層５０の部分のうち一端側の部分の上面上に設けられる。
図９に示す断面において、サイドウォール５２＿１の第２部分は、導電体層１１１の他端とＹ方向に接するように設けられる。サイドウォール５２＿３の第２部分は、導電体層１１２の一端とＹ方向に接するように設けられる。サイドウォール５２＿１の第２部分、及びサイドウォール５２＿３の第１部分は、Ｙ方向に沿って互いに接するように設けられる。
１．２ 転送トランジスタの製造方法
図１０は、実施形態に係る半導体記憶装置の製造方法の一例を説明するためのフローチャートである。図１１～図２２は、実施形態に係る半導体記憶装置１が備える転送トランジスタＴＷの製造途中の構造の一例を示す平面図又は断面図である。図１１、図１３、図１５、図１８、図２１、及び図２３に示す平面図は、図７に対応する平面構造を示す。図１２、図１４、図１６、図１９、図２２、及び図２４に示す断面図は、図８に対応する断面構造を示す。図１７及び図２０に示す断面図は、図９に対応する断面構造を示す。以下に、図１０を適宜参照して、実施形態に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の形成に関する製造方法の一例について主に説明する。
図１０に示すように、実施形態に係る半導体記憶装置１の製造方法では、Ｓ１０～Ｓ１７の処理が順に実行される。
まず、半導体基板２０にＮ型ウェル領域４０が形成される（Ｓ１０）。
そして、Ｎ型ウェル領域４０にＰ型ウェル領域４１が形成される（Ｓ１１）。
それから、Ｐ型ウェル領域４１にＮ－不純物拡散領域４２、４３、及び４４が形成される（Ｓ１２）。
より具体的には、半導体基板２０上に、レジスト材７０が形成される。図１１に示すように、レジスト材７０のうちＮ－不純物拡散領域４２、４３、及び４４が形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、当該除去された領域のＰ型ウェル領域４１が露出する。そして、図１２に示すように、露出したＰ型ウェル領域４１に対してＮ型の不純物が選択的にイオン注入され、Ｎ－不純物拡散領域４２、４３、及び４４が形成される。Ｎ－不純物拡散領域４２、４３、及び４４が形成された後、レジスト材７０は除去される。
次に、素子分離領域として機能する絶縁体層５０が形成される（Ｓ１３）。
より具体的には、まず、半導体基板２０の上面上にゲート絶縁膜５１、並びに導電体層１１１及び１１２に対応する導電体層がこの順に積層される。そして、絶縁体層５０に対応する領域にホールが形成される。当該ホールが形成されることで、Ｐ型ウェル領域４１がＰ型ウェル領域４１Ａ及び４１Ｂに分離される。そして、図１３に示すように、ホール内の埋込処理、及び平坦化処理により絶縁体層５０が形成される。平面視において、絶縁体層５０によって分離された領域の内側には、導電体層１１１及び１１２に対応する導電体層１１０が露出する。本工程における平坦化処理は、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）である。その後、図１４に示すように、導電体層１１０上、及び絶縁体層５０上に導電体層が積層される。すなわち、導電体層１１０の厚膜化処理が実行される。これにより、絶縁体層５０が、当該厚膜化処理された導電体層により埋められる。
それから、ゲートに対応する構造が形成される（Ｓ１４）。すなわち、電極１０１に対応する導電体層１１１、及び電極１０２に対応する導電体層１１２が形成される。また、シールド導電体層４００に対応する導電体層４１０が形成される。
より具体的には、導電体層が厚膜化処理された構造体上にレジスト材７１が積層される。そして、図１５に示すように、レジスト材７１のうち、電極１０１及び１０２のそれぞれの開口部が設けられる予定の領域、電極１０１及び１０２によってＹ方向に挟まれる予定の領域、シールド導電体層４００と電極１０１及び１０２とによってＸ方向及びＹ方向に挟まれる予定の領域、並びにシールド導電体層４００が設けられる予定の領域よりも外側の領域は、例えばフォトリソグラフィによって除去され、上述のように厚膜化処理された導電体層１１０が露出する。それから、フォトリソグラフィによって形成されたレジスト材７１のパターンを用いた異方性エッチングによって、導電体層１１０の部分が除去される。本工程における異方性エッチングは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）である。これにより、図１６及び図１７に示すように、導電体層１１０は、導電体層１１１、１１２、及び４１０に分離される。導電体層１１０の部分が除去された後、レジスト材７１は除去される。
次に、導電体層１１１及び１１２の側面にサイドウォール５２及び５３が形成される（Ｓ１５）。また、レジスト材のパターンを用いた異方性エッチングによって、サイドウォール５２及び５３が形成された後の構造体において表面に露出したゲート絶縁膜５１の部分が除去される。これにより、図１８に示されるように、導電体層１１１の外側の側壁、導電体層１１１の開口部の側壁、導電体層１１２の外側の側壁、導電体層１１２の開口部の側壁、各Ｐ型ウェル領域４１Ｂを囲む導電体層４１０の内側の側壁、及び導電体層４１０の外側の側壁にそれぞれ、サイドウォール５２＿１、５２＿２、５２＿３、５２＿４、５３＿１、及び５３＿２が形成される。また、図１９及び図２０に示すような、構造体の断面構造が形成される。
そして、Ｎ－不純物拡散領域４２、４３、及び４４のそれぞれに、Ｎ＋不純物拡散領域２１１、２１２、及び２１３が形成される（Ｓ１６）。
より具体的には、ゲート絶縁膜５１の部分が除去された後の構造体上に、レジスト材７２が形成される。図２１に示すように、レジスト材７２のうち電極２０１、２０２、及び２０３が形成される予定の領域上に形成された部分は、例えば、フォトリソグラフィによって除去され、当該除去された領域のＮ－不純物拡散領域４２、４３、及び４４が露出する。そして、図２２に示すように、露出したＮ－不純物拡散領域４２、４３、及び４４に対してＮ型の不純物が選択的にイオン注入され、Ｎ＋不純物拡散領域２１１、２１２、及び２１３が形成される。Ｎ＋不純物拡散領域２１１、２１２、及び２１３が形成された後、レジスト材７２は除去される。
それから、サリサイド形成処理が実行される（Ｓ１７）。当該処理によって、図２３に示すように、電極１０１、１０２、２０１、２０２、及び２０３、並びにシールド導電体層４００が形成される。
より具体的には、Ｎ＋不純物拡散領域２１１、２１２、及び２１３が形成された後の構造体上に金属膜が積層される。当該金属膜は、例えばニッケル（Ｎｉ）、ニッケルプラチナ（ＮｉＰｔ）、及びコバルト（Ｃｏ）を含む膜である。そして、レジスト材のパターンを用いた異方性エッチングによって、金属膜のうち平面視において転送トランジスタＴＷ、ＴＳ、及びＴＤが設けられる予定の領域の外側に積層された部分が除去される。本工程における異方性エッチングは、例えばＲＩＥである。それから、金属膜が形成された構造体の熱処理によって、導電体層１１１、１１２、及び４１０、並びにＮ＋不純物拡散領域２１１、２１２、及び２１３のそれぞれに含まれるシリコンと、金属膜に含まれる金属元素とを反応させる。当該処理によって、導電体層１１１、１１２、及び４１０、並びにＮ＋不純物拡散領域２１１、２１２、及び２１３のそれぞれの上面上にシリサイド（導電体層１２１、１２２、４２０、２２１、２２２、及び２２３）が形成される。また。導電体層１２１、１２２、４２０、２２１、２２２、及び２２３が形成された後、未反応の金属膜は除去される。このようなサリサイド形成処理によって、図２４に示すように、導電体層１１１１１２、及び４１０、並びにＮ＋不純物拡散領域２１１、２１２、及び２１３のそれぞれの上面上に、導電体層１２１、１２２、４２０、２２１、２２２、及び２２３が形成される。
次に、コンタクト６１～６５が形成される。
以上の工程により、転送トランジスタＴＷ０＿０及びＴＷ０＿１が形成される。
１．３ 実施形態に係る効果
実施形態によれば、半導体記憶装置の信頼性の低下を抑制することができる。実施形態の効果について、以下に説明する。
実施形態に係る半導体記憶装置１において、Ｐ型ウェル領域４１Ｂには、Ｙ方向に沿ってこの順に、互いに離れて並ぶＮ－不純物拡散領域４２、４３、及び４４が設けられる。Ｎ－不純物拡散領域４２、４３、及び４４には、それぞれ電極２０１、２０２、及び２０３が設けられる。電極２０１は、転送トランジスタＴＷ０＿０の第１端として機能する。電極２０３は、転送トランジスタＴＷ０＿１の第１端として機能する。電極２０２は、転送トランジスタＴＷ０＿０の第２端及び転送トランジスタＴＷ０＿１の第２端として機能する。電極２０１は、コンタクト６１を介して転送トランジスタＴＷ０＿０に対応するブロックＢＬＫのワード線ＷＬ０に接続される。電極２０２は、コンタクト６２を介して信号線ＣＧ０に接続される。電極２０３は、コンタクト６３を介して転送トランジスタＴＷ０＿１に対応するブロックＢＬＫのワード線ＷＬ０に接続される。Ｐ型ウェル領域４１Ｂの上方には、コンタクト６１を囲む開口部を有し、転送トランジスタＴＷ０＿０のゲートとして機能する電極１０１、及びコンタクト６３を囲む開口部を有し、転送トランジスタＴＷ０＿１のゲートとして機能する電極１０２が設けられる。このような電極１０１及び１０２の構造によって、転送トランジスタＴＷ０＿０及びＴＷ０＿１の上方に設けられた各導電体層６６の電位の変化による転送トランジスタＴＷ０＿０及びＴＷ０＿１の特性の変化を抑制することができる。したがって、半導体記憶装置１の信頼性の低下を抑制することができる。
補足すると、ゲートとして機能する導電体層が、隣り合うＮ－不純物拡散領域の間にのみ設けられる場合、例えばＮ－不純物拡散領域の抵抗値は、トランジスタの上方に設けられた導電体層（配線）の電圧の変化の影響を受ける。このような影響は、特にＮ－不純物拡散領域の抵抗値が比較的高い高耐圧のトランジスタにおいて、耐圧・信頼性の観点から無視できない場合があり、好ましくない。このようなＮ－不純物拡散領域の抵抗値の変化を抑制する手法として、当該影響が無視できる程度に、Ｎ－不純物拡散領域に対して配線を高い位置に設ける手法が知られている。しかしながら、当該手法を用いる場合、コンタクトのアスペクト比が大きくなることで、コンタクトの形成が難しくなる可能性があり、また半導体記憶装置の特性が低下する可能性がある。
実施形態に係る半導体記憶装置１によれば、電極１０１は、コンタクト６１を囲むように設けられる。また、電極１０２は、コンタクト６３を囲むように設けられる。このような電極１０１及び１０２の構成により、電極１０１及び１０２は、Ｎ－不純物拡散領域４２、４３、及び４４のそれぞれの上面を全体的に覆うことができる。また、書込み動作、読出し動作、及び消去動作等の各種動作の際に、電極１０１及び１０２にはそれぞれ接地電圧ＶＳＳ以上の電圧が印加される。これらのことから、電極１０１及び１０２は、導電体層６６により形成される電場を遮蔽することができる。このため、書込み動作、読出し動作、及び消去動作等の各種動作の際に、導電体層６６の電圧の変化によるＮ－不純物拡散領域４２、４３、及び４４の抵抗値の変化を抑制することができる。したがって、コンタクトのアスペクト比が大きくなることを抑制しつつ、各導電体層６６の電位の変化による転送トランジスタＴＷ０＿０及びＴＷ０＿１の信頼性の低下を抑制することができる。
また、実施形態によれば、転送トランジスタＴＷ０＿０及びＴＷ０＿１は、電極２０２を共有する。このような構成により、転送トランジスタＴＷ０＿０及びＴＷ０＿１が半導体基板２０において占める面積の増加を抑制することができる。したがって、半導体記憶装置１のサイズの増加を抑制することができる。
２． 変形例
なお、上述の実施形態は、種々の変形が可能である。
以下に、変形例に係る半導体記憶装置について説明する。以下では、変形例に係る半導体記憶装置の構成及び製造方法について、実施形態に係る半導体記憶装置１と異なる点を中心に説明する。変形例に係る半導体記憶装置によっても、実施形態と同様の効果が奏される。
２．１ 第１変形例
上述の実施形態では、Ｐ型ウェル領域４１Ｂにおいてゲート絶縁膜５１上に電極１０１及び１０２が設けられる場合を示したが、これに限られない。ゲート絶縁膜５１上には、電極１０１及び１０２に加えて、電極１０１及び１０２と異なる導電体層が設けられてもよい。
以下の説明では、第１変形例に係る転送トランジスタの構成について、実施形態の構成と異なる構成について主に説明する。なお、第１変形例に係る転送トランジスタの製造方法は、実施形態に係る転送トランジスタの製造方法と実質的に同等であるため、その説明を省略する。
第１変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の平面構造について、図２５を用いて説明する。図２５は、第１変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
Ｐ型ウェル領域４１Ｂの上方には、電極１０１及び１０２に加えて、図２５には図示されないゲート絶縁膜５１を介して、導電体層１０３が設けられる。導電体層１０３は、Ｙ方向に沿って電極１０１及び１０２に挟まれて設けられる。導電体層１０３は、コンタクト６２を囲むように開口した開口部を有する。当該開口部は、電極２０２が設けられる領域に対応する。なお、導電体層１０３の外周、及び開口部に対応する導電体層１０３の内周には、図２５では図示されないサイドウォールが設けられる。
第１変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の断面構造について、図２６を用いて説明する。図２６は、第１変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図２５のＸＸＶＩ－ＸＸＶＩ線に沿った断面図である。以下では、図２６に示す断面における転送トランジスタの構造が説明される。
導電体層１０３は、導電体層１１３及び１２３を含む。導電体層１１３の上端は、絶縁体層５０の上端よりも上方の位置に設けられる。導電体層１１３は、電極２０１及び２０２の間におけるゲート絶縁膜５１のうち電極１０１よりも他端側の部分の上面上、並びに電極２０２及び２０３の間におけるゲート絶縁膜５１のうち電極１０２よりも一端側の部分の上面上に設けられる。導電体層１２３は、導電体層１１３の上面上に設けられる。導電体層１１３は、例えばポリシリコンを含む。導電体層１２３は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
導電体層１０３の側面には、サイドウォール５２＿５及び５２＿６が設けられる。サイドウォール５２＿５及び５２＿６のそれぞれの上端は、導電体層１０３の上端以下の高さに位置する。
サイドウォール５２＿５は第１部分及び第２部分を含む。サイドウォール５２＿５の第１部分は、電極２０２よりも一端側に設けられる導電体層１０３の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。また、サイドウォール５２＿５の第２部分は、電極２０２よりも他端側に設けられる導電体層１０３の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿５の第１部分は、サイドウォール５２＿１の第２部分と、Ｙ方向に沿って隣り合って接するように設けられる。サイドウォール５２＿５の第２部分は、サイドウォール５２＿３の第１部分と、Ｙ方向に沿って隣り合って接するように設けられる。
サイドウォール５２＿６は第１部分及び第２部分を含む。サイドウォール５２＿６の第１部分は、電極２０２よりも一端側に設けられる導電体層１０３の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。また、サイドウォール５２＿６の第２部分は、電極２０２よりも他端側に設けられる導電体層１０３の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿６の第１部分、及びサイドウォール５２＿６の第２部分は、Ｙ方向に沿って電極２０２と隣り合うように設けられる。
図２５では、導電体層１０３にコンタクトが接続されず、導電体層１０３は電気的にフローティングである。しかしながら、導電体層１０３にコンタクトが接続され、例えば接地電圧ＶＳＳ（０Ｖ）が印加されていてもかまわない。
以上のような転送トランジスタの構成によっても、実施形態と同等の効果が奏される。
また、電極１０１及び導電体層１０３の間の領域、並びに電極１０２及び導電体層１０３の間の領域がそれぞれ直線的な形状であるため、例えば実施形態のＳ１４に相当する工程において導電体層１１１、１１２、１１３、及び４１０を形成する際に、加工の難易度が高くなることを抑制することができる。また、電極２０２が、平面視において導電体層１０３に囲まれるように設けられるため、実施形態のＳ１６に相当する工程においてＮ＋不純物拡散領域２１１、２１２、及び２１３を形成する際の加工の難易度が高くなることを抑制することができる。
２．２ 第２変形例
上述の実施形態及び第１変形例では、転送トランジスタの第１端に接続されるコンタクト、及び転送トランジスタの第２端に接続されるコンタクトがそれぞれ、シリサイドを介してＮ＋不純物拡散領域に接続される場合を示したが、これに限られない。例えば、転送トランジスタの第１端に接続されるコンタクト、及び転送トランジスタの第２端に接続されるコンタクトはそれぞれ、Ｎ＋不純物拡散領域に直接的に接続されてもよい。
以下の説明では、第２変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の構成及び製造方法について、実施形態に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の構成及び製造方法と異なる点について主に説明する。
２．２．１ 構成
第２変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の平面構造について、図２７を用いて説明する。図２７は、第２変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第２変形例では、Ｎ＋不純物拡散領域２１１、２１２、及び２１３がそれぞれ電極として機能する。より具体的には、Ｎ＋不純物拡散領域２１１は、転送トランジスタＴＷ０＿０の第１端として機能する。Ｎ＋不純物拡散領域２１３は、転送トランジスタＴＷ０＿１の第１端として機能する。Ｎ＋不純物拡散領域２１２は、転送トランジスタＴＷ０＿０の第２端及び転送トランジスタＴＷ０＿１の第２端として機能する。
Ｎ＋不純物拡散領域２１１の上面には、コンタクト６１が接する。Ｎ＋不純物拡散領域２１２の上面には、コンタクト６２が接する。Ｎ＋不純物拡散領域２１３の上面には、コンタクト６３が接する。
電極１０１は、Ｎ＋不純物拡散領域２１１に対応する開口部を含む矩形状を有する。また、電極１０２は、Ｎ＋不純物拡散領域２１３に対応する開口部を含む矩形状を有する。電極１０１及び１０２は、Ｎ＋不純物拡散領域２１２をＹ方向に挟むように設けられる。
第２変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の断面構造について、図２８を用いて説明する。図２８は、第２変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図である。以下では、図２８に示す断面における転送トランジスタの構造が説明される。
電極１０１は、導電体層１１１及び１３１、並びに絶縁体層９１を含む。導電体層１１１の上端は、例えば絶縁体層５０の上端と同等の高さに位置する。導電体層１１１は、Ｎ＋不純物拡散領域２１２よりも一端側に設けられるゲート絶縁膜５１の部分の上面上に設けられる。導電体層１３１は、導電体層１１１の上面上、及びＰ型ウェル領域４１Ｂよりも一端側に設けられる絶縁体層５０の部分のうち他端側の部分の上面上に設けられる。絶縁体層９１は、導電体層１３１の上面上に設けられる。導電体層１３１は、例えばタングステン（Ｗ）、及びタングステンシリサイド（ＷＳｉ）を含む。絶縁体層９１は、例えば窒化シリコン（ＳｉＮ）を含む。
電極１０２は、導電体層１１２及び１３２、並びに絶縁体層９２を含む。導電体層１１２の上端は、例えば絶縁体層５０の上端と同等の高さに位置する。導電体層１１２は、Ｎ＋不純物拡散領域２１２よりも他端側に設けられるゲート絶縁膜５１の部分の上面上に設けられる。導電体層１３２は、導電体層１１２の上面上、及びＰ型ウェル領域４１Ｂよりも他端側に設けられる絶縁体層５０の部分のうち一端側の部分の上面上に設けられる。絶縁体層９２は、導電体層１３２の上面上に設けられる。導電体層１３２は、例えばタングステン（Ｗ）、及びタングステンシリサイド（ＷＳｉ）を含む。絶縁体層９２は、例えば窒化シリコン（ＳｉＮ）を含む。
シールド導電体層４００は、導電体層４３０及び絶縁体層９３を含む。導電体層４３０は、Ｐ型ウェル領域４１Ｂよりも一端側に設けられる絶縁体層５０の部分の上面上、及びＰ型ウェル領域４１Ｂよりも他端側に設けられる絶縁体層５０の部分の上面上に設けられる。絶縁体層９３は、導電体層４３０の上面上に設けられる。導電体層４３０は、例えばタングステン（Ｗ）、及びタングステンシリサイド（ＷＳｉ）を含む。絶縁体層９３は、例えば窒化シリコン（ＳｉＮ）を含む。
コンタクト６４の下端は、絶縁体層９１を貫通し、導電体層１３１に接する。コンタクト６５の下端は、絶縁体層９２を貫通し、導電体層１３２に接する。
２．２．２ 転送トランジスタの製造方法
第２変形例に係る転送トランジスタの製造方法について、実施形態に係る転送トランジスタの製造方法と異なる点について主に説明する。
図２９～図３１は、実施形態に係る半導体記憶装置１が備える転送トランジスタＴＷ０＿０及びＴＷ０＿１の製造途中の構造の一例を示す平面図又は断面図である。図３０に示す平面図は、図２７に対応する領域を示す。図２９及び図３１に示す断面図は、図２８に対応する領域を示す。以下に、第２変形例に係る半導体記憶装置１における、転送トランジスタＴＷの形成に関する製造方法の一例について、実施形態に係る製造方法と異なる点について主に説明する。
実施形態の素子分離領域を形成する処理（Ｓ１３）に対応する工程において、平坦化処理が実行された後、図２９に示すように、導電体層１１０及び絶縁体層５０上に、導電体層１３０及び絶縁体層９０がこの順に積層される。
実施形態のゲートに対応する構造を形成する処理（Ｓ１４）に対応する工程において、図３０に示すように、電極１０１及び１０２のそれぞれの開口部が設けられる領域、電極１０１及び１０２によってＹ方向に挟まれる予定の領域、シールド導電体層４００と電極１０１及び１０２とによってＸ方向及びＹ方向に挟まれる予定の領域、並びにシールド導電体層４００が設けられる予定の領域よりも外側の領域が除去されたレジスト材７３のパターンが形成され、絶縁体層９０が露出する。それから、レジスト材７３のパターンを用いた異方性エッチングによって、導電体層１１０の部分、導電体層１３０の部分、及び絶縁体層９０の部分が除去される。これにより、図３１に示すように、導電体層１１０は、導電体層１１１及び１１２に分離される。また導電体層１３０は、導電体層１３１、１３２、及び４３０に分離される。また絶縁体層９０は、絶縁体層９１、９２、及び９３に分離される。導電体層１１０の部分、導電体層１３０の部分、及び絶縁体層９０の部分が除去された後、レジスト材７３は除去される。
実施形態におけるＮ＋不純物拡散領域を形成する処理（Ｓ１６）が実行された後、コンタクト６１～６５が形成される。
以上のようにして、第２変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１が形成される。
以上のような転送トランジスタの構成によっても、実施形態及び第１変形例と同等の効果が奏される。
２．３ 第３変形例
上述の実施形態、第１変形例、及び第２変形例では、２つの転送トランジスタが第２端として機能する１つの電極を共有する場合を示したが、これらに限られない。各転送トランジスタの第１端及び第２端はそれぞれ、その他の転送トランジスタの第１端及び第２端とは異なる、個別の電極として設けられてもよい。
以下の説明では、第３変形例に係る転送トランジスタの構成について、実施形態の構成と異なる構成について主に説明する。なお、第３変形例に係る転送トランジスタの製造方法は、実施形態に係る転送トランジスタの製造方法と実質的に同等であるため、その説明を省略する。
２．３．１ ロウデコーダモジュール
第３変形例に係る半導体記憶装置１のロウデコーダモジュール１５の平面構造について図３２を用いて説明する。図３２は、第３変形例に係る半導体記憶装置のロウデコーダモジュールの平面構造の一例を示す平面図である。
第３変形例において、各ロウデコーダＲＤは、例えば矩形状の領域に設けられる。
ロウデコーダＲＤ０、ＲＤ１、ＲＤ２…は、例えばＹ方向に沿ってこの順に並ぶ。
各ロウデコーダＲＤにおいて、転送トランジスタＴＷ、ＴＳ、及びＴＤはそれぞれ、例えば矩形状の領域に設けられる。
なお、複数の転送トランジスタＴＷ、ＴＳ、及びＴＤは、例えばＸ方向及びＹ方向のそれぞれに並ぶ行列状に設けられる。
２．３．２ 転送トランジスタ
第３変形例に係る半導体記憶装置１に含まれる転送トランジスタＴＷ、ＴＳ、及びＴＤの構成について説明する。
（平面構造）
第３変形例に係る転送トランジスタＴＷ、ＴＳ、及びＴＤの平面構造について、図３３を用いて説明する。図３３は、第３変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。図３３に示す例では、図３２に示される構成のうち転送トランジスタＴＷ０＿０を含む平面構造が主に示される。図３３には、転送トランジスタＴＷ１＿０の部分、転送トランジスタＴＷ０＿１の部分、及び転送トランジスタＴＷ１＿１の部分があわせて図示される。転送トランジスタＴＷ、ＴＳ、及びＴＤの構造は、互いに実質的に同等の構造を有する。以下では、転送トランジスタＴＷ０＿０の構造が主に説明される。
第３変形例における絶縁体層５０は、平面視において、転送トランジスタＴＷ０＿０を囲むように設けられる。絶縁体層５０は、例えば、行列状に並べられた複数の転送トランジスタを分離するように、格子状に設けられる。
Ｐ型ウェル領域４１Ｂには、Ｎ－不純物拡散領域４２及び４３が互いに離れて形成される。
Ｐ型ウェル領域４１Ｂの上方には、電極１０４が設けられる。電極１０４は、転送トランジスタＴＷ０＿０のゲートとして機能する。平面視において、電極１０４は、コンタクト６１を囲むように開口した開口部、及びコンタクト６２を囲むように開口した開口部を有する。コンタクト６１に対応する開口部は、電極２０１が設けられる領域に対応する。コンタクト６２に対応する開口部は、電極２０２が設けられる領域に対応する。なお、電極１０４の外周の側面、及び上述の２つの開口部のそれぞれに対応する電極１０４の内周の側面には、図３３では図示されないサイドウォールが設けられる。
電極１０４上には、コンタクト６４が設けられる。
なお、通常、電極１０４には、書込み動作、読出し動作、及び消去動作等の各種動作の際に、接地電圧ＶＳＳ以上の電圧が印加される。
（断面構造）
転送トランジスタＴＷ０＿０の断面構造について、図３４を用いて説明する。図３４は、第３変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図である。以下では、図３４に示す断面における転送トランジスタの構造が説明される。
Ｐ型ウェル領域４１Ｂのうち電極２０１及び２０２を除く領域の上面上には、ゲート絶縁膜５１が設けられる。
電極１０４は、導電体層１１４及び１２４を含む。導電体層１１４の上端は、絶縁体層５０の上端よりも上方の位置に設けられる。導電体層１１４は、ゲート絶縁膜５１の上面上、Ｐ型ウェル領域４１Ｂよりも一端側に設けられる絶縁体層５０の部分のうち他端側の部分の上面上、及びＰ型ウェル領域４１Ｂよりも他端側に設けられる絶縁体層５０の部分のうち一端側の部分の上面上に設けられる。導電体層１２４は、導電体層１１４の上面上に設けられる。導電体層１１４は、例えばポリシリコンを含む。導電体層１２４は、例えばニッケルシリサイド（ＮｉＳｉ）、ニッケルプラチナシリサイド（ＮｉＰｔＳｉ）、及びコバルトシリサイド（ＣｏＳｉ）を含む。
電極１０４の側面にはサイドウォール５２＿７、５２＿８、及び５２＿９が設けられる。なお、以下の説明において、サイドウォール５２＿７、５２＿８、及び５２＿９を区別しない場合には、単にサイドウォール５２と呼ぶ。
より具体的には、サイドウォール５２＿７は第１部分及び第２部分を含む。サイドウォール５２＿７の第１部分は、電極２０１よりも一端側に設けられる電極１０４の部分の一端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。また、サイドウォール５２＿７の第２部分は、電極２０２よりも他端側に設けられる電極１０４の部分の他端とＹ方向に接するように、絶縁体層５０の上面上に設けられる。サイドウォール５２＿７の第１部分は、サイドウォール５３＿１の第１部分とＹ方向に接する。サイドウォール５２＿７の第２部分は、サイドウォール５３＿１の第２部分とＹ方向に接する。
サイドウォール５２＿８は第１部分及び第２部分を含む。サイドウォール５２＿８の第１部分は、電極２０１よりも一端側に設けられる電極１０４の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。また、サイドウォール５２＿８の第２部分は、電極２０１及び２０２の間に設けられる電極１０４の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿８の第１部分、及びサイドウォール５２＿８の第２部分は、Ｙ方向に沿って電極２０１と隣り合うように設けられる。
サイドウォール５２＿９は第１部分及び第２部分を含む。サイドウォール５２＿９の第１部分は、電極２０１及び２０２の間に設けられる電極１０４の部分の他端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。また、サイドウォール５２＿９の第２部分は、電極２０２よりも他端側に設けられる電極１０４の部分の一端とＹ方向に接するように、ゲート絶縁膜５１の上面上に設けられる。サイドウォール５２＿９の第１部分、及びサイドウォール５２＿９の第２部分は、Ｙ方向に沿って電極２０２と隣り合うように設けられる。
以上のような転送トランジスタの構成によっても、実施形態、第１変形例、及び第２変形例と同等に、半導体記憶装置の信頼性の低下を抑制することができる。
２．４ 第４変形例
上述の実施形態、第１変形例、第２変形例、及び第３変形例では、コンタクト６１、６２、及び６３が、Ｘ方向及びＹ方向においてサイドウォール５２から離れて設けられる場合を示したが、これに限られない。コンタクト６１、６２、及び６３は、Ｘ方向及びＹ方向においてサイドウォール５２と接するように設けられてもよい。
以下の説明では、第４変形例に係る転送トランジスタの構成について、実施形態の構成と異なる構成について主に説明する。なお、第４変形例に係る転送トランジスタの製造方法は、実施形態に係る転送トランジスタの製造方法と実質的に同等であるため、その説明を省略する。
第４変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の平面構造について、図３５を用いて説明する。図３５は、第４変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
第４変形例において、電極２０１は、例えばコンタクト６１と同等、又はコンタクト６１よりも小さい領域に設けられる。
また、電極２０２は、例えばコンタクト６２と同等、又はコンタクト６２よりも小さい領域に設けられる。
また、電極２０３は、例えばコンタクト６３の底面と同等、又はコンタクト６３の底面よりも小さい領域に設けられる。
第４変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の断面構造について、図３６を用いて説明する。図３６は、第４変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図３５のＸＸＸＶＩ－ＸＸＸＶＩ線に沿った断面図である。
図３６に示す断面において、コンタクト６１は、サイドウォール５２＿２の第１部分、及びサイドウォール５２＿２の第２部分に接する。
コンタクト６２は、サイドウォール５２＿１の第２部分、及びサイドウォール５２＿３の第１部分に接する。
コンタクト６３は、サイドウォール５２＿４の第１部分、及びサイドウォール５２＿４の第２部分に接する。
コンタクト６１の下面は、例えば導電体層２２１の上面全体と接する。コンタクト６２の下面は、例えば導電体層２２２の上面全体と接する。コンタクト６３の下面は、例えば導電体層２２３の上面全体と接する。
なお、図示しないＸ方向に沿った断面において、コンタクト６１～６３の各々は、当該コンタクトのＸ方向に沿った両端において、サイドウォール５２に接するように設けられる。
以上のような転送トランジスタの構成によっても、実施形態、第１変形例、及び第２変形例と同等の効果が奏される。
また、第４変形例によれば、電極２０１～２０３のそれぞれに接続されるコンタクト６１～６３のそれぞれと、サイドウォール５２とを接するように設けることができる。これにより、電極１０１及び１０２のそれぞれの開口部のサイズの増加を抑制することができる。したがって、第４変形例によれば、電極１０１及び１０２のサイズの増加を抑制することによって、半導体記憶装置１のサイズの増加を抑制することができる。
なお、第４変形例では、コンタクト６１～６３の各々が、当該コンタクトのＸ方向に沿った両端、及び当該コンタクトのＹ方向に沿った両端において、サイドウォール５２に接する場合を示したが、これに限られない。コンタクト６１～６３の各々は、当該コンタクトのＸ方向に沿った両端のうちいずれかにおいてのみサイドウォール５２と接してもよい。また、コンタクト６１～６３の各々は、当該コンタクトのＹ方向に沿った両端のうちいずれかにおいてのみサイドウォール５２と接してもよい。
また、第４変形例では、Ｐ型ウェル領域４１Ｂに２つの転送トランジスタが設けられる場合において、コンタクト６１、６２、及び６３が、Ｘ方向及びＹ方向においてサイドウォール５２と接するように設けられる例を示したが、これに限られない。例えば第３変形例のように、Ｐ型ウェル領域４１Ｂに１つの転送トランジスタが設けられる場合において、コンタクト６１及び６２が、Ｘ方向及びＹ方向においてサイドウォール５２と接するように設けられてもよい。
２．５ 第５変形例
上述の実施形態、第１変形例、第２変形例、第３変形例、及び第４変形例では、絶縁体層５０の上面上にシールド導電体層４００が設けられる例を示したが、これらに限られない。絶縁体層５０の上面上には、シールド導電体層４００が設けられなくてもよい。
以下の説明では、第５変形例に係る転送トランジスタの構成について、実施形態の構成と異なる構成について主に説明する。なお、第５変形例に係る転送トランジスタの製造方法は、シールド導電体層４００を形成しないことを除き、実施形態に係る転送トランジスタの製造方法と実質的に同等であるため、その説明を省略する。
第５変形例に係る転送トランジスタＴＷの平面構造について、図３７を用いて説明する。図３７は、第５変形例に係る半導体記憶装置が備える転送トランジスタの平面構造の一例を示す平面図である。
図３７に示すように、絶縁体層５０の上面上には、シールド導電体層が設けられない。例えば転送トランジスタＴＷ０＿０及びＴＷ０＿１を含む領域と、転送トランジスタＴＷ１＿０及びＴＷ１＿１を含む領域とは、シールド導電体層を挟まずに隣り合う。また、例えば転送トランジスタＴＷ０＿０及びＴＷ０＿１を含む領域と、転送トランジスタＴＷ０＿２に含まれる電極１０１とは、シールド導電体層を挟まずに隣り合う。
第５変形例に係る転送トランジスタＴＷ０＿０及びＴＷ０＿１の断面構造について、図３８を用いて説明する。図３８は、第５変形例に係る半導体記憶装置が備える転送トランジスタの断面構造の一例を示す、図３７のＸＸＸＶＩＩＩ－ＸＸＸＶＩＩＩ線に沿った断面図である。
図３８に示すように、転送トランジスタＴＷ０＿０及びＴＷ０＿１に含まれるサイドウォール５２＿３の第１部分は、転送トランジスタＴＷ０＿２に含まれる電極１０１に設けられるサイドウォール５２＿１の第１部分と接する。すなわち、Ｙ方向に隣接する２つの転送トランジスタＴＷの組のそれぞれに含まれるサイドウォール５２は、互いに隣り合って接する。
なお図示しないが、例えばＸＺ平面に沿った転送トランジスタＴＷの断面構造においても、Ｘ方向に隣接する２つの転送トランジスタＴＷの組のそれぞれに含まれるサイドウォール５２は、互いに隣り合って接する。より具体的には、例えば転送トランジスタＴＷ０＿０及びＴＷ０＿１に含まれるサイドウォール５２＿１及び５２＿３は、それぞれ転送トランジスタＴＷ１＿０及びＴＷ１＿１に含まれるサイドウォール５２＿１及び５２＿３とＸ方向に隣り合って接する。
以上のような転送トランジスタの構成によっても、実施形態、第１変形例、第２変形例、及び第４変形例と同等の効果が奏される。
３． その他の実施形態
上述の実施形態及び変形例では、周辺回路ＰＥＲＩが形成された半導体基板２０の上方にメモリセルアレイ１０が設けられる場合を示したが、本発明はこれらに限られるものではない。半導体記憶装置１は、例えば周辺回路ＰＥＲＩを含む回路チップと、メモリセルアレイ１０を含むメモリチップとが貼り合わせられた構成を有していてもよい。
回路チップとメモリチップとが貼り合わせられた構成を有する場合の半導体記憶装置１の断面構造について、図３９を用いて説明する。図３９は、その他の実施形態に係る半導体記憶装置の断面構造の一例を示す断面図である。
図３９に示すように、半導体記憶装置１は、回路チップ１－１の上面とメモリチップ１－２の下面とが貼り合わせられた構成を有する。回路チップ１－１は、半導体基板２０、導電体層３００、及び周辺回路ＰＥＲＩを含む。メモリチップ１－２は、導電体層３０１、メモリセルアレイ１０を含む。
回路チップ１－１の断面構造について説明する。
半導体基板２０上には、周辺回路ＰＥＲＩが形成される。図３９では、周辺回路ＰＥＲＩに含まれる構成の例として、１つのトランジスタが示される。
周辺回路ＰＥＲＩ内の１つのトランジスタに、導電体層３００が接続される。導電体層３００は、上面が回路チップ１－１の上面と面一となるように設けられる。導電体層３００は、回路チップ１－１とメモリチップ１－２とを電気的に接続するための接続パッドとして機能する。
次に、メモリチップ１－２の断面構造について説明する。
導電体層３０１は、下面がメモリチップ１－２の下面と面一となるように設けられる。導電体層３０１は導電体層３００に接する。これにより、導電体層３０１は、回路チップ１－１とメモリチップ１－２とを電気的に接続するための接続パッドとして機能する。
導電体層３０１はメモリセルアレイ１０に接続される。その他の実施形態に係るメモリセルアレイ１０は、実施形態に係るメモリセルアレイ１０がＺ方向に沿って逆向きに形成されたものと同等であるため、その説明を省略する。
メモリセルアレイ１０の導電体層２１の上面には、絶縁体層８０が設けられる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１～２５、１０３、１１０～１１４、１２１～１２４、１３０～１３２、２２１～２２３、３００、３０１、４１０、４２０、４３０…導電体層、４００…シールド導電体層、２６…半導体部、３０～３４、５０、８０、９０～９３…絶縁体層、３５…コア部材、３６…半導体膜、３７…トンネル絶縁膜、３８…電荷蓄積膜、３９…ブロック絶縁膜、５１…ゲート絶縁膜、５２、５３…サイドウォール、７０～７３…レジスト材、１０１、１０２、１０４、２０１～２０３…電極、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴ１、ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…選択ゲート線、ＴＳ、ＴＷ０～ＴＷ７、ＴＤ…転送トランジスタ、信号線…ＣＧＳ、ＣＧ０～ＣＧ７、ＣＧＤ０～ＣＧＤ４。

Claims (20)

  1. 素子領域と、前記素子領域において第１方向にこの順に互いに離れて並ぶ、各々がソース/ドレイン領域である第１領域、第２領域、及び第３領域と、を含む半導体基板と、
    前記素子領域の上方に設けられ、第１開口部を有する第１導電体層と、
    前記素子領域の上方に設けられ、第２開口部を有し、前記第１方向に前記第１導電体層と離れて並ぶ第２導電体層と、
    前記第１領域に接続され、前記第１開口部を通過する第１コンタクトと、
    前記第３領域に接続され、前記第２開口部を通過する第２コンタクトと、
    前記第１コンタクトに接続された第１メモリセルと、
    前記第２コンタクトに接続された第２メモリセルと、
    を備える、半導体記憶装置。
  2. 前記第２領域に接続され、前記第１導電体層及び前記第２導電体層の間を通過する第３コンタクトをさらに備える、
    請求項１記載の半導体記憶装置。
  3. 前記第１領域内に設けられ、前記第１領域における不純物濃度よりも高い不純物濃度を有する第４領域と、
    前記第２領域内に設けられ、前記第２領域における不純物濃度よりも高い不純物濃度を有する第５領域と、
    前記第３領域内に設けられ、前記第３領域における不純物濃度よりも高い不純物濃度を有する第６領域と、
    をさらに備え、
    前記第１コンタクトは、前記第４領域に接続され、
    前記第２コンタクトは、前記第６領域に接続され、
    前記第３コンタクトは、前記第５領域に接続される、
    請求項２記載の半導体記憶装置。
  4. 前記第１開口部の側面に設けられた第１絶縁体層と、
    前記第２開口部の側面に設けられた第２絶縁体層と、
    前記第４領域の上面に設けられ、前記第１コンタクトに接続された第３導電体層と、
    前記第６領域の上面に設けられ、前記第２コンタクトに接続された第４導電体層と、
    をさらに備え、
    前記第１方向において、
    前記第３導電体層は、前記第１絶縁体層と隣り合い、
    前記第４導電体層は、前記第２絶縁体層と隣り合う、
    請求項３記載の半導体記憶装置。
  5. 前記第１導電体層の外側の側面に設けられた第３絶縁体層と、
    前記第２導電体層の外側の側面に設けられた第４絶縁体層と、
    をさらに備え、
    前記第１方向において、
    前記第３絶縁体層は、前記第４絶縁体層と隣り合う、
    請求項４記載の半導体記憶装置。
  6. 前記第５領域の上面に設けられ、前記第３コンタクトに接続された第５導電体層、
    をさらに備え、
    前記第１方向において、
    前記第５導電体層は、前記第３絶縁体層及び前記第４絶縁体層と隣り合い、
    前記第３絶縁体層の部分、及び前記第４絶縁体層の部分は、互いに接する、
    請求項５記載の半導体記憶装置。
  7. 前記第１導電体層の上面に設けられた第６導電体層と、
    前記第２導電体層の上面に設けられた第７導電体層と、
    をさらに備える、
    請求項６記載の半導体記憶装置。
  8. 前記第３導電体層、前記第４導電体層、前記第５導電体層、前記第６導電体層、及び前記第７導電体層はシリサイドを含む、
    請求項７記載の半導体記憶装置。
  9. 前記第１コンタクトは、前記第１絶縁体層と接し、
    前記第２コンタクトは、前記第２絶縁体層と接し、
    前記第３コンタクトは、前記第３絶縁体層及び前記第４絶縁体層と接する、
    請求項６記載の半導体記憶装置。
  10. 前記素子領域の上方において、前記第１方向に沿って前記第１導電体層及び前記第２導電体層に挟まれて設けられ、第３開口部を有する第３導電体層と、
    をさらに備え、
    前記第３コンタクトは、前記第３開口部を通過する、
    請求項５記載の半導体記憶装置。
  11. 前記第３導電体層の外側の側面に設けられた第５絶縁体層、
    をさらに備え、
    前記第５絶縁体層は、前記第１導電体層及び前記第３導電体層の間、並びに前記第２導電体層及び前記第３導電体層の間においてそれぞれ、前記第３絶縁体層及び前記第４絶縁体層と接する、
    請求項１０記載の半導体記憶装置。
  12. 前記第３開口部の側面に設けられた第６絶縁体層と、
    前記第５領域の上面に設けられ、前記第３コンタクトに接続された第５導電体層と、
    をさらに備え、
    前記第１方向において、前記第５導電体層は、前記第６絶縁体層と隣り合う、
    請求項１１記載の半導体記憶装置。
  13. 前記半導体基板は、前記素子領域を含む第７領域を備え、
    前記素子領域は、第１導電型の領域であり、
    前記第７領域は第２導電型の領域である、
    請求項１記載の半導体記憶装置。
  14. 前記第１導電体層は、第１部分、前記第１方向における前記第１部分の一端に接続される第２部分、及び前記第１方向と直交する前記半導体基板の上面内の第２方向において前記第２部分とともに前記第２領域の少なくとも一部分を挟むように設けられ、前記第１方向における前記第１部分の一端に接続される第３部分を含み、
    前記第２導電体層は、第１部分、前記第１方向における前記第２部分の一端に接続される第２部分、及び前記第２方向において前記第２部分とともに前記第２領域の少なくとも一部分を挟むように設けられ、前記第１方向における前記第２部分の一端に接続される第３部分を含む、
    請求項２記載の半導体記憶装置。
  15. 前記半導体記憶装置の書込み動作、読出し動作、及び消去動作において、前記第１導電体層及び前記第２導電体層に、それぞれ接地電圧以上の電圧を印加する、ように構成される、
    請求項１記載の半導体記憶装置。
  16. 前記素子領域の外周を囲むように設けられた第７絶縁体層と、
    前記第７絶縁体層の上面に設けられた第８導電体層と、
    前記第３絶縁体層に接する部分を有し、前記第８導電体層の側面に設けられた第８絶縁体層と、
    を備える、
    請求項５記載の半導体記憶装置。
  17. 素子領域と、前記素子領域において、第１方向にこの順に互いに離れて並ぶ、各々がソース/ドレイン領域である第１領域及び第２領域と、を含む半導体基板と、
    前記素子領域の上方に設けられ、第１開口部及び第２開口部を有する第１導電体層と、
    前記第１領域の上面に設けられた第２導電体層と、
    前記第２領域の上面に設けられた第３導電体層と、
    前記第１開口部の側面に設けられた第１絶縁体層と、
    前記第２開口部の側面に設けられた第２絶縁体層と、
    前記第２導電体層に接続され、前記第１開口部を通過する第１コンタクトと、
    前記第３導電体層に接続され、前記第２開口部を通過する第２コンタクトと、
    前記半導体基板の上方に設けられ、前記第１コンタクトに接続された第１メモリセルと、
    を備え、
    前記第１方向において、
    前記第２導電体層は、前記第１絶縁体層と隣り合い、
    前記第３導電体層は、前記第２絶縁体層と隣り合う、
    半導体記憶装置。
  18. 前記第１導電体層の上面に設けられた第４導電体層、
    をさらに備え、
    前記第２導電体層、前記第３導電体層、及び前記第４導電体層は、シリサイドを含む、
    請求項１７記載の半導体記憶装置。
  19. 前記第１コンタクトは、前記第１絶縁体層と接し、
    前記第２コンタクトは、前記第２絶縁体層と接する、
    請求項１７記載の半導体記憶装置。
  20. 前記第１導電体層の外側の側面に設けられた第３絶縁体層と、
    前記素子領域の外周を囲むように設けられた第４絶縁体層と、
    前記第４絶縁体層の上面に設けられた第５導電体層と、
    前記第３絶縁体層と接する部分を有し、前記第５導電体層の側面に設けられた第５絶縁体層と、
    を備える、
    請求項１７記載の半導体記憶装置。
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JP2005064050A (ja) * 2003-08-14 2005-03-10 Toshiba Corp 半導体記憶装置及びそのデータ書き込み方法
KR100679270B1 (ko) * 2006-01-27 2007-02-06 삼성전자주식회사 상변화 메모리 소자 및 그 제조방법
TW200807694A (en) * 2006-07-18 2008-02-01 Ememory Technology Inc Semiconductor capacitor, one time programmable memory cell and fabricating method and operating method thereof
CN110709998A (zh) * 2017-02-10 2020-01-17 株式会社半导体能源研究所 半导体装置以及其制造方法
CN117637848A (zh) * 2018-10-09 2024-03-01 美光科技公司 包含垂直晶体管的装置及相关方法
US20210167068A1 (en) * 2019-12-03 2021-06-03 Nanya Technology Corporation Memory device
KR20220017263A (ko) * 2020-08-04 2022-02-11 삼성전자주식회사 반도체 메모리 소자

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