KR20230086451A - 메모리 장치 및 이의 제조방법 - Google Patents

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KR20230086451A
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vertical plugs
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정성용
김남국
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Abstract

본 기술은 서로 인접하게 배열된 제1 수직 플러그들 및 제2 수직 플러그들; 상기 제1 수직 플러그에 접하는 제1 선택 라인; 상기 제1 선택 라인과 동일한 층에 형성되며, 상기 제2 수직 플러그에 접하는 제2 선택 라인; 및 상기 제1 수직 플러그들의 일부 및 상기 제2 수직 플러그들의 일부에 중첩하고, 상기 제1 및 제2 선택 라인들을 서로 분리시키는 분리 패턴을 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.

Description

메모리 장치 및 이의 제조방법{Memory device and manufacturing method of the memory device}
본 발명은 메모리 장치 및 이의 제조방법에 관한 것으로, 보다 구체적으로는 3차원 구조를 가지는 메모리 장치 및 이의 제조방법에 관한 것이다.
메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.
비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 메모리(resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기메모리(magneto resistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.
이 중에서 낸드 플래시 메모리에 포함되는 메모리 셀들은 비트 라인과 소스 라인 사이에 연결된 스트링(string)에 포함될 수 있다. 스트링은 비트 라인과 소스 라인 사이에 연결된 제1 선택 트랜지스터들, 메모리 셀들 및 제2 선택 트랜지스터들을 포함할 수 있다. 제1 선택 트랜지스터들의 게이트들은 제1 선택 라인들에 연결될 수 있고, 메모리 셀들의 게이트들은 워드 라인들에 연결될 수 있으며, 제2 선택 트랜지스터들의 게이트들은 제2 선택 라인들에 연결될 수 있다.
본 발명의 실시예는 수직 플러그들의 손실 없이 선택 라인들을 분리하는 분리 패턴을 형성할 수 있는 메모리 장치 및 이의 제조방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 서로 인접하게 배열된 제1 수직 플러그들 및 제2 수직 플러그들; 상기 제1 수직 플러그에 접하는 제1 선택 라인; 상기 제1 선택 라인과 동일한 층에 형성되며, 상기 제2 수직 플러그에 접하는 제2 선택 라인; 및 상기 제1 수직 플러그들의 일부 및 상기 제2 수직 플러그들의 일부에 중첩하고, 상기 제1 및 제2 선택 라인들을 서로 분리시키는 분리 패턴을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 기판 상에 적층된 소스 라인, 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들; 상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 수직으로 관통하여 서로 이격되어 배열된 제1 및 제2 수직 플러그들; 및 상기 제1 및 제2 수직 플러그들 사이에서 상기 제1 및 제2 수직 플러그들의 일부와 중첩되고, 상기 제1 선택 라인들을 수직 방향으로 분리시키는 분리 패턴을 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 기판 상에 형성된 주변 회로 구조물; 접합 패드들을 통해 상기 주변 회로 구조물과 서로 접하며, 비트 라인, 제1 선택 라인들, 워드 라인들, 제2 선택 라인들 및 소스 라인을 포함하는 셀 구조물; 상기 셀 구조물을 수직으로 관통하고 서로 이격되어 배열된 제1 및 제2 수직 플러그들; 상기 제1 및 제2 수직 플러그들의 하부에서 상기 제1 및 제2 수직 플러그들의 일부와 중첩되고, 상기 제1 선택 라인들을 수직 방향으로 분리시키는 제1 분리 패턴; 및 상기 제1 및 제2 수직 플러그들의 상부에서 상기 제1 및 제2 수직 플러그들의 일부와 중첩되고, 상기 제2 선택 라인들을 수직 방향으로 분리시키는 제2 분리 패턴을 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조방법은, 소스 라인 상에 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들이 적층된 적층 구조체를 형성하는 단계; 상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 관통하고, 서로 이격되어 배열된 제1 및 제2 수직 플러그들을 형성하는 단계; 상기 제1 및 제2 수직 플러그들의 일부와 중첩하고, 상기 제2 선택 라인들을 분리시키는 트렌치를 형성하는 단계; 및 상기 트렌치의 내부에 분리 패턴을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따른 메모리 장치의 제조방법은, 제1 기판 상에 제1 접합 패드들이 노출된 주변 회로 구조물을 형성하는 단계; 제2 기판 상에 제1 선택 라인들, 워드 라인들, 제2 선택 라인들 및 제2 접합 패드들이 적층된 셀 구조물을 형성하는 단계; 상기 셀 구조물에 포함된 상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 관통하고, 서로 이격되어 배열된 제1 및 제2 수직 플러그들을 형성하는 단계; 상기 제1 및 제2 수직 플러그들의 일부와 중첩하고, 상기 제2 선택 라인들을 분리시키는 제1 트렌치를 형성하는 단계; 상기 제1 트렌치의 내부에 제1 분리 패턴을 형성하는 단계; 상기 제2 기판 상에 형성된 전체 구조물과 상기 제2 기판을 뒤집고, 뒤집힌 상기 셀 구조체에 포함된 상기 제2 접합 패드들을 상기 주변 회로 구조물에 포함된 상기 제1 접합 패드들의 상부에 접착시키는 단계; 상기 제2 기판을 제거하는 단계; 상기 제1 및 제2 수직 플러그들의 일부와 중첩하고, 상기 제1 선택 라인들을 분리시키는 제2 트렌치를 형성하는 단계; 및 상기 제2 트렌치의 내부에 제2 분리 패턴을 형성하는 단계를 포함한다.
본 기술에 따르면, 수직 플러그의 손실 없이 선택 라인들의 분리 패턴을 형성할 수 있고, 수직 플러그의 손실이 없으므로 메모리 장치의 사이즈 증가를 방지할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 3은 본 발명의 제1 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 4는 본 발명의 제1 실시 예에 따른 스트링(string)을 설명하기 위한 단면도이다.
도 5는 본 발명의 제1 실시 예에 따른 제1 분리 패턴을 설명하기 위한 평면도이다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도들이다.
도 7은 제1 분리 패턴과 중첩되는 수직 플러그의 구조를 설명하기 위한 사시도이다.
도 8a 내지 도 8e는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 어레이 및 주변 회로의 배치를 설명하기 위한 사시도이다.
도 11은 본 발명의 제2 실시 예에 따른 제1 및 제2 분리 패턴들을 설명하기 위한 평면도이다.
도 12a 내지 도 12h는 본 발명의 제2 실시 예에 따른 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 13은 제3 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 15는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(memory cell array; 110)와, 프로그램, 리드 또는 소거 동작을 수행할 수 있는 주변 회로들(peripheral circuits; 120~170)을 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 메모리 셀들을 포함하며, 메모리 셀들은 기판에 수직 방향으로 적층되는 3차원 구조로 구현될 수 있다.
주변 회로들(peripheral circuits; 120~170)은 로우 디코더(row decoder; 120), 전압 생성부(voltage generator; 130), 페이지 버퍼 그룹(page buffer group; 140), 컬럼 디코더(column decoder; 150), 입출력 회로(input/output circuit; 160) 및 제어 로직 회로(control logic circuit; 170)를 포함할 수 있다.
로우 디코더(120)는 로우 어드레스(RADD)에 따라 메모리 셀 어레이(110)에 포함된 메모리 블록들 중에서 하나의 메모리 블록을 선택하고, 선택된 메모리 블록에 동작 전압들(Vop)을 전송할 수 있다.
전압 생성부(130)는 동작 코드(OPCD)에 응답하여, 다양한 동작들에 필요한 동작 전압들(Vop)을 생성하고 출력할 수 있다. 예를 들면, 전압 생성부(130)는 동작 코드(OPCD)에 응답하여 프로그램 전압, 리드 전압, 소거 전압, 패스 전압, 턴온 전압 및 접지 전압 등을 생성하고, 생성된 전압들을 선택적으로 출력할 수 있다.
페이지 버퍼 그룹(140)은 비트 라인들(bit lines)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 예를 들면, 페이지 버퍼 그룹(140)은 비트 라인들 각각에 연결된 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어 신호들(PBSIG)에 응답하여 동시에 동작할 수 있으며, 프로그램, 리드 또는 검증 동작 시 데이터를 임시로 저장할 수 있다. 페이지 버퍼들은 리드 또는 검증 동작 시, 메모리 셀들의 문턱전압에 따라 가변되는 비트 라인들의 전류를 센싱할 수 있다.
컬럼 디코더(150)는 컬럼 어드레스(CADD)에 따라, 입출력 회로(160) 및 페이지 버퍼 그룹(140) 사이에서 데이터(DATA)를 전송할 수 있다.
입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치에 연결될 수 있다. 예를 들면, 외부 장치는 메모리 장치(1100)에 커맨드(command; CMD), 어드레스(address; ADD) 또는 데이터(data; DATA)를 전송할 수 있는 컨트롤러(controller)일 수 있다. 입출력 회로(160)는 입출력 라인들(IO)을 통해 커맨드(CMD), 어드레스(ADD) 및 데이터(DATA)를 입출력 할 수 있다. 예를 들면, 입출력 회로(160)는 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 커맨드(CMD) 및 어드레스(ADD)를 제어 로직 회로(170)에 전송할 수 있고, 입출력 라인들(IO)을 통해 외부 장치로부터 수신된 데이터(DATA)를 컬럼 디코더(150)로 전송할 수 있다. 입출력 회로(160)는 컬럼 디코더(150)로부터 수신된 데이터(DATA)를 입출력 라인들(IO)을 통해 외부 장치로 출력할 수 있다.
제어 로직 회로(170)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여, 동작 코드(OPCD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIG) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 제어 로직 회로(170)는 커맨드(CMD)에 응답하여 알고리즘을 수행하는 소프트웨어와, 어드레스(ADD) 및 다양한 제어 신호들을 출력하도록 구성된 하드웨어를 포함할 수 있다.
도 2는 메모리 셀 어레이를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 셀 어레이(110)는 제1 내지 제k 메모리 블록들(1BLK~kBLK; k는 양의 정수)을 포함할 수 있다. 제1 내지 제k 메모리 블록들(1BLK~kBLK) 각각은 기판으로부터 수직 방향으로 적층된 복수의 메모리 셀들을 포함할 수 있다. 제1 내지 제k 메모리 블록들(1BLK~kBLK)은 소스 라인(SL)과 제1 내지 제n 비트 라인들(BL1~BLn) 사이에 배치될 수 있다. 예를 들어, 제1 내지 제n 비트 라인들(BL1~BLn)이 제1 방향(X 방향)으로 서로 이격되어 배치되고, 제1 방향(X 방향)에 수직한 제2 방향(Y 방향)으로 연장되도록 형성되면, 제1 내지 제k 메모리 블록들(1BLK~kBLK)은 제2 방향(Y 방향)을 따라 서로 이격되어 배치될 수 있다. 따라서, 제1 내지 제k 메모리 블록들(1BLK~kBLK)에 포함된 메모리 셀들은 제1 및 제2 방향(X, Y 방향)에 수직한 제3 방향(Z)을 따라 적층될 수 있다.
도 3은 본 발명의 제1 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 제1 내지 제k 메모리 블록들(도 2의 1BLK~kBLK)은 서로 동일하게 구성되므로, 제k 메모리 블록(kBLK)이 예로써 도시된다.
제k 메모리 블록(kBLK)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함한다. 제1 내지 제n 비트 라인들(BL1~BLn)이 제2 방향(Y 방향)을 따라 연장되고, 제1 방향(X 방향)을 따라 서로 이격되어 배열되므로, 스트링들(ST)도 제1 및 제2 방향(X, Y 방향)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 스트링들(ST)이 연결될 수 있고, 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 이러한 방식으로, 제n 비트 라인(BLn)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 스트링들(ST)은 제3 방향(Z 방향)을 따라 연장될 수 있다.
제n 비트 라인(BLn)에 연결된 스트링들(ST) 중 어느 하나의 스트링(ST)을 예를 들어 설명하면, 스트링(ST)은 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)을 포함할 수 있다. 도 3에 도시된 제k 메모리 블록(kBLK)은 메모리 블록의 구조를 이해하기 위한 도면이므로, 스트링들(ST)에 포함된 소스 선택 트랜지스터들, 메모리 셀들 및 드레인 선택 트랜지스터들의 개수는 메모리 장치에 따라 변경될 수 있다.
서로 다른 스트링들에 포함된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)의 게이트들은 제1 내지 제3 소스 선택 라인들(SSL1~SSL3)에 연결될 수 있고, 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있으며, 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)의 게이트들은 제11, 제12, 제21, 제22, 제31 및 제32 드레인 선택 라인들(DSL11, DSL12, DSL21, DSL22, DSL31, DSL32)에 연결될 수 있다.
예를 들면, 기판으로부터 동일한 거리에 배열된 제1 소스 선택 트랜지스터들(SST1)에는 제1 소스 선택 라인(SSL1)이 공통으로 연결될 수 있다. 다시 말하면, 동일한 층에 형성된 제1 소스 선택 트랜지스터들(SST1)은 제1 소스 선택 라인(SSL1)에 공통으로 연결될 수 있다. 이러한 방식으로, 제1 소스 선택 트랜지스터들(SST1)과 다른 층에 형성된 제2 소스 선택 트랜지스터들(SST2)은 제2 소스 선택 라인(SSL2)에 공통으로 연결될 수 있고, 제2 소스 선택 트랜지스터들(SST2)과 다른 층에 형성된 제3 소스 선택 트랜지스터들(SST3)은 제3 소스 선택 라인(SSL3)에 공통으로 연결될 수 있다. 제1 내지 제3 소스 선택 라인들(SSL1~SSL3)은 서로 다른 층들에 각각 형성될 수 있다.
위에서 설명된 방식으로, 서로 동일한 층에 형성된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있고, 제1 내지 제i 워드 라인들(WL1~WLi)은 서로 다른 층들에 각각 형성될 수 있다. 서로 다른 스트링들(ST)에 포함되고 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다.
서로 다른 스트링들(ST)에 포함된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 분리된 드레인 선택 라인들에 연결될 수 있다. 구체적으로 설명하면, 제1 방향(X 방향)을 따라 배열된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3) 각각은 서로 동일한 드레인 선택 라인에 연결되고, 제2 방향(Y 방향)을 따라 배열된 제1 내지 제3 드레인 선택 트랜지스터들(DST1~DST3)은 서로 분리된 드레인 선택 라인들에 연결될 수 있다. 예를 들면, 제1 드레인 선택 트랜지스터들(DST1) 중에서 일부는 제11 드레인 선택 라인(DSL11)에 연결될 수 있고, 나머지는 제12 드레인 선택 라인(DSL12)에 연결될 수 있다. 제12 드레인 선택 라인(DSL12)은 제11 드레인 선택 라인(DSL11)과 분리된 라인이다. 따라서, 제11 드레인 선택 라인(DSL11)에 인가되는 전압은 제12 드레인 선택 라인(DSL12)에 인가되는 전압과 다를 수 있다. 이러한 방식으로, 제2 드레인 선택 트랜지스터들(DST2)의 일부는 제21 드레인 선택 라인(DSL21)에 연결될 수 있고, 나머지는 제22 드레인 선택 라인(DSL22)에 연결될 수 있다. 제3 드레인 선택 트랜지스터들(DST3)의 일부는 제31 드레인 선택 라인(DSL31)에 연결될 수 있고, 나머지는 제32 드레인 선택 라인(DSL32)에 연결될 수 있다.
도 3에는 도시되지 않았으나, 드레인 선택 라인과 워드 라인 사이에 더미 라인들이 배치될 수 있고, 소스 선택 라인과 워드 라인 사이에도 더미 라인들이 배치될 수 있다.
도 4는 본 발명의 제1 실시 예에 따른 스트링(string)을 설명하기 위한 단면도이다.
도 4를 참조하면, 도 3에 도시된 스트링들(ST) 중 어느 하나의 스트링(ST)의 단면도가 도시된다.
기판(SB) 상에 소스 라인(SL), 절연막들(IS) 및 제1 도전막들(CDa)이 형성될 수 있다. 도 4에서는 기판(SB)의 상부에 소스 라인(SL)이 형성되지만, 기판(SB)과 소스 라인(SL) 사이에 주변 회로가 형성될 수도 있다. 소스 라인(SL)은 도전 물질로 형성될 수 있다.
절연막들(IS) 및 제1 도전막들(CDa)은 서로 교대로 적층될 수 있다. 절연막들(IS)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제1 도전막들(CDa)은 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 니켈(Ni) 등의 금속 물질, 또는 실리콘(Si) 또는 폴리실리콘(Poly-Si) 등의 반도체 물질로 형성될 수 있으나, 이에 제한되지는 아니하다. 제1 도전막들(CDa)의 일부는 제11 내지 제31 소스 선택 라인들(SSL11~SSL31), 제1 내지 제i 워드 라인들(WL1~WLi) 또는 제11 내지 제31 드레인 선택 라인들(DSL11~DSL31)이 될 수 있다. 또한, 제1 도전막들(CDa)의 일부는 제1 내지 제4 더미 라인들(1DL~4DL)이 될 수도 있다. 제1 내지 제4 더미 라인들(1DL~4DL)은 수직 플러그(VPL)에 포함된 더미 셀들의 게이트들에 연결될 수 있다. 더미 셀들은 메모리 블록 내에서 실질적으로 사용되지 않는 셀을 의미한다. 예를 들면, 더미 셀들은 더미 데이터를 저장할 수 있다. 제1 내지 제4 더미 라인들(1DL~4DL)과 더미 셀들은 메모리 블록의 제조 공정 시 노말 라인들의 손상을 방지하기 위하여 형성될 수도 있다. 더미 셀들이 포함된 메모리 블록에서, 소스 라인(SL) 상에 제11 내지 제31 소스 선택 라인들(SSL11~SSL31), 제1 및 제2 더미 라인들(1DL, 2DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제3 및 제4 더미 라인들(3DL, 4DL) 및 제11 내지 제31 드레인 선택 라인들(DSL11~DSL31)이 순차적으로 서로 이격되어 적층될 수 있다. 제11 내지 제31 소스 선택 라인들(SSL11~SSL31), 제1 및 제2 더미 라인들(1DL, 2DL), 제1 내지 제i 워드 라인들(WL1~WLi) 제3 및 제4 더미 라인들(3DL, 4DL) 및 제11 내지 제31 드레인 선택 라인들(DSL11~DSL31) 사이에는 절연막들(IS)이 형성될 수 있다.
소스 선택 트랜지스터들, 더미 셀들, 메모리 셀들 및 드레인 선택 트랜지스터들은 수직 플러그(VPL) 내에 형성될 수 있으며, 수직 플러그(VPL)는 절연막들(IS) 및 제1 도전막들(CDa)을 수직으로 관통하도록 형성될 수 있다. 수직 플러그(VPL)는 원통 형태로 형성될 수 있다. 예를 들면, 수직 플러그(VPL)의 최외각에는 메모리막(memory layer; ML)이 형성될 수 있고, 메모리막(ML)의 안쪽으로 채널막(channel layer; CH) 및 코어 필라(core pillar; CP)가 순차적으로 형성될 수 있다. 코어 필라(CP)는 원기둥 형태로 형성될 수 있고, 채널막(CH)은 코어 필라(CP)의 측면을 감싸는 원통 형태로 형성될 수 있다. 메모리막(ML)은 채널막(CH)의 측면을 감싸는 원통 형태로 형성될 수 있다. 코어 필라(CP)는 산화막 또는 실리콘 산화막과 같은 절연 물질로 형성될 수 있다. 채널막(CH)은 실리콘막 또는 폴리실리콘막으로 형성될 수 있다. 메모리 장치에 따라, 코어 필라(CP)는 생략될 수도 있다. 코어 필라(CP)가 없는 구조에서는, 채널막(CH)이 원기둥 형태로 형성될 수 있다.
메모리막(ML)은 터널 절연막(tunnel isolation layer; TO), 전하 트랩막(charge trap layer; CT) 및 블로킹막(blocking layer; BX)을 포함할 수 있다. 터널 절연막(TO)은 산화막 또는 실리콘 산화막으로 이루어질 수 있으며, 채널막(CH)의 측면을 감싸는 원통 형태로 형성될 수 있다. 전하 트랩막(CT)은 질화막으로 이루어질 수 있으며, 터널 절연막(TO)의 측면을 감싸는 원통 형태로 형성될 수 있다. 블로킹막(BX)은 산화막 또는 실리콘 산화막으로 이루어질 수 있으며, 전하 트랩막(CT)의 측면을 감싸는 원통 형태로 형성될 수 있다. 도면 부호 ‘41’에 해당하는 도면은 메모리 셀의 구조를 제1 및 제2 방향(X, Y 방향)의 평면도로 보여준다. 평면도(41)에서 보여지는 바와 같이, 메모리 셀은 코어 필라(CP)를 순차적으로 감싸는 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)으로 구성될 수 있다.
절연막들(IS) 중 최상단에 형성된 제1 상부 절연막(1ISu)은 하부에 형성된 나머지 절연막들(IS)보다 두껍게 형성될 수 있다. 제1 상부 절연막(1ISu)이 형성된 층에 해당하는 부분에서, 코어 필라(CP)의 상부에 제2 도전막(CDb)이 형성될 수도 있다. 제2 도전막(CDb)은 드레인 선택 트랜지스터들이 형성된 영역에서 채널막(CH)의 저항을 낮추기 위하여 형성될 수 있으며, 폴리실리콘막으로 이루어질 수 있다.
도 4는 일 실시 예에 따른 스트링(ST)의 구조를 설명하기 위한 단면도이므로, 도 4에 도시된 라인들(SSL11~DSL31)의 개수는 도면에 도시된 개수로 제한되지 않는다.
도 5는 본 발명의 제1 실시 예에 따른 제1 분리 패턴을 설명하기 위한 평면도이다.
도 5를 참조하면, 제1 분리 패턴(1SP)은 동일한 층에 형성된 드레인 선택 라인을 분리하기 위한 패턴이다. 예를 들면, 제31 드레인 선택 라인(DSL31)과 제32 드레인 선택 라인(DSL32)이 서로 동일한 층에 형성된 라인들이라고 가정하면, 제31 드레인 선택 라인(DSL31)과 제32 드레인 선택 라인(DSL32)은 동일한 층에 형성된 동일한 제1 도전막으로 형성되지만, 제1 분리 패턴(1SP)에 의해 전기적으로 서로 차단될 수 있다. 따라서, 제31 드레인 선택 라인(DSL31)과 제32 드레인 선택 라인(DSL32)에는 서로 다른 전압들이 인가될 수 있다.
제31 드레인 선택 라인(DSL31) 및 제32 드레인 선택 라인(DSL32)에는 복수의 수직 플러그들이 연결된다. 제1 분리 패턴(1SP)은 제31 드레인 선택 라인(DSL31)에 연결된 수직 플러그들 중 제32 드레인 선택 라인(DSL32)에 인접한 수직 플러그들과, 제32 드레인 선택 라인(DSL32)에 연결된 수직 플러그들 중 제31 드레인 선택 라인(DSL31)에 인접한 수직 플러그들에 중첩하도록 형성될 수 있다. 예를 들면, 제31 드레인 선택 라인(DSL31)에 연결된 수직 플러그들 중 제32 드레인 선택 라인(DSL32)에 인접한 수직 플러그들을 제1 수직 플러그 그룹(1GVPL)이라 정의하고, 제32 드레인 선택 라인(DSL32)에 연결된 수직 플러그들 중 제31 드레인 선택 라인(DSL31)에 인접한 수직 플러그들을 제2 수직 플러그 그룹(2GVPL)이라 정의한다. 제1 분리 패턴(1SP)은 제1 수직 플러그 그룹(1GVPL)의 일부와 제2 수직 플러그 그룹(2GVPL)의 일부에 중첩하는 라인 형태로 형성될 수 있다. 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그들 중 제1 분리 패턴(1SP)에 중첩하지 않는 부분에 채널막이 잔류하므로, 잔류된 채널막을 통해 트랜지스터의 턴온(turn on) 또는 턴오프(turn off) 동작이 수행될 수 있다.
본 실시 예와 다르게, 제1 분리 패턴(1SP)이 제1 방향(X 방향)으로 배열된 수직 플러그들 전체에 중첩되도록 형성되는 경우, 제1 분리 패턴(1SP)과 중첩되는 층에 채널막이 제거되므로, 트랜지스터의 턴온 또는 턴오프동작이 수행될 수 없다. 이렇게 사용되지 않는 수직 플러그들은 더미 플러그(dummy plug)가 된다.
본 실시 예에서는, 제1 분리 패턴(1SP)이 특정 영역에 배열된 수직 플러그들 전체에 중첩하지 아니하고 일부만 중첩하도록 형성되므로, 드레인 선택 라인들이 형성된 모든 층들에 채널막들의 일부가 잔류할 수 있다. 따라서, 본 실시 예에서는 제1 분리 패턴(1SP)이 형성되더라도, 모든 수직 플러그들이 노말 플러그(normal plug)로 사용될 수 있다.
제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그들과 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들이 서로 지그재그 방향으로 배열된 경우, 제1 분리 패턴(1SP)에 중첩되는 영역이 서로 다르므로, A-A’ 단면 및 B-B’ 단면을 따라 컷팅된 단면을 참조하여 각 영역의 구조를 설명하면 다음과 같다.
도 6a 및 도 6b는 본 발명의 제1 실시 예에 따른 메모리 장치의 구조를 설명하기 위한 단면도들로써, 도 6a에는 도 5의 A-A’ 단면이 도시되고, 도 6b에는 도 5의 B-B’ 단면이 도시된다.
도 6a를 참조하면, A-A’ 단면에서는 제1 분리 패턴(1SP)이 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그의 일부에 중첩되도록 형성될 수 있다. 도 6a에서 점선으로 도시된 수직 플러그들은 A-A’ 단면에 나타나지 않는 다른 수직 플러그들이다. 제1 분리 패턴(1SP)은 수직 플러그에 연결된 드레인 선택 라인들을 분리시키지만, 워드 라인들은 분리시키지 않도록 형성될 수 있다. 예를 들면, 제1 분리 패턴(1SP)으로부터 좌측에는 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)이 위치하고, 제1 분리 패턴(1SP)으로부터 우측에는 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DSL32)이 위치할 수 있다.
제1 분리 패턴(1SP)의 최하단은 적층된 드레인 선택 라인들 중 최하단에 배치된 드레인 선택 라인의 하단과 워드 라인 사이에 위치할 수 있다. 예를 들면, 제1 분리 패턴(1SP)의 최하단은 드레인 선택 라인들을 모두 분리시키는 깊이를 가지거나, 드레인 선택 라인들과 제4 더미 라인(4DL)이 분리되는 깊이를 가지거나, 드레인 선택 라인들과 제3 및 4 더미 라인들(3DL, 4DL)이 분리되는 깊이를 가질 수 있다. 다만, 제1 분리 패턴(1SP)은 최 상단에 위치한 워드 라인과 접하지 않도록 형성된다.
제1 분리 패턴(1SP)은 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그의 중앙으로부터 우측에 형성될 수 있다. 따라서, 제1 분리 패턴(1SP)이 형성된 영역으로부터 좌측에 잔류하는 수직 플러그에는 채널막(CH)이 잔류할 수 있다. 제1 분리 패턴(1SP)과 중첩하지 않는 부분의 수직 플러그는 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)로 둘러싸여 있으므로, 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)에 인가되는 전압에 따라 채널막(CH)에 채널(channel)이 형성되거나 채널이 형성되지 않을 수 있다. 따라서, 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)에 연결된 드레인 선택 트랜지스터들 중, 제1 분리 패턴(1SP)에 중첩된 드레인 선택 트랜지스터들은 트랜지스터로서 정상적인 스위칭 동작을 수행할 수 있다. 예를 들면, 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)에 0V 또는 음전압의 턴오프 전압이 인가되면, 제1 분리 패턴(1SP)의 좌측에 잔류된 채널막(CH)에 전류 패스(current path)가 차단되므로, 드레인 선택 트랜지스터들은 턴오프될 수 있다. 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)에 0V 보다 높은 양전압의 턴온 전압이 인가되면, 제1 분리 패턴(1SP)의 좌측에 잔류된 채널막(CH)에 전류 패스(current path)가 형성되므로, 드레인 선택 트랜지스터들은 턴온될 수 있다.
도 6b를 참조하면, B-B’ 단면에서는 제1 분리 패턴(1SP)이 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그의 일부에 중첩되도록 형성될 수 있다. 도 6b에서 점선으로 도시된 수직 플러그들은 B-B’ 단면에 나타나지 않는 다른 수직 플러그들이다. 제1 분리 패턴(1SP)은 수직 플러그에 연결된 드레인 선택 라인들을 분리시키지만, 워드 라인들은 분리시키지 않도록 형성될 수 있다. 예를 들면, 제1 분리 패턴(1SP)으로부터 좌측에는 제11, 제21 및 제31 드레인 선택 라인들(DSL11, DSL21, DSL31)이 위치하고, 제1 분리 패턴(1SP)으로부터 우측에는 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DSL32)이 위치할 수 있다.
제1 분리 패턴(1SP)의 최하단은 적층된 드레인 선택 라인들 중 최하단에 배치된 드레인 선택 라인의 하단과 워드 라인 사이에 위치할 수 있다. 예를 들면, 제1 분리 패턴(1SP)의 최하단은 드레인 선택 라인들을 모두 분리시키는 깊이를 가지거나, 드레인 선택 라인들과 제4 더미 라인(4DL)이 분리되는 깊이를 가지거나, 드레인 선택 라인들과 제3 및 4 더미 라인들(3DL, 4DL)이 분리되는 깊이를 가질 수 있다. 다만, 제1 분리 패턴(1SP)은 최 상단에 위치한 워드 라인과 접하지 않도록 형성된다.
제1 분리 패턴(1SP)은 도 6a에 도시된 제1 분리 패턴(1SP)과 동일한 패턴이므로, 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그의 중앙으로부터 좌측에 형성될 수 있다. 따라서, 제1 분리 패턴(1SP)이 형성된 영역으로부터 우측에 잔류하는 수직 플러그에는 채널막(CH)이 잔류할 수 있다. 제1 분리 패턴(1SP)과 중첩하지 않는 부분의 수직 플러그는 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DSL32)로 둘러싸여 있으므로, 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DSL32)에 인가되는 전압에 따라 채널막(CH)에 채널(channel)이 형성되거나 채널이 형성되지 않을 수 있다. 따라서, 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DSL32)에 연결된 드레인 선택 트랜지스터들 중, 제1 분리 패턴(1SP)에 중첩된 드레인 선택 트랜지스터들은 트랜지스터로서 정상적인 스위칭 동작을 수행할 수 있다. 예를 들면, 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DSL32)에 0V 또는 이보다 낮은 음전압의 턴오프 전압이 인가되면, 제1 분리 패턴(1SP)의 우측에 잔류된 채널막(CH)에 전류 패스(current path)가 차단되므로, 드레인 선택 트랜지스터들은 턴오프될 수 있다. 제12, 제22 및 제32 드레인 선택 라인들(DSL12, DSL22, DL32)에 0V 보다 높은 양전압의 턴온 전압이 인가되면, 제1 분리 패턴(1SP)의 우측에 잔류된 채널막(CH)에 전류 패스(current path)가 형성되므로, 드레인 선택 트랜지스터들은 턴온될 수 있다.
도 7은 제1 분리 패턴과 중첩되는 수직 플러그의 구조를 설명하기 위한 사시도이다.
도 7을 참조하면, 제1 분리 패턴(1SP)이 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그(VPL)의 일부에 중첩하더라도, 수직 플러그(VPL) 중에서 제1 분리 패턴(1SP)에 중첩하지 않는 부분에 채널막(CH)이 잔류하면, 잔류된 채널막(CH)을 사용하여 트랜지스터가 동작할 수 있다. 또한, 수직 플러그(VPL) 중에서 제1 분리 패턴(1SP)에 의해 절단된 부분의 표면(SF)에서 발생할 수 있는 누설 전류(leakage current) 발생을 방지하기 위하여, 절단된 부분의 표면(SF)에 불순물이 추가로 주입될 수 있다.
상술한 제1 실시 예에 따른 메모리 장치의 제조방법을 설명하면 다음과 같다.
도 8a 내지 도 8e는 본 발명의 제1 실시 예에 따른 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 8a를 참조하면, 소스 라인(SL) 상에 서로 이격되어 적층된 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 및 제2 더미 라인들(1DL, 2DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제3 및 제4 더미 라인들(3DL, 4DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)과, 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 및 제2 더미 라인들(1DL, 2DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제3 및 제4 더미 라인들(3DL, 4DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)을 수직으로 관통하는 수직 플러그들(VPL)이 형성될 수 있다. 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 및 제2 더미 라인들(1DL, 2DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제3 및 제4 더미 라인들(3DL, 4DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3) 사이에는 절연막들(IS)이 형성될 수 있다. 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 내지 제i 워드 라인들(WL1~WLi) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)은 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 니켈(Ni) 등의 금속 물질, 또는 실리콘(Si) 또는 폴리실리콘(Poly-Si) 등의 반도체 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 절연막들(IS)은 산화막 또는 실리콘산화막으로 형성될 수 있다.
수직 플러그들(VPL)은 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 및 제2 더미 라인들(1DL, 2DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제3 및 제4 더미 라인들(3DL, 4DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)을 수직으로 관통하는 수직 홀의 내부에 형성될 수 있다. 수직 플러그들(VPL)은 원기둥 형태를 가지는 코어 필라(CP)와, 코어 필라(CP)의 측면을 순차적으로 감싸는 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)을 포함할 수 있다. 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)은 메모리막(ML)이 될 수 있다. 코어 필라(CP)의 상부에는 제2 도전막(CDb)이 형성될 수 있다. 코어 필라(CP)는 산화막 또는 실리콘 산화막과 같은 절연 물질로 형성될 수 있다. 채널막(CH)은 실리콘막 또는 폴리실리콘막으로 형성될 수 있다. 메모리 장치에 따라, 코어 필라(CP)는 생략될 수도 있다. 코어 필라(CP)가 없는 구조에서는, 채널막(CH)이 원기둥 형태로 형성될 수 있다. 메모리막(ML)은 터널 절연막(tunnel isolation layer; TO), 전하 트랩막(charge trap layer; CT) 및 블로킹막(blocking layer; BX)을 포함할 수 있다. 터널 절연막(TO)은 산화막 또는 실리콘 산화막으로 이루어질 수 있다. 전하 트랩막(CT)은 질화막으로 이루어질 수 있다. 블로킹막(BX)은 산화막 또는 실리콘 산화막으로 이루어질 수 있다. 수직 플러그들(VPL)은 도 5에 도시된 바와 같이, 제1 및 제2 방향(X, Y 방향)의 평면에서 지그재그 형태로 배열될 수 있다.
도 8b를 참조하면, 수직 플러그들 중, 서로 인접한 제1 수직 플러그 그룹(1GVPL) 및 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들의 일부에 중첩하는 제1 트렌치(1Tc)가 형성될 수 있다. 예를 들면, 제1 트렌치(1Tc)는 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그의 일부와, 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들의 일부에 중첩할 수 있다. 제1 트렌치(1Tc)는 수직 플러그들의 상부에 형성된 구조물들을 순차적으로 식각하는 방식으로 형성될 수 있다. 제1 트렌치(1Tc)를 형성하기 위한 식각 공정은 제3 내지 제1 드레인 선택 라인들(DSL3~DSL1)이 제2 방향(Y 방향)을 따라 분리될 때까지 수행될 수 있으며, 수직 플러그에 포함된 채널막(CH)의 일부가 상부에서부터 잔류하도록 수행될 수 있다. 제1 트렌치(1Tc)에 의해 제3 내지 제1 드레인 선택 라인들(DSL3~DSL1)이 제2 방향(Y 방향)을 따라 완전하게 분리되도록, 제1 트렌치(1Tc)는 제4 더미 라인(4DL)까지 분리되도록 형성되거나, 제3 더미 라인(3DL)까지 분리되도록 형성될 수 있다. 또한, 드레인 선택 라인과 워드 라인 사이에 더미 라인이 형성되면, 제1 트렌치(1Tc)를 형성하기 위한 식각 공정 시, 더미 라인에 의해 워드 라인이 노출되는 결함이 방지될 수 있다.
수직 플러그들의 최상단으로부터 드레인 선택 라인들의 최하단까지의 깊이가 최소 깊이(DEn)로 정의되고, 수직 플러그들의 최상단으로부터 더미 라인들의 최하단까지의 깊이가 최대 깊이(DEm)로 정의되면, 제1 트렌치(1Tc)의 깊이(DE)는 최소 깊이(DEn)보다 깊고 최대 깊이(DEm)보다 얕을 수 있다. 도 8b에는 실시 예로써 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3) 및 제4 더미 라인(4DL)을 분리하는 제1 트렌치(1Tc)가 도시된다.
제1 트렌치(1Tc)가 수직 플러그의 일부를 식각하여 형성되므로, 제1 트렌치(1Tc)의 측면을 통해 제2 도전막(CDb), 코어 필라(CP), 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)의 일부가 노출될 수 있다.
제1 트렌치(1Tc)에 의해, 제3 드레인 선택 라인(DSL3)은 제31 및 제32 드레인 선택 라인들(DSL31, DSL32)로 분리될 수 있고, 제2 드레인 선택 라인(DSL2)은 제21 및 제22 드레인 선택 라인들(DSL21, DSL22)로 분리될 수 있으며, 제1 드레인 선택 라인(DSL1)은 제11 및 제12 드레인 선택 라인들(DSL11, DSL12)로 분리될 수 있다. 제4 더미 라인(4DL)도 제1 트렌치(1Tc)를 기준으로 좌측과 우측에 배열된 더미 라인들로 분리될 수 있다. 제31, 제21 및 제11 드레인 선택 라인들(DSL31, DSL21, DSL11)은 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그들에 연결될 수 있고, 제32, 제22 및 제12 드레인 선택 라인들(DSL32, DSL22, DSL12)은 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들에 연결될 수 있다.
도 8c를 참조하면, 제1 트렌치(1Tc)의 내부 표면에 불순물(DP) 주입 공정이 수행될 수 있다. 불순물(DP) 주입 공정은 제1 트렌치(1Tc)가 형성된 수직 플러그들에 포함된 드레인 선택 트랜지스터들에서 발생할 수 있는 누설 전류(leakage current)를 감소시키기 위하여 수행될 수 있다. 예를 들면, 불순물(DP)은 인(phosphorous), 붕소(boron), 아르곤(argon) 또는 비소(arsenic) 이온(ion)일 수 있으며, 이 외에도 전류 누설을 방지하기 위한 다양한 이온들이 사용될 수 있다. 도 7에 도시된 바와 같이, 제1 분리 패턴(1SP)이 형성될 제1 트렌치(1Tc)의 표면(SF)을 통해 채널막(CH)이 노출되므로, 불순물(DP) 주입 공정은 틸팅(tilting) 방식으로 수행될 수 있다. 틸팅 방식의 불순물(DP) 주입 공정에서는 불순물(DP)을 주입하는 입사각이 기판에 대하여 90도로 제한되지 아니하며, 90도보다 낮거나 큰 입사각으로 불순물(DP)이 대상막에 주입될 수 있다. 따라서, 제1 트렌치(1Tc)의 측면 및 하면을 통해 노출된 채널막(CH)에 불순물(DP)이 균일하게 주입될 수 있다.
도 8d를 참조하면, 불순물(DP)이 표면에 주입된 제1 트렌치(1Tc)의 내부에 제1 분리 패턴(1SP)이 형성될 수 있다. 제1 분리 패턴(1SP)은 산화막 또는 실리콘산화막과 같은 절연 물질로 형성될 수 있다. 예를 들면, 제1 트렌치(1Tc)가 형성된 전체 구조 상에 절연 물질을 도포하고, 수직 플러그(VPL)의 상면이 노출될 때까지 평탄화 공정이 수행되어, 제1 트렌치(1Tc)에 잔류하는 제1 분리 패턴(1SP)이 형성될 수 있다.
도 8e를 참조하면, 제1 분리 패턴(1SP)을 포함하는 전체 구조 상에 층간 절연막(ITL)이 형성될 수 있다. 층간 절연막(ITL)은 산화막 또는 실리콘 산화막으로 이루어질 수 있다. 이어서, 수직 플러그들에 포함된 채널막들(CH)이 노출되도록 콘택 홀들이 형성되고, 콘택 홀들의 내부에 도전 물질로 이루어진 비트 라인 콘택들(BCT)이 형성될 수 있다. 비트 라인 콘택들(BTC) 및 층간 절연막(ITL)의 상부에 비트 라인(BL)이 형성될 수 있다. 제1 분리 패턴(1SP)과 일부 영역이 중첩된 수직 플러그들의 채널막들(CH)도 비트 라인 콘택들(BCT)을 통해 비트 라인(BL)에 전기적으로 연결되므로, 제1 분리 패턴(1SP)과 중첩하지 않은 수직 플러그들뿐만 아니라 제1 분리 패턴(1SP)과 일부 영역이 중첩하는 수직 플러그들도 노말 플러그로 사용될 수 있다.
도 9는 본 발명의 제2 실시 예에 따른 메모리 블록을 설명하기 위한 회로도이다.
도 9를 참조하면, 제2 실시 예에 따른 메모리 블록에서는, 소스 선택 라인들의 연결 구성을 제외한 나머지 회로들의 연결 구성은 도 3에 도시된 회로와 동일하다. 따라서, 도 3과 동일한 회로 연결에 대한 설명은 생략하고, 소스 선택 라인들에 대하여 설명하면 다음과 같다.
제2 실시 예에 따른 메모리 블록에서, 소스 선택 라인들은 드레인 선택 라인들처럼 제2 방향(Y 방향)을 따라 서로 분리될 수 있다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)은 제2 분리 패턴에 의해 서로 분리된 소스 선택 라인들에 연결될 수 있다. 구체적으로 설명하면, 제1 방향(X 방향)을 따라 배열된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3) 각각은 서로 동일한 소스 선택 라인에 연결되고, 제2 방향(Y 방향)을 따라 배열된 제1 내지 제3 소스 선택 트랜지스터들(SST1~SST3)은 서로 분리된 소스 선택 라인들에 연결될 수 있다. 예를 들면, 제1 소스 선택 트랜지스터들(SST1) 중에서 일부는 제11 소스 선택 라인(SSL11)에 연결될 수 있고, 나머지는 제12 소스 선택 라인(SSL12)에 연결될 수 있다. 제12 소스 선택 라인(SSL12)은 제11 소스 선택 라인(SSL11)과 분리된 라인이다. 따라서, 제11 소스 선택 라인(SSL11)에 인가되는 전압은 제12 소스 선택 라인(SSL12)에 인가되는 전압과 다를 수 있다. 이러한 방식으로, 제2 소스 선택 트랜지스터들(SST2)의 일부는 제21 소스 선택 라인(SSL21)에 연결될 수 있고, 나머지는 제22 소스 선택 라인(SSL22)에 연결될 수 있다. 제3 소스 선택 트랜지스터들(SST3)의 일부는 제31 소스 선택 라인(SSL31)에 연결될 수 있고, 나머지는 제32 소스 선택 라인(SSL32)에 연결될 수 있다.
도 9에는 도시되지 않았으나, 드레인 선택 라인과 워드 라인 사이에 더미 라인들이 배치될 수 있고, 소스 선택 라인과 워드 라인 사이에도 더미 라인들이 배치될 수 있다.
도 10은 본 발명의 제2 실시 예에 따른 메모리 어레이 및 주변 회로의 배치를 설명하기 위한 사시도이다.
도 10을 참조하면, 메모리 셀 어레이(110)는 주변 회로 구조물(PERI)의 상부에 배치될 수 있다. 기판 상에 주변 회로 구조물(PERI)이 형성될 수 있고, 주변 회로 구조물(PERI)로부터 제3 방향(Z 방향)을 따라 메모리 셀 어레이(110)가 형성될 수 있다. 즉, 주변 회로 구조물(PERI)의 상부에 메모리 셀 어레이(110)가 적층될 수 있다. 예를 들면, 메모리 셀 어레이(110)의 하부에 배치되는 주변 회로 구조물(PERI)에는 페이지 버퍼 그룹 또는 로우 디코더가 포함될 수 있다.
도 11은 본 발명의 제2 실시 예에 따른 제1 및 제2 분리 패턴들을 설명하기 위한 평면도이다.
도 11을 참조하면, 서로 동일한 층에 형성된 제11, 제12, 제13 및 제14 드레인 선택 라인들(DSL11, DSL12, DSL13, DSL14)은 제1 분리 패턴(1SP)에 의해 서로 분리될 수 있고, 서로 동일한 층에 형성된 제11 및 제12 소스 선택 라인들(SSL11, SSL12)은 제2 분리 패턴(2SP)에 의해 서로 분리될 수 있다. 예를 들면, 제1 및 제2 분리 패턴들(1SP, 2SP)은 제1 방향(X 방향)으로 연장된 라인 형태로 형성될 수 있고, 제2 방향(Y 방향)을 따라 서로 이격되어 배치될 수 있다.
메모리 블록 내에서 수직 플러그들(VPL)은 제1 및 제2 방향(X, Y 방향)의 평면 상에서 지그재그 형태로 배열될 수 있다. 제1 및 제2 분리 패턴들(1SP, 2SP)은 제1 방향(X 방향)을 따라 서로 인접한 수직 플러그들의 일부에 중첩할 수 있다.
도 12a 내지 도 12h는 본 발명의 제2 실시 예에 따른 메모리 장치의 제조방법을 설명하기 위한 도면들이다.
도 12a를 참조하면, 제1 기판(1SB) 상에 주변 회로 구조물(PERI)이 형성될 수 있다. 예를 들면, 주변 회로 구조물(PERI)은 메모리 셀 어레이에 포함된 메모리 셀들에게 다양한 전압들을 전송하거나, 메모리 셀들에 의해 변경되는 전압 또는 전류를 수신할 수 있는 트랜지스터(TR)와, 트랜지스터(TR)를 셀 구조물(예를 들면, 메모리 블록)에 전기적으로 연결하도록 구성된 제1 내지 제3 주변 콘택들(1PCT~3PCT), 제1 및 제2 주변 배선들(1PML, 2PML) 및 제1 접합 패드들(1BPA)을 포함할 수 있다. 예를 들면, 제1 기판(1SB) 내에는 접합 영역들(JC)이 형성될 수 있고, 접합 영역들(JC) 사이의 제1 기판(1SB) 상에는 게이트 절연막(GIS) 및 게이트 도전 패턴(GPT)이 형성될 수 있다. 접합 영역(JC), 게이트 절연막(GIS) 및 게이트 도전 패턴(GPT)이 트랜지스터(TR)가 될 수 있다. 트랜지스터(TR)에 포함된 접합 영역들(JC)의 상부에는 제1 또는 제2 주변 콘택(1PCT 또는 2PCT)이 형성될 수 있다. 제1 주변 콘택(1PCT)의 상부에는 제1 주변 배선(1PML)이 형성될 수 있고, 제2 주변 콘택(2PCT)의 상부에는 제2 주변 배선(2PML)이 형성될 수 있다. 제1 주변 배선(1PML)은 셀 구조물에 전압을 공급하도록 구성된 전압 생성부에 연결될 수 있다. 트랜지스터(TR), 제1 및 제2 주변 콘택들(1PCT, 2PCT) 및 제1 주변 배선(1PML)은 제2 층간 절연막(2ITL)의 내부에 형성될 수 있다. 제2 층간 절연막(2ITL)의 상부에는 제2 주변 콘택(2PCT)에 접하는 제2 주변 배선(2PML)이 형성될 수 있다. 제2 주변 배선(2PML)의 상부에는 제3 층간 절연막(3ITL)이 형성될 수 있으며, 제3 층간 절연막(3ITL)의 내부에는 제3 주변 콘택들(3PCT) 및 제1 접합 패드들(1BPA)이 형성될 수 있다. 예를 들면, 제3 주변 콘택들(3PCT)은 제2 주변 배선(2PML)의 상부에 형성될 수 있고, 제1 접합 패드들(1BPA)은 제3 주변 콘택(3PCT)의 상부에 형성될 수 있다. 제1 접합 패드들(1BPA)은 셀 구조물과 주변 회로 구조물(PERI)을 서로 접하기 위한 패드로써, 전기가 통할 수 있는 고유전체 물질로 형성되거나, 도전성 점착 물질로 형성될 수 있다. 예를 들면, 도전성 점착 물질은 아세톤, 알코올 등과 같은 용매를 통해 점성 제어가 가능한 유동성 물질로 형성되거나, 에폭시 수지로 형성되거나, 은 나노 입자, 질화 붕소 및 에폭시를 갖는 복합체로 형성될 수 있다.
도 12a에 도시된 구조 외에도, 주변 회로 구조물(PERI)은 주변 회로에 포함되는 다양한 구조물들을 포함할 수 있다.
도 12b를 참조하면, 제2 기판(2SB) 상에 수직 필라들(VPL) 및 제1 분리 패턴(1SP)을 포함하는 셀 구조물(STK)이 형성될 수 있다. 제2 기판(2SB)과 셀 구조물(STK) 사이에는 분리 패턴(DPA)이 형성될 수 있다. 분리 패턴(DPA)은 후속 공정에서 셀 구조물(STK)로부터 제2 기판(2SB)을 용이하게 분리하기 위한 막으로 형성될 수 있다.
셀 구조물(STK)은 분리 패턴(DPA) 상에 서로 이격되어 적층된 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 더미 라인(1DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제2 더미 라인(2DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)과, 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 더미 라인(1DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제2 더미 라인(2DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)을 수직으로 관통하는 수직 플러그들(VPL)이 형성될 수 있다. 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 더미 라인(1DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제2 더미 라인(2DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3) 사이에는 절연막들(IS)이 형성될 수 있다. 제1 내지 제3 소스 선택 라인들(SSL1~SSL3), 제1 더미 라인(1DL), 제1 내지 제i 워드 라인들(WL1~WLi), 제2 더미 라인(2DL) 및 제1 내지 제3 드레인 선택 라인들(DSL1~DSL3)은 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 니켈(Ni) 등의 금속 물질, 또는 실리콘(Si) 또는 폴리실리콘(Poly-Si) 등의 반도체 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 절연막들(IS)은 산화막 또는 실리콘산화막으로 형성될 수 있다.
절연막들(IS) 중 최상단에 수직 플러그들(VPL)의 상부에 형성된 제1 상부 절연막(1ISu)과 수직 절연막들(VPL)의 상부에는 제4 층간 절연막(4ITL) 및 제1 비트 라인 콘택들(1BCT)이 형성될 수 있다. 예를 들면, 제1 비트 라인 콘택들(1BCT)은 수직 플러그들(VPL)에 포함된 채널막(CH)에 접하도록 형성될 수 있다. 제4 층간 절연막(4ITL) 및 제1 비트 라인 콘택들(1BCT)의 상부에는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)의 상부에는 제5 층간 절연막(5ITL), 제2 비트 라인 콘택들(2BCT) 및 제2 접합 패드들(2BPA)이 형성될 수 있다. 예를 들면, 제2 비트 라인 콘택들(2BCT)은 비트 라인(BL)이 상부에 형성될 수 있고, 제2 접합 패드들(2BPA)은 제2 비트 라인 콘택들(2BCT)의 상부에 형성될 수 있다.
도 12c를 참조하면, 셀 구조물(STK) 및 분리 패턴(DPA)과 제2 기판(2SB)을 뒤집고, 뒤집어진 셀 구조물(STK)을 주변 회로 구조물(PERI)에 붙인다. 예를 들면, 뒤집어진 셀 구조물(STK)의 최하단에는 제2 접합 패드들(2BPA)이 노출되고, 주변 회로 구조물(PERI)의 최상단에는 제1 접합 패드들(1BPA)이 노출되므로, 제1 및 제2 접합 패드들(1BPA, 2BPA)을 서로 접하게 함으로써 셀 구조물(STK)과 주변 회로 구조물(PERI)이 서로 접할 수 있다.
도 12d를 참조하면, 셀 구조물(STK)의 상단에 위치하는 제2 기판(2SB) 및 분리 패턴(DPA)을 셀 구조물(STK)로부터 분리시킨다. 예들 들면, 제2 기판(2SB)을 제거하고, 셀 구조물(STK)의 상단에 잔류된 분리 패턴(DPA)을 클리닝 또는 식각 공정을 수행하여 제거할 수 있다.
도 12e를 참조하면, 수직 플러그들 중, 서로 인접한 제1 수직 플러그 그룹(1GVPL) 및 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들의 일부에 중첩하는 제2 트렌치(2Tc)가 형성될 수 있다. 예를 들면, 제2 트렌치(2Tc)는 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들의 일부와, 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들의 일부에 중첩할 수 있다. 제2 트렌치(2Tc)는 수직 플러그들의 상부에 형성된 구조물들을 순차적으로 식각하는 방식으로 형성될 수 있다. 제2 트렌치(2Tc)를 형성하기 위한 식각 공정은 제1 내지 제3 소스 선택 라인들(SSL1~SSL3)이 제2 방향(Y 방향)을 따라 분리될 때까지 수행될 수 있으며, 수직 플러그에 포함된 채널막(CH)의 일부가 상부에서부터 잔류하도록 수행될 수 있다. 제2 트렌치(2Tc)가 수직 플러그의 일부를 식각하여 형성되므로, 제2 트렌치(2Tc)의 측면을 통해 코어 필라(CP), 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)의 일부가 노출될 수 있다. 또는, 제2 트렌치(2Tc)를 형성하기 위한 식각 공정은 제1 더미 라인(1DL)이 분리될 때까지 수행될 수도 있다.
제2 트렌치(2Tc)에 의해, 제1 소스 선택 라인(SSL1)은 제11 및 제12 소스 선택 라인들(SSL11, SSL12)로 분리될 수 있고, 제2 소스 선택 라인(SSL2)은 제21 및 제22 소스 선택 라인들(SSL21, SSL22)로 분리될 수 있으며, 제3 소스 선택 라인(SSL3)은 제31 및 제32 소스 선택 라인들(SSL31, SSL32)로 분리될 수 있다. 제11, 제21 및 제31 소스 선택 라인들(SSL11, SSL21, SSL31)은 제1 수직 플러그 그룹(1GVPL)에 포함된 수직 플러그들에 연결될 수 있고, 제12, 제22 및 제32 소스 선택 라인들(SSL12, SSL22, SSL32)은 제2 수직 플러그 그룹(2GVPL)에 포함된 수직 플러그들에 연결될 수 있다.
도 12f를 참조하면, 제2 트렌치(2Tc)의 내부 표면에 불순물(DP) 주입 공정이 수행될 수 있다. 불순물(DP) 주입 공정은 제2 트렌치(2Tc)가 형성된 수직 플러그들에 포함된 소스 선택 트랜지스터들에서 발생할 수 있는 누설 전류(leakage current)를 감소시키기 위하여 수행될 수 있다. 예를 들면, 불순물(DP)은 인(phosphorous), 붕소(boron), 아르곤(argon) 또는 비소(arsenic) 이온(ion)일 수 있으며, 이 외에도 전류 누설을 방지하기 위한 다양한 이온들이 사용될 수 있다. 불순물(DP) 주입 공정은 제2 트렌치(2Tc) 내부의 표면에 불순물(DP)이 균일하게 주입될 수 있도록 틸팅(tilting) 방식으로 수행될 수 있다. 틸팅 방식의 불순물(DP) 주입 공정에서는 불순물(DP)을 주입하는 입사각이 기판에 대하여 90도로 제한되지 아니하며, 90도보다 낮거나 큰 입사각으로 불순물(DP)이 대상막에 주입될 수 있다. 따라서, 제2 트렌치(2Tc)의 측면 및 하면을 통해 노출된 채널막(CH)에 불순물(DP)이 균일하게 주입될 수 있다.
도 12g를 참조하면, 불순물(DP)이 표면에 주입된 제2 트렌치(2Tc)의 내부에 제2 분리 패턴(2SP)이 형성될 수 있다. 제2 분리 패턴(2SP)은 산화막 또는 실리콘산화막과 같은 절연 물질로 형성될 수 있다. 예를 들면, 제2 트렌치(2Tc)가 형성된 전체 구조 상에 절연 물질을 도포하고, 수직 플러그(VPL)의 상면이 노출될 때까지 평탄화 공정이 수행되어, 제2 트렌치(2Tc)에 잔류하는 제2 분리 패턴(2SP)이 형성될 수 있다.
도 12h를 참조하면, 제2 분리 패턴(2SP)을 포함하는 전체 구조 상에 소스 라인(SL)이 형성될 수 있다. 소스 라인(SL)은 도전막 또는 금속막으로 형성될 수 있다.
제2 분리 패턴(2SP)과 일부 영역이 중첩된 수직 플러그들의 채널막들(CH)이 소스 라인(SL)에 전기적으로 연결되므로, 제2 분리 패턴(2SP)과 중첩하지 않은 수직 플러그들뿐만 아니라 제2 분리 패턴(2SP)과 일부 영역이 중첩하는 수직 플러그들도 노말 플러그로 사용될 수 있다.
도 13은 제3 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 13을 참조하면, 주변 회로 구조물(PERI)과 셀 구조물(STK)을 서로 접하도록 하는 제1 및 제2 접합 패드들(1BPA, 2BPA)은 제3 주변 콘택들(3CPT) 및 제2 비트 라인 콘택들(2BCT)과 이격되어 형성될 수도 있다. 예를 들면, 제1 접합 패드들(1BPA)은 제3 층간 절연막(3ITL) 내에서 제3 주변 콘택들(3PCT)과 이격된 영역에 형성될 수 있고, 제2 접합 패드들(2BPA)은 제5 층간 절연막(5ITL) 내에서 제2 비트 라인 콘택들(2BCT)과 이격된 영역에 형성될 수 있다. 주변 회로 구조물(PERI)에 포함된 제1 접합 패드들(1BPA)과 셀 구조물(STK)에 포함된 제2 접합 패드들(2BPA)이 서로 접하면, 주변 회로 구조물(PERI)에 포함된 제3 주변 콘택들(3PCT)은 셀 구조물(STK)에 포함된 제2 비트 라인 콘택들(2BCT)에 접할 수 있다.
도 14는 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 14를 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(3200)는 복수의 메모리 셀들을 포함할 수 있으며, 도 1에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 15를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고 받고, 전원 커넥터(4002)를 통해 전원을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장하도록 구성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(1100)와 동일하게 구성될 수 있다. 복수의 메모리 장치들(4221~422n)은 채널들(CH1~CHn)을 통해 컨트롤러(4210)와 통신할 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
1SB: 제1 기판 2SB: 제2 기판
SL: 소스 라인 SSL: 소스 선택 라인
DSL: 드레인 선택 라인 WL: 워드 라인
BL: 비트 라인 1SP: 제1 분리 패턴
2SP: 제2 분리 패턴 PERI: 주변 회로 구조물
STK: 셀 구조물 BPA: 접합 패드

Claims (27)

  1. 서로 인접하게 배열된 제1 수직 플러그들 및 제2 수직 플러그들;
    상기 제1 수직 플러그에 접하는 제1 선택 라인;
    상기 제1 선택 라인과 동일한 층에 형성되며, 상기 제2 수직 플러그에 접하는 제2 선택 라인; 및
    상기 제1 수직 플러그들의 일부 및 상기 제2 수직 플러그들의 일부에 중첩하고, 상기 제1 및 제2 선택 라인들을 서로 분리시키는 분리 패턴을 포함하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 수직 플러그들은 선택 트랜지스터들 및 메모리 셀들을 포함하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 수직 플러그들은,
    상기 제1 및 제2 선택 라인들을 수직으로 관통하는 코어 필라,
    상기 코어 필라의 측면을 감싸는 채널막;
    상기 채널막의 측면을 감싸는 터널 절연막;
    상기 터널 절연막의 측면을 감싸는 전하 트랩막; 및
    상기 전하 트랩막의 측면을 감싸는 블로킹막을 포함하는 메모리 장치.
  4. 제3항에 있어서,
    상기 채널막의 일부는 상기 분리 패턴에 의해 제거되고,
    상기 분리 패턴이 형성된 층에서 상기 채널막의 나머지 부분이 잔류되는 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 수직 플러그들에 접하며, 서로 이격되어 적층된 워드 라인들; 및
    상기 워드 라인들과 상기 제1 및 제2 선택 라인들 사이에 형성된 더미 라인을 더 포함하는 메모리 장치.
  6. 제5항에 있어서,
    상기 워드 라인들 중, 상기 제1 및 제2 수직 플러그들에 접하고, 서로 동일한 층에 형성된 워드 라인들은 전기적으로 서로 연결되는 메모리 장치.
  7. 제5항에 있어서,
    동일한 층에 형성된 상기 더미 라인은 상기 분리 패턴에 의해 서로 분리되는 메모리 장치.
  8. 제1항에 있어서,
    상기 분리 패턴은 절연 물질로 형성된 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 및 제2 수직 플러그들과 상기 분리 패턴이 서로 접하는 부분에 주입된 불순물을 더 포함하는 메모리 장치.
  10. 기판 상에 적층된 소스 라인, 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들;
    상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 수직으로 관통하여 서로 이격되어 배열된 제1 및 제2 수직 플러그들; 및
    상기 제1 및 제2 수직 플러그들 사이에서 상기 제1 및 제2 수직 플러그들의 일부와 중첩되고, 상기 제1 선택 라인들을 수직 방향으로 분리시키는 분리 패턴을 포함하는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 수직 플러그들 각각은,
    원기둥 형태로 형성된 코어 필라;
    상기 코어 필라의 측면을 감싸는 원통 형태로 형성된 채널막;
    상기 채널막의 외측면을 감싸는 원통 형태로 형성된 터널 절연막;
    상기 터널 절연막의 외측면을 감싸는 원통 형태로 형성된 전하 트랩막; 및
    상기 전하 트랩막의 외측면을 감싸는 원통 형태로 형성된 블로킹막을 포함하는 메모리 장치.
  12. 제11항에 있어서,
    상기 제1 및 제2 수직 플러그들과 상기 분리 패턴이 중첩하는 부분에서는 상기 코어 필라, 상기 채널막, 상기 터널 절연막, 상기 전하 트랩막 및 상기 블로킹막이 제거되고,
    상기 제1 및 제2 수직 플러그들과 상기 분리 패턴이 중첩하지 않는 부분에서는 상기 코어 필라, 상기 채널막, 상기 터널 절연막, 상기 전하 트랩막 및 상기 블로킹막이 잔류하는 메모리 장치.
  13. 제12항에 있어서,
    잔류한 상기 채널막의 상부에 형성된 비트 라인 콘택; 및
    상기 비트 라인 콘택의 상부에 형성된 비트 라인을 더 포함하는 메모리 장치.
  14. 제10항에 있어서,
    상기 워드 라인들 및 제2 선택 라인들은 상기 제1 및 제2 수직 플러그들에 공통으로 연결되는 메모리 장치.
  15. 제10항에 있어서,
    상기 분리 패턴에 의해 서로 분리된 상기 제1 선택 라인들은 전기적으로 서로 차단된 메모리 장치.
  16. 기판 상에 형성된 주변 회로 구조물;
    접합 패드들을 통해 상기 주변 회로 구조물과 서로 접하며, 비트 라인, 제1 선택 라인들, 워드 라인들, 제2 선택 라인들 및 소스 라인을 포함하는 셀 구조물;
    상기 셀 구조물을 수직으로 관통하고 서로 이격되어 배열된 제1 및 제2 수직 플러그들;
    상기 제1 및 제2 수직 플러그들의 하부에서 상기 제1 및 제2 수직 플러그들의 일부와 중첩되고, 상기 제1 선택 라인들을 수직 방향으로 분리시키는 제1 분리 패턴; 및
    상기 제1 및 제2 수직 플러그들의 상부에서 상기 제1 및 제2 수직 플러그들의 일부와 중첩되고, 상기 제2 선택 라인들을 수직 방향으로 분리시키는 제2 분리 패턴을 포함하는 메모리 장치.
  17. 제16항에 있어서,
    상기 제1 및 제2 수직 플러그들 각각은,
    원기둥 형태로 형성된 코어 필라;
    상기 코어 필라의 측면을 감싸는 원통 형태로 형성된 채널막;
    상기 채널막의 외측면을 감싸는 원통 형태로 형성된 터널 절연막;
    상기 터널 절연막의 외측면을 감싸는 원통 형태로 형성된 전하 트랩막; 및
    상기 전하 트랩막의 외측면을 감싸는 원통 형태로 형성된 블로킹막을 포함하는 메모리 장치.
  18. 제17항에 있어서,
    상기 채널막 중에서 상기 제1 분리 패턴에 인접한 부분은 상기 비트 라인과 전기적으로 연결되고,
    상기 채널막 중에서 상기 제2 분리 패턴에 인접한 부분은 상기 소스 라인과 전기적으로 연결되는 메모리 장치.
  19. 제16항에 있어서,
    상기 제1 및 제2 분리 패턴들은 절연 물질로 형성된 메모리 장치.
  20. 제16항에 있어서,
    상기 워드 라인들은 상기 제1 및 제2 수직 플러그들에 공통으로 연결되는 메모리 장치.
  21. 제16항에 있어서,
    상기 제1 및 제2 수직 플러그들과 상기 제1 또는 제2 분리 패턴이 접하는 표면에 주입된불순물을 더 포함하는 메모리 장치.
  22. 소스 라인 상에 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들이 적층된 적층 구조체를 형성하는 단계;
    상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 관통하고, 서로 이격되어 배열된 제1 및 제2 수직 플러그들을 형성하는 단계;
    상기 제1 및 제2 수직 플러그들의 일부와 중첩하고, 상기 제2 선택 라인들을 분리시키는 트렌치를 형성하는 단계; 및
    상기 트렌치의 내부에 분리 패턴을 형성하는 단계를 포함하는 메모리 장치의 제조방법.
  23. 제22항에 있어서, 상기 제1 및 제2 수직 플러그들을 형성하는 단계는,
    상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 관통하는 제1 및 제2 수직 홀들을 형성하는 단계; 및
    상기 제1 및 제2 수직 홀들 각각의 내측면을 따라 블로킹막, 전하 트랩막, 터널 절연막, 채널막 및 코어 필라를 형성하는 단계를 포함하는 메모리 장치의 제조방법.
  24. 제23항에 있어서, 상기 트렌치를 형성하는 단계는,
    상기 제1 및 제2 수직 플러그들에서 서로 인접한 상기 블로킹막, 상기 전하 트랩막, 상기터널 절연막, 상기 채널막 및 상기 코어 필라의 일부와, 상기 제2 선택 라인들의 일부를 제거하기 위한 식각 공정으로 수행되는 메모리 장치의 제조방법.
  25. 제22항에 있어서, 상기 트렌치의 내부에 분리 패턴을 형성하는 단계 이전에,
    상기 트렌치의 내부 표면에 불순물을 주입하는 단계를 더 포함하는 메모리 장치의 제조방법.
  26. 제25항에 있어서,
    상기 불순물을 주입하는 단계는 상기 불순물의 입사각을 조절하는 방식으로 수행되는 메모리 장치의 제조방법.
  27. 제1 기판 상에 제1 접합 패드들이 노출된 주변 회로 구조물을 형성하는 단계;
    제2 기판 상에 제1 선택 라인들, 워드 라인들, 제2 선택 라인들 및 제2 접합 패드들이 적층된 셀 구조물을 형성하는 단계;
    상기 셀 구조물에 포함된 상기 제1 선택 라인들, 워드 라인들 및 제2 선택 라인들을 관통하고, 서로 이격되어 배열된 제1 및 제2 수직 플러그들을 형성하는 단계;
    상기 제1 및 제2 수직 플러그들의 일부와 중첩하고, 상기 제2 선택 라인들을 분리시키는 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치의 내부에 제1 분리 패턴을 형성하는 단계;
    상기 제2 기판 상에 형성된 전체 구조물과 상기 제2 기판을 뒤집고, 뒤집힌 상기 셀 구조체에 포함된 상기 제2 접합 패드들을 상기 주변 회로 구조물에 포함된 상기 제1 접합 패드들의 상부에 접착시키는 단계;
    상기 제2 기판을 제거하는 단계;
    상기 제1 및 제2 수직 플러그들의 일부와 중첩하고, 상기 제1 선택 라인들을 분리시키는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치의 내부에 제2 분리 패턴을 형성하는 단계를 포함하는 메모리 장치의 제조방법.
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