KR20240031735A

KR20240031735A - 메모리 장치 및 이의 제조 방법

Info

Publication number: KR20240031735A
Application number: KR1020220110871A
Authority: KR
Inventors: 최원근; 장정식
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2022-09-01
Filing date: 2022-09-01
Publication date: 2024-03-08
Also published as: US20240081072A1; CN117641931A

Abstract

본 기술은 순차적으로 적층된 드레인 선택 라인, 워드 라인들, 소스 선택 라인을 포함하는 적층 구조체; 상기 적층 구조체의 수직 방향을 따라서 연장되고, 상부 중앙에 서브 소스막 홀을 포함하는 메인 플러그; 상기 메인 플러그를 수직으로 분리하는 분리 패턴; 및 상기 적층 구조체의 상부에 적층되며, 상기 서브 소스막 홀을 채우는 소스 라인을 포함하는 메모리 장치 및 이의 제조 방법을 포함한다.

Description

메모리 장치 및 이의 제조 방법{MEMORY DEVICE AND MANUFACTURING METHOD OF THE MEMORY DEVICE}

본 발명은 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로는 3차원 메모리 장치 및 이의 제조 방법에 관한 것이다.

메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치(volatile memory device)와, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치(non-volatile memory device)로 구분될 수 있다.

비휘발성 메모리 장치는 낸드 플래시 메모리(NAND flash memory), 노아 플래시 메모리(NOR flash memory), 저항 메모리(resistive random access memory: ReRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM) 및 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등을 포함할 수 있다.

이 중에서 낸드 플래시 메모리 시스템은 데이터를 저장하도록 구성된 메모리 장치와, 메모리 장치를 제어하도록 구성된 컨트롤러를 포함할 수 있다. 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와, 컨트롤러로부터 전송된 커맨드에 응답하여 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로들을 포함할 수 있다.

메모리 셀 어레이는 복수의 메모리 블록들을 포함하며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다.

메모리 장치의 집적도가 증가함에 따라, 대용량의 데이터를 저장할 수 있는 메모리 장치가 요구되고 있으며, 제조 비용 감소를 위하여 제조 공정의 단순화가 요구되고 있다.

본 발명의 실시예는 집적도를 개선할 수 있는 메모리 장치 및 메모리 장치의 제조 방법을 제공한다.

본 발명의 실시 예에 따른 메모리 장치는 순차적으로 적층된 드레인 선택 라인, 워드 라인들, 소스 선택 라인을 포함하는 적층 구조체; 상기 적층 구조체의 수직 방향을 따라서 연장되고, 상부 중앙에 서브 소스막 홀을 포함하는 메인 플러그; 상기 메인 플러그를 수직으로 분리하는 분리 패턴; 및 상기 적층 구조체의 상부에 적층되며, 상기 서브 소스막 홀을 채우는 소스 라인을 포함한다.

본 발명의 실시 예에 따른 메모리 장치의 제조 방법은 제1 소스막 상에 드레인 선택 라인, 워드 라인들 및 소스 선택 라인이 순차적으로 적층된 제1 적층 구조체를 형성하는 단계; 상기 제1 적층 구조체를 식각하여 메인 플러그를 형성하는 단계; 상기 메인 플러그를 분리하는 분리 패턴을 형성하는 단계; 상기 소스 선택 라인이 상부로 위치하고 상기 드레인 선택 라인이 하부로 위치하도록 상기 제1 적층 구조체를 회전시켜 제2 적층 구조체를 형성하는 단계; 상기 제2 적층 구조체 상면에 상기 메인 플러그와 중첩되는 서브 소스막 홀을 형성하는 단계; 및 상기 제2 적층 구조체의 상면에 적층되며 서브 소스막 홀을 채우는 소스 라인을 형성하는 단계를 포함한다.

본 기술에 따르면, 메모리 장치의 집적도를 높일 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.
도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 메모리 블록의 구조를 설명하기 위한 단면도이다.
도 6a 및 6b는 본 발명의 실시예에 따른 메인 플러그(Pm)의 구조를 설명하기 위한 레이아웃들이다.
도 7a 내지 7k는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.
도 9는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 10은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.

도 1을 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다.

주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation) 및 검증 동작(verify operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation)을 수행하거나, 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 전압 생성 회로(voltage generate circuit; 130), 로우 디코더(row decoder; 120), 소스 라인 드라이버(140), 컨트롤 회로(control circuit; 150), 페이지 버퍼(pager buffer; 160), 컬럼 디코더(column decoder; 170) 및 입출력 회로(input-output circuit; 180)를 포함할 수 있다.

메모리 셀 어레이(110)는 데이터가 저장되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 복수의 메모리 셀들은 프로그램 방식에 따라 싱글 비트(single bit) 또는 2비트 이상의 멀티 비트(multi bit)의 데이터를 저장할 수 있다. 복수의 메모리 셀들은 복수의 스트링들(strings)을 구성할 수 있다. 스트링들 각각에 포함된 메모리 셀들은 채널(channel)을 통해 전기적으로 서로 연결될 수 있다. 스트링들에 포함된 채널들은 비트 라인들(BL)을 통해 페이지 버퍼(160)에 연결될 수 있다.

전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등을 포함하는 동작 전압들(Vop)을 선택적으로 생성하고 출력하도록 구성될 수 있다.

로우 디코더(120)는 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 복수의 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 복수의 소스 선택 라인들(SSL)에 전달할 수 있다.

소스 라인 드라이버(140)는 소스 라인 컨트롤 신호(SL_S)에 응답하여 소스 전압(Vsl)을 메모리 셀 어레이(110)에 전송할 수 있다. 예를 들면, 소스 전압(Vsl)은 메모리 셀 어레이에 연결된 소스 라인(source line)에 전달될 수 있다.

컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 컨트롤 신호(SL_S), 페이지 버퍼 컨트롤 신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다.

페이지 버퍼(160)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼(160)는 페이지 버퍼 컨트롤 신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(160)는 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.

컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼(160)에 전송하거나, 페이지 버퍼(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고받을 수 있고, 데이터 라인들(DTL)을 통해 페이지 버퍼(160)와 데이터(DATA)를 주고받을 수 있다.

입출력 회로(180)는 메모리 장치(100)에 연결된 외부 장치(예를 들면, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 컬럼 디코더(170)로부터 수신된 데이터를 외부 장치로 출력할 수 있다.

도 2는 메모리 셀 어레이와 주변 회로의 배치 구조를 설명하기 위한 도면이다.

도 2를 참조하면, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다. 예를 들면, 기판(substrate)이 X-Y 평면을 따라 형성된 경우, 주변 회로(190)는 기판으로부터 Z 방향으로 적층될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 적층될 수 있다.

도 3은 메모리 셀 어레이의 구조를 설명하기 위한 도면이다.

도 3을 참조하면, 메모리 셀 어레이(110)는 제1 내지 제i 메모리 블록들(BLK1~BLKi; i는 양의 정수)을 포함할 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 Y 방향을 따라 서로 이격되어 배열될 수 있으며, 제1 내지 제j 비트 라인들(BL1~BLj)에 공통으로 연결될 수 있다. 예를 들면, 제1 내지 제j 비트 라인들(BL1~BLj)은 Y 방향을 따라 연장되며, X 방향을 따라 서로 이격되어 배치될 수 있다. 제1 내지 제i 메모리 블록들(BLK1~BLKi)은 슬릿들(SLT)에 의해 서로 구분될 수 있다.

도 4는 본 발명의 실시 예에 따른 메모리 장치의 레이아웃을 설명하기 위한 도면이다.

도 4는 소스 라인(source line; 미도시)이 형성되기 전의 메모리 장치의 레이아웃에 대한 도면이다.

도 4를 참조하면, 메모리 장치에 포함된 제(n-1) 메모리 블록(BLK(n-1)), 제n 메모리 블록(BLKn) 및 제(n+1) 메모리 블록(BLK(n+1))은 Y 방향으로 서로 이격되어 배치될 수 있다. 제(n-1) 메모리 블록(BLK(n-1)), 제n 메모리 블록(BLKn) 및 제(n+1) 메모리 블록(BLK(n+1))은 서로 동일하게 구성될 수 있으며, 슬릿들(SLT)에 의해 서로 구분될 수 있다

슬릿들(SLT) 각각은 슬릿 절연막(slit isolation layer; IS) 및 소스 콘택(source contact; SC)을 포함할 수 있다. 슬릿 절연막(IS)은 메모리 블록들을 전기적으로 차단시킬 수 있다. 소스 콘택(SC)은 메모리 블록들 하부에 형성된 소스 라인(source line; 미도시)에 접할 수 있으며, 전압 생성 회로에서 생성된 소스 라인 전압을 소스 라인에게 전달할 수 있다.

제(n-1) 메모리 블록(BLK(n-1)), 제n 메모리 블록(BLKn) 및 제(n+1)메모리 블록(BLK(n+1))은 서로 동일하게 구성될 수 있으므로, 제n 메모리 블록(BLKn)을 예로 들어 설명하면 다음과 같다.

제n 메모리 블록(BLKn)은 복수의 메인 플러그들(Pm)을 포함할 수 있다.

도 4의 레이아웃을 참조하면, 복수 개의 메인 플러그들(Pm)은 복수 개의 행으로 배열될 수 있으며, 복수 개의 행에 배열된 메인 플러그들(Pm)은 제1 행에 배열된 메인 플러그들(Pm)과 제1 행에 Y 방향으로 이격되어 배치된 제2 행에 배열된 메인 플러그들(Pm)을 포함할 수 있다. 제2 행에 배열된 메인 플러그들(Pm)은 제1 행에 배열된 메인 플러그들(Pm)에 대해 대각선 방향으로 이격되어 배열될 수 있다.

제 n 메모리 블록(BLKn)은 복수의 분리 패턴들(SP)을 포함할 수 있다. 분리 패턴들(SP)은 메인 플러그들(Pm)에 중첩될 수 있다. 메인 플러그(Pm)는 분리 패턴(SP)에 의해 복수의 서브 플러그들(Ps)로 분리될 수 있으며, 서브 플러그들(Ps) 각각은 메모리 셀을 포함할 수 있다. 메인 플러그들(Pm)은 각각 2개씩 짝을 이뤄 1개의 분리 패턴(SP)에 의해 4개의 서브 플러그들(Ps)로 분리되도록 형성될 수 있다. 따라서 분리 패턴(SP)은 X 방향으로 배열된 복수 개의 메인 플러그들(Pm)을 분리하기 위해, X 방향으로 장축을 갖고, Y 방향으로 단축을 갖는 모양으로 형성될 수 있다. 다만, 분리 패턴(SP)은 단수의 메인 플러그(Pm)를 분리하도록 형성될 수도 있으므로, X 방향으로 반드시 장축을 갖는 모양에 한정되는 것은 아니다. 분리 패턴들(SP)의 모양은 도면에 도시된 모양으로 제한되지 않는다. 예를 들면, 분리 패턴들(SP)은 원형, 타원형, 직사각형 등의 모양으로 형성될 수 있다.

분리 패턴들(SP)은 복수 개의 행으로 배열된 메인 플러그들(Pm)을 분리하기 위한 것이므로, 분리 패턴들(SP) 또한 Y 방향으로 이격된 복수 개의 행으로 배열될 수 있다. 제1 행의 메인 플러그들(Pm)에 대해 제2 행의 메인 플러그들(Pm)은 제1 행의 메인 플러그들(Pm)의 대각선 방향으로 이격되어 이웃하도록 배치될 수 있으므로, 제1 행의 분리 패턴들(SP)에 대해 제2행의 분리 패턴들(SP)은 제1 행의 분리 패턴들(SP)의 대각선 방향으로 이격되어 이웃하도록 배치될 수 있다.

도 4에서는 2개의 이격된 메인 플러그들(Pm)이 1개의 분리 패턴(SP)에 의해 4개의 서브 플러그들(Ps)로 분리되는 것으로 도시되었으나, 1개의 분리 패턴(SP)에 의해 분리되는 메인 플러그들(Pm)의 개수는 도면에 도시된 개수로 제한되지 않는다. 예를 들면, 하나의 분리 패턴(SP)에 의해 하나의 메인 플러그(Pm)가 2개의 서브 플러그들(Ps)로 분리될 수 있고, 하나의 분리 패턴(SP)에 의해 세 개의 메인 플러그들(Pm)이 6개의 서브 플러그들(Ps)로 분리될 수 있다. 이하 설명되는 실시예에서는 2개의 메인 플러그들(Pm)이 하나의 분리 패턴(SP)에 의해 4개의 서브 플러그들(Ps)로 분리된 구조가 설명된다.

서브 플러그들(Ps)은 제1 서브 플러그 및 제2 서브 플러그들(1Ps, 2Ps)을 포함할 수 있다. 도 4는 인식의 편의를 위해, 메모리 장치의 복수의 비트 라인들 중 제1 내지 제4 비트 라인들(BL1 내지 BL4)을 나타내고 있으며, 제1 내지 제4 비트 라인들(BL1 내지 BL4) 양측에 배열된 일부 비트 라인들의 도시를 생략하였다. 제1 내지 제4 비트 라인들(BL1 내지 BL4)은 제1 내지 제2 열의 메인 플러그(Pm)에 포함된 서브 플러그들(Ps)에 각각 연결될 수 있다. 각각의 서브 플러그들(Ps)은 비트 라인 콘택(BLC)을 통해 복수의 비트 라인들 중 그에 대응하는 비트 라인에 연결될 수 있다. 예를 들면, 메인 플러그들(Pm) 중 Y 방향으로 배열되고 제1 열에 위치한 메인 플러그들에 포함된 제1 및 제2 서브 플러그들(1Ps, 2Ps) 각각은 비트 라인 콘택(BLC)을 통해 제1 및 제2 비트 라인(BL1, BL2)에 연결될 수 있고, 제1 열에 위치한 메인 플러그들에 대해 대각선 방향으로 이격되어 이웃하는 제2 열에 위치하는 메인 플러그들에 포함된 제1 및 제2 서브 플러그들(1Ps, 2Ps) 각각은 비트 라인 콘택(BLC)을 통해 제3 및 제4 비트 라인(BL3, BL4)에 연결될 수 있다.

제n 메모리 블록(BLKn)은 적층된 소스 선택 라인들(source selection lines; 미도시), 워드 라인들(word lines; 미도시) 및 드레인 선택 라인들(drain selection lines; 미도시)을 포함할 수 있다. 예를 들면, 워드 라인들은 소스 선택 라인들의 상부에 형성될 수 있고, 드레인 선택 라인들은 워드 라인들의 상부에 형성될 수 있다. 제(n-1) 내지 제(n+1) 메모리 블록들(BLK(n-1)~BLK(n+1))은 슬릿들(SLT)에 의해 서로 구분되므로, 서로 다른 메모리 블록들에 포함된 게이트 라인들은 슬릿들(SLT)에 의해 서로 분리될 수 있다. 예를 들면, 제(n-1) 메모리 블록(BLK(n-1))에 포함된 게이트 라인들과 제n 메모리 블록(BLKn)에 포함된 게이트 라인들은 슬릿(SLT)을 통해 서로 분리될 수 있다.

메인 플러그(Pm) 및 분리 패턴(SP)의 구조를 구체적으로 설명하면 다음과 같다.

도 5는 본 발명의 실시 예에 따른 메모리 블록의 구조를 설명하기 위한 단면도이다.

도 5를 참조하면, 본 발명의 실시 예에 따른 메모리 블록은 분리 패턴(SP), 메인 플러그(Pm), 제1 물질막(1M), 제3 물질막(3M) 및 소스 라인(SL)을 포함한다. 메인 플러그(Pm) 및 소스 라인(SL)은 메인 플러그(Pm)가 적층 구조체(STK)의 수직 방향(예를 들면, Z 방향)으로 서로 중첩되어 배치될 수 있다.

메인 플러그(Pm)가 소스 라인(SL)에 가까워지는 방향(예를 들면, Z 방향)으로 메인 플러그(Pm)에 중첩되는 영역에 서브 소스막 홀(SSH)이 형성될 수 있다. 서브 소스막 홀(SSH)의 측벽은 메인 플러그(Pm)의 채널막(CH)의 내측벽에 접하도록 형성될 수 있다. 또한, 서브 소스막 홀(SSH)의 저면은 코어 필라(CP)의 상면 및 분리 패턴(SP)의 상면과 접하도록 형성될 수 있다. 서브 소스막 홀(SSH)은 제1 소스막(1S)과 메인 플러그(Pm)의 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)의 일부를 사이에 두고 이격되어 배치될 수 있다.

소스 라인(SL)은 제1 소스막(1S) 및 제2 소스막(2S)을 포함할 수 있다. 제1 소스막(1S)은 제2 소스막(2S)과 이웃하여 제2 소스막(2S)의 하부에 형성될 수 있다. 메인 플러그(Pm)의 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)들이 제2 소스막(2S)과 Z 방향으로 접하는 부분과 Z 방향으로 동일한 높이에서 제1 소스막(1S)이 제2 소스막(2S)과 Z 방향으로 접할 수 있다. 예를 들어, 제1 소스막(1S)은 메인 플러그(Pm)가 적층 구조체(STK)의 수직 방향인 Z 방향으로 제2 소스막(2S)에 접하고, 제1 소스막(1S)의 내측벽은 메인 플러그(Pm)의 외측벽에 접하도록 형성될 수 있다. 따라서, 제1 소스막(1S)은 메인 플러그(Pm)의 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)들의 일부를 사이에 두고 Z 방향에 교차하는 Y 방향으로 제2 소스막(2S)과 이격되어 배치될 수 있다.

본 실시 예에서, 제2 소스막(2S) 중에서 서브 소스막 홀(SSH)의 내부를 채우는 부분이 서브 소스막(SS)으로 정의된다. 서브 소스막(SS)은 서브 소스막 홀(SSH)의 내부를 채우므로, 제2 소스막(2S)으로부터 메인 플러그(Pm)의 캡핑막(CAP)에 가까워지는 Z 방향으로 돌출된 모양으로 형성될 수 있다. 따라서, 서브 소스막(SS)의 두께는 서브 소스막 홀(SSH)의 높이와 동일하고, 서브 소스막(SS)의 폭은 서브 소스막 홀(SSH)의 지름과 동일할 수 있다. 서브 소스막(SS)의 외측벽은 메인 플러그(Pm)의 채널막(CH)의 내측벽에 접하고, 서브 소스막(SS)의 저면은 메인 플러그(Pm)의 코어 필라(CP)의 상면 및 분리 패턴(SP)의 상면에 접하도록 형성될 수 있다. 서브 소스막(SS)은 메인 플러그(Pm)의 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)들의 일부를 사이에 두고 Z 방향에 교차하는 Y 방향으로 제1 소스막(1S)과 이격되어 배치될 수 있다.

제1 소스막(1S)의 하부에는 제1 물질막들(1M)과 제3 물질막들(3M)이 서로 교대로 이웃하여 배치될 수 있다. 제1 물질막들(1M)과 제3 물질막들(3M)이 적층된 구조체의 최하단과 최상단에는 제1 물질막들(1M)이 배치될 수 있다. 제1 물질막들(1M)은 절연막으로 이용되므로, 절연 물질로 형성될 수 있다. 예를 들면, 제1 물질막들(1M)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제3 물질막들(3M)은 게이트 라인들(gate lines)로 이용되므로, 도전 물질로 형성될 수 있다. 예를 들면, 제3 물질막들(3M)은 폴리실리콘막으로 형성될 수 있다.

메인 플러그(Pm)는 캡핑막(CAP), 코어 필라(CP), 채널막(CH), 터널 절연막(TO), 전하 트랩막(CT) 및 블로킹막(BX)을 포함할 수 있다. 캡핑막(CAP)은 기판으로부터 수직 방향으로 형성된 메인 플러그(Pm)의 소스 라인으로부터 멀어지는 제1 방향(예를 들면, Z 방향)으로 코어 필라(CP)의 하부에 형성될 수 있으며, 드레인 선택 트랜지스터들의 전기적인 특성을 향상시키기 위해 사용될 수 있다. 예를 들면, 캡핑막(CAP)은 도전 물질로 형성될 수 있다. 예를 들면, 캡핑막(CAP)은 도프트 폴리실리콘막(doped poly-silicon layer)으로 형성될 수 있다. 캡핑막(CAP)의 상부에는 코어 필라(CP)가 형성될 수 있다. 예를 들면, 코어 필라(CP)는 절연 물질 또는 도전 물질로 형성될 수 있다. 채널막(CH)은 캡핑막(CAP) 및 코어 필라(CP)를 둘러싸도록 형성될 수 있으며, 반도체 물질로 형성될 수 있다. 예를 들면, 채널막(CH)은 폴리실리콘막으로 형성될 수 있다. 터널 절연막(TO)은 채널막(CH)을 둘러싸도록 형성될 수 있으며, 절연 물질로 형성될 수 있다. 예를 들면, 터널 절연막(TO)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 전하 트랩막(CT)은 터널 절연막(TO)을 둘러싸도록 형성될 수 있으며, 전하를 트랩(trap)할 수 있는 물질로 형성될 수 있다. 예를 들면, 전하 트랩막(CT)은 질화막으로 형성될 수 있다. 블로킹막(BX)은 전하 트랩막(CT)을 둘러싸도록 형성될 수 있으며, 절연 물질로 형성될 수 있다. 예를 들면, 블로킹막(BX)은 산화막 또는 실리콘 산화막으로 형성될 수 있다.

메인 플러그(Pm)는 분리 패턴(SP)에 의해 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리될 수 있다. 제1 및 제2 서브 플러그들(1Ps, 2Ps)은 분리 패턴(SP)을 사이에 두고 이격되어 배치될 수 있다. 제1 및 제2 서브 플러그들(1Ps, 2Ps) 및 분리 패턴(SP)은 적층 구조체(STK)의 수직 방향을 따라서 연장되어 소스 라인(SL)하에 수직 방향(예를 들면, Z 방향)으로 접하는 구조로 형성될 수 있다. 예를 들어, 메인 플러그(Pm)의 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO) 및 채널막(CH)은 서브 소스막(SS)외의 제2 소스막(2S)에 수직 방향으로 접할 수 있고, 메인 플러그(Pm)의 코어 필라(CP)는 서브 소스막(SS)에 수직 방향으로 접할 수 있고, 분리 패턴(SP)은 서브 소스막(SS)에 수직 방향으로 접할 수 있다.

서브 소스막(SS)에 의해 채널막(CH)의 내측면이 소스 라인(SL)과 접하게 되므로, 채널막(CH)과 소스 라인(SL)이 접하는 면적이 증가하고, 이로 인해 소스 저항이 감소할 수 있다.

도 6a 및 6b는 본 발명의 실시예에 따른 메인 플러그(Pm)의 구조를 설명하기 위한 레이아웃들이다.

도 6a는 도 5의 B1-B2 방향의 레이아웃이고, 도 6b는 도 5의 C1-C2 방향의 레이아웃이다.

도 5 및 도 6a를 참조하면, 본 발명의 실시예에 따른 메모리 블록의 하부 영역에 제1 및 제2 메인 플러그들(1Pm, 2Pm) 및 분리 패턴(SP)이 형성될 수 있다. 제1 및 제2 메인 플러그들(1Pm, 2Pm)은 서로 이격되도록 X 방향을 따라 배열되고, 분리 패턴(SP)은 X 방향을 따라 연장되도록 구성될 수 있다. 분리 패턴(SP)에 의해 제1 메인 플러그(1Pm)는 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리될 수 있고, 제2 메인 플러그(2Pm)는 제3 및 제4 서브 플러그들(3Ps, 4Ps)로 분리될 수 있다. 제1 및 제3 서브 플러그(1Ps, 3Ps)들은 서로 동일한 구조로 형성될 수 있고, 제2 및 제4 서브 플러그(2Ps, 4Ps)들은 서로 동일한 구조로 형성될 수 있다. 제1 서브 플러그(1Ps)의 구조는 분리 패턴(SP)을 기준으로 제2 서브 플러그(2Ps)와 대칭일 수 있으며, 제3 서브 플러그(3Ps)의 구조는 분리 패턴(SP)을 기준으로 제4 서브 플러그(4Ps)와 대칭일 수 있다. 제1 내지 제4 서브 플러그들(1Ps-4Ps)은 각각 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO), 채널막(CH) 및 코어 필라(CP)를 포함할 수 있다. 제1 및 제2 메인 플러그들(1Pm, 2Pm)의 외곽에는 제1 물질막(1M)이 위치할 수 있다.

도 5 및 도 6b를 참조하면, 서브 소스막 홀(SSH)이 제1 및 제2 메인 플러그들(1Pm, 2Pm)에 중첩되도록 형성될 수 있다. 서브 소스막 홀(SSH)은 분리 패턴(SP)과 동일한 폭과 너비로 형성되나, 제1 및 제2 메인 플러그들(1Pm, 2Pm)의 채널막(CH) 일부에 서브 소스막 홀(SSH) 일부가 둘러싸인 구조로 형성될 수 있으므로, 서브 소스막 홀(SSH)은 제1 및 제2 메인 플러그들(1Pm, 2Pm)의 채널막(CH)에 접하도록 돌출된 구조로 형성될 수 있다. 예를 들어, 서브 소스막 홀(SSH)은 제1 및 제2 서브 플러그들(1Ps, 2Ps)의 채널막(CH)에 접하도록, 분리 패턴(SP)의 폭에 비해 채널막(CH)으로 돌출된 구조로 형성될 수 있다. 따라서 본 실시예와 같이 2개의 메인 플러그들(1Pm, 2Pm)을 1개의 분리 패턴(SP)이 분리하는 구조에서, 4개의 서브 플러그들(1Ps-4Ps)이 각각 서브 소스막 홀(SSH)의 돌출부를 포함해, 총 4개의 서브 소스막 홀(SSH)의 돌출부를 갖도록 형성될 수 있다. 서브 소스막(SS)은 서브 소스막 홀(SSH)의 내부를 따라 형성될 수 있다.

서브 소스막(SS)에 의해 제1 메인 플러그(1Pm)는 제1 및 제2 서브 플러그들(1Ps, 2Ps)로 분리될 수 있고, 제2 메인 플러그(2Pm)는 제3 및 제4 서브 플러그들(3Ps, 4Ps)로 분리될 수 있다. 제1 및 제3 서브 플러그(1Ps, 3Ps)들은 서로 동일한 구조로 형성될 수 있고, 제2 및 제4 서브 플러그(2Ps, 4Ps)들은 서로 동일한 구조로 형성될 수 있다. 제1 서브 플러그(1Ps)의 구조는 서브 소스막(SS)을 기준으로 제2 서브 플러그(2Ps)와 대칭일 수 있으며, 제3 서브 플러그(3Ps)의 구조는 서브 소스막(SS)을 기준으로 제4 서브 플러그(4Ps)와 대칭일 수 있다.

제1 내지 제4 서브 플러그(1Ps-4Ps)의 구조는 서로 유사하게 형성되므로, 복수 개의 서브 플러그들 가운데 제1 서브 플러그(1Ps)의 구조를 예로 들어 설명하면 다음과 같다. 제1 서브 플러그(1Ps)의 채널막(CH)이 서브 소스막(SS)의 돌출부를 감싸고, 채널막(CH)을 터널 절연막(TO)가 감싸고, 터널 절연막(TO)을 전하 트랩막(CT)이 감싸고, 전하 트랩막(CT)을 블로킹막(BX)이 감싸는 구조로 형성될 수 있다. 제1 및 제2 메인 플러그들(1Pm, 2Pm)의 외곽에는 제1 소스막(1S)이 위치할 수 있다.

도 7a 내지 7k는 본 발명의 실시예에 따른 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.

도 7a를 참조하면, 하부 구조체(미도시) 상에 제1 소스막(1S)이 적층될 수 있다. 하부 구조체(미도시)는 기판(substrate) 또는 주변 회로들을 포함하는 구조체일 수 있다. 제1 소스막(1S)은 소스 라인(source line)으로 사용되는 막이므로, 도전 물질로 형성될 수 있다. 예를 들면, 제1 소스막(1S)은 폴리실리콘, 텅스텐 또는 니켈 등의 도전 물질로 형성될 수 있다.

도 7b를 참조하면, 제1 소스막(1S)의 상부에 제1 및 제2 물질막들(1M, 2M)이 교대로 적층될 수 있다. 예를 들면, 제1 소스막(1S)의 상부에 제1 물질막(1M)이 형성되면, 제1 물질막(1M)의 상부에 제2 물질막(2M)이 형성되고, 제2 물질막(2M)의 상부에 다시 제1 물질막(1M)이 형성될 수 있다. 제1 물질막(1M)은 절연 물질로 형성될 수 있다. 예를 들면, 제1 물질막(1M)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 제2 물질막(2M)은 후속 공정에서 선택적으로 제거될 수 있는 물질로 형성될 수 있다. 따라서, 제2 물질막(2M)은 제1 물질막(1M)과 식각 선택비가 다른 물질로 형성될 수 있다. 예를 들면, 제2 물질막(2M)은 질화막으로 형성될 수 있다. 제1 및 제2 물질막들(1M, 2M)이 적층된 구조체에서 최하단과 최상단에는 제1 물질막(1M)이 형성될 수 있다. 이로써 제1 적층 구조체(1STK)가 형성될 수 있다.

도 7c를 참조하면, 제1 소스막(1S)을 노출하는 수직 홀(VH)이 형성될 수 있다. 예를 들면, 제1 및 제2 물질막들(1M, 2M)의 일부를 제거하기 위한 식각 공정과, 제1 소스막(1S)의 일부를 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 수직 홀(VH)이 기판에 수직한 방향으로 형성되도록 건식 식각 공정으로 수행될 수 있다. 수직 홀(VH)은 메인 플러그를 형성하기 위한 영역에 형성될 수 있다. 수직 홀(VH)의 장축은 Y 방향이 되고, 단축은 X 방향이 된다. 수직 홀(VH)을 형성하기 위한 식각 공정이 종료되면, 수직 홀(VH)의 저면을 통해 제1 소스막(1S)이 노출될 수 있고, 수직 홀(VH)의 측면을 통해 제1 소스막(1S), 제1 및 제2 물질막들(1M, 2M)이 노출될 수 있다.

도 7d를 참조하면, 수직 홀(VH)의 내부에 메인 플러그가 형성될 수 있다. 메인 플러그는 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO), 채널막(CH), 코어 필라(CP) 및 캡핑막(CAP)을 포함할 수 있다. 예를 들면, 수직 홀(VH)의 내부 표면을 따라 블로킹막(BX)이 형성될 수 있다. 블로킹막(BX)은 수직 홀(VH)의 내부를 채우지 아니하므로 원통 형태로 형성될 수 있다. 이어서, 전하 트랩막(CT)이 블로킹막(BX)의 내부 표면을 따라 형성될 수 있고, 터널 절연막(TO)이 전하 트랩막(CT)의 내부 표면을 따라 형성될 수 있다. 채널막(CH)은 터널 절연막(TO)의 내부 표면을 따라 형성될 수 있으며, 코어 필라(CP)는 채널막(CH)으로 둘러싸인 내부에 채워질 수 있다. 코어 필라(CP)가 형성된 후, 코어 필라(CP)의 상부 영역 일부를 제거하기 위한 식각 공정이 수행될 수 있고, 코어 필라(CP)가 제거된 영역에 캡핑막(CAP)이 형성될 수 있다.

도 7e를 참조하면, 메인 플러그를 Y 방향으로 분리시키기 위해, 제1 소스막(1S)이 분리 패턴 홀(SPH)의 저면에 노출되도록 분리 패턴 홀(SPH)이 식각되고, 분리 패턴 홀(SPH)의 내부에 분리 패턴(SP)이 형성될 수 있다. 분리 패턴(SP)은 제1 및 제2 서브 플러그들(1Ps, 2Ps)의 채널막들(CH)이 전기적으로 서로 차단될 수 있도록 절연 물질로 형성될 수 있다. 예를 들면, 분리 패턴(SP)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 분리 패턴 홀(SPH)의 내부를 따라 분리 패턴(SP)을 형성하는 공정 수행 시, 분리 패턴 홀(SPH)의 내부에 절연 물질이 다 채워지지 않아 에어갭(air gap; GP)이 형성될 수 있다.

도 7f를 참조하면, 도 7e의 제2 물질막(도 7e의 2M)이 제거되고, 제2 물질막(도 7e의 2M)이 제거된 영역에 제3 물질막(3M)이 형성될 수 있다. 구체적으로, 트렌치형 슬릿(미도시)을 통해 제2 물질막(도 7e의 2M)을 제거하기 위한 식각 공정이 수행될 수 있다. 식각 공정은 제1 물질막(1M)은 잔류시키고 제2 물질막(도 7e의 2M)을 선택적으로 제거하는 에천트를 사용하는 습식 식각 공정으로 수행될 수 있다. 제2 물질막(도 7e의 2M)이 제거된 영역에는 제3 물질막(3M)이 형성될 수 있다. 예를 들면, 제3 물질막(3M)은 트렌치형 슬릿(SLT)을 통해 제1 물질막들(1M) 사이에 형성될 수 있다. 제3 물질막(3M)은 게이트 라인(gate lines)으로 사용되므로, 도전 물질로 형성될 수 있다. 예를 들어, 제3 물질막(3M)은 텅스텐(W), 코발트(Co), 니켈(Ni), 몰리브덴(Mo), 실리콘(Si) 및 폴리실리콘(poly-Si) 등으로 형성될 수 있다.

도 7g를 참조하면, 도 7f의 제1 적층 구조체(도 7f의 1STK)를 뒤집는(Upside-down) 공정을 수행할 수 있다. 이하 설명에서, 뒤집어진 제1 적층 구조체는 제2 적층 구조체(2STK)로 정의된다. 제1 적층 구조체를 뒤집은 구조체가 제2 적층 구조체(2STK)이므로, 제2 적층 구조체(2STK)에서는 제1 소스막(1S)이 제2 적층 구조체(2STK)의 최상단에 위치할 수 있고, 제1 물질막이 제2 적층 구조체(2STK)의 최하단에 위치할 수 있다. 또한, 주변 회로 구조체(미도시)가 제1 소스막(1S)의 상부에 위치할 수 있다. 제1 소스막(1S)과 메인 플러그(Pm) 및 분리 패턴(SP)이 접하는 부분도 제1 소스막(1S)이 제2 적층 구조체(2STK)의 상부에 위치하는 이상, 제2 적층 구조체(2STK)의 상부에 포함될 수 있다. 분리 패턴(SP) 내에 위치하는 에어갭(GP)도 제2 적층 구조체(2STK)의 상부에 위치할 수 있다.

도 7h를 참조하면, 제1 소스막(1S)의 일부를 제거해 채널막(CH) 및 분리 패턴(SP) 내의 에어갭(GP)을 노출하기 위한 식각 공정이 수행될 수 있다. 제1 소스막(1S)의 상부에 주변 회로 구조체(미도시)가 형성되어 있는 경우, 해당 주변 회로 구조체(미도시)가 제거된 후 제1 소스막(1S)이 식각될 수 있다. 예를 들면, 식각 공정은 제1 소스막(1S) 및 분리 패턴(SP)내의 에어갭(GP)을 노출하기 위한 평탄화 공정(Chemical Mechanical Planarization: CMP)으로 수행될 수 있다. 평탄화 공정(CMP)이 수행되면, 제1 소스막(1S) 일부와 제1 소스막(1S)에 중첩되는 메인 플러그(Pm) 및 분리 패턴(SP)의 상부 일부분이 제거되고, 분리 패턴(SP) 내의 에어갭(GP)이 노출될 수 있다. 평탄화 공정이 수행되면, 메인 플러그(Pm)에 포함되는 블로킹막(BX), 전하 트랩막(CT), 터널 절연막(TO), 채널막(CH) 및 코어 필라(CP)가 제2 적층 구조체(2STK)의 식각된 상면으로 노출될 수 있다. 또한, 분리 패턴(SP) 및 분리 패턴(SP) 내의 에어갭(GP)이 제2 적층 구조체(2STK)의 식각된 상면으로 노출될 수 있다.

도 7i를 참조하면, 노출된 에어갭(GP)의 내부를 갭필막(GF)으로 채우기 위한 산화 공정이 수행될 수 있다. 에어갭(GP)의 내부를 갭필막(GF)으로 채우기 위한 산화 공정 시, 제2 적층 구조체(2STK)의 상면에도 갭필막(GF)이 형성될 수 있다. 갭필막(GF)은 제1 및 제2 서브 플러그들(1Ps, 2Ps)의 채널막들(CH)이 전기적으로 서로 차단될 수 있도록 분리 패턴(SP)과 동일한 물질로 형성될 수 있다. 예를 들면, 분리 패턴(SP)이 절연 물질인 산화막 또는 실리콘 산화막으로 형성되면, 갭필막(GF)도 산화막 또는 실리콘 산화막으로 형성될 수 있다.

도 7j를 참조하면, 차단 패턴(PP)과 제2 적층 구조체(2STK)의 상부에 위치한 메인 플러그(Pm)의 코어 필라(CP)의 일부 및 분리 패턴(SP)의 일부를 제거하기 위한 식각 공정이 수행될 수 있다. 예를 들면, 식각 공정은 산화막을 선택적으로 제거할 수 있는 에치 백(etch-back)공정으로 수행될 수 있다. 에치 백(etch-back)공정은 갭필막(GF), 코어 필라(CP) 및 분리 패턴(SP)이 일정 깊이만큼 제거될 때까지 수행될 수 있다. 이때, 산화물로 이루어진 블로킹막(BX) 및 터널 절연막(TO)의 상부도 일부 제거될 수 있으나, 에치 백 공정 시 노출되는 면적이 메인 플러그(Pm)의 중앙에 위치한 코어 필라(CP) 및 분리 패턴(SP)의 노출되는 면적 대비 좁으므로, 블로킹막(BX) 및 터널 절연막(TO)의 상부 일부가 제거되더라도 제거되는 량은 매우 적을 수 있다. 코어 필라(CP) 및 분리 패턴(SP)의 일부가 제거되어 채널막(CH)으로 둘러싸인 영역에 서브 소스막 홀(SSH)이 형성될 수 있다. 예를 들면, 서브 소스막 홀(SSH)의 외측면은 채널막(CH)으로 둘러싸이고, 서브 소스막 홀(SSH)의 저면을 통해 갭필막(GF), 분리 패턴(SP) 및 코어 필라(CP)가 노출될 수 있다.

도 7k를 참조하면, 제2 적층 구조체(2STK)의 상부에 제2 소스막(2S)이 형성될 수 있다. 본 실시 예에서, 제2 소스막(2S) 중 서브 소스막 홀(SSH)의 내부를 채우는 부분이 서브 소스막(SS)으로 정의된다. 서브 소스막(SS)의 두께는 서브 소스막 홀(SSH)의 높이와 동일하고, 서브 소스막(SS)의 폭은 서브 소스막 홀(SSH)의 지름과 동일할 수 있다. 제2 소스막(2S)이 형성됨으로써, 제1 및 제2 소스막들(1S, 2S)과 서브 소스막(SS)을 포함하는 소스 라인(SL)이 형성될 수 있다.

도 8은 본 발명의 다른 실시예를 설명하기 위한 단면도이다.

도 7g 내지 도 8을 참조하면, 메인 플러그(Pm)에 따라 도 7g의 에어갭(도 7g의 GP)의 사이즈가 작거나, 도 7g의 에어갭(도 7g의 GP)의 위치가 도 7h의 평탄화 공정(도 7h의 CMP)의 목표 깊이 보다 높은 경우, 도 7h의 평탄화 공정(도 7h의 CMP) 시 도 7h의 에어갭(도 7h의 GP)이 제거될 수 있다. 이러한 경우, 도 7i를 참조하여 설명된 갭필막(도 7i의 GF)을 형성하는 공정이 생략될 수 있다. 즉, 도 7i의 갭필막(도 7i의 GF)을 형성하는 공정은 선택적으로 수행될 수 있다. 예를 들어, 도 7g 및 도 7j를 참조하면, 제1 소스막(1S)의 일부를 제거해 제1 소스막(1S) 및 분리 패턴(SP) 내의 도 7g의 에어갭(도 7g의 GP)을 노출하기 위한 식각 공정이 수행된 뒤, 바로 도 7j의 서브 소스막 홀(도 7j의 SSH)을 형성하기 위한 식각 공정이 수행되어, 도 8의 제2 적층체(2STK)가 형성될 수 있다.

도 9는 본 발명의 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.

도 9를 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호를 주고받고, 전원 커넥터(4002)를 통해 전원을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.

컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반하여 전송될 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의될 수 있다.

복수의 메모리 장치들(4221~422n)은 데이터를 저장하도록 구성된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 복수의 메모리 장치들(4221~422n)은 채널들(CH1~CHn)을 통해 컨트롤러(4210)와 통신할 수 있다.

보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.

버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 메모리 장치들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.

도 10은 본 발명의 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.

도 10을 참조하면, 메모리 시스템(Memory System; 70000)은 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(1100), 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.

메모리 장치(1100)는 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다.

컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(7100)는 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(Inter Chip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(60000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.

메모리 시스템(70000)이 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(1200)를 통하여 메모리 장치(1100)와 데이터 통신을 수행할 수 있다.

100: 메모리 장치
Pm: 메인 플러그
Ps: 서브 플러그
SP: 분리 패턴
SLT: 슬릿
SC: 소스 콘택
IS: 슬릿 절연막
BL: 비트 라인
BLC: 비트 라인 콘택
SL: 소스 라인
1S, 2S: 제1 및 제2 소스막
1M, 2M, 3M: 제1, 제2 및 제3 물질막들
1Ps, 2Ps, 3Ps, 4Ps: 제1, 제2, 제3 및 제4 서브 플러그들
SS: 서브 소스막
SSH: 서브 소스막 홀
GP: 에어갭
GF: 갭필막

Claims

순차적으로 적층된 드레인 선택 라인, 워드 라인들, 소스 선택 라인을 포함하는 적층 구조체;
상기 적층 구조체의 수직 방향을 따라서 연장되고, 상부 중앙에 서브 소스막 홀을 포함하는 메인 플러그;
상기 메인 플러그를 수직으로 분리하는 분리 패턴; 및
상기 적층 구조체의 상부에 적층되며, 상기 서브 소스막 홀을 채우는 소스 라인을 포함하는 메모리 장치.
제1항에 있어서,
상기 드레인 선택 라인은 상기 적층 구조체의 하부에 위치하고,
상기 소스 선택 라인은 상기 적층 구조체의 상부에 위치하는 메모리 장치.
제1항에 있어서,
상기 메인 플러그는 상기 적층 구조체에 수직 방향으로 형성되는 블로킹막, 전하 트랩막, 터널 절연막, 채널막, 코어 필라 및 캡핑막을 포함하는 메모리 장치.
제3항에 있어서,
상기 서브 소스막 홀의 저면은 상기 메인 플러그의 상기 코어 필라 및 상기 분리 패턴과 접하는 메모리 장치.
제3항에 있어서,
상기 서브 소스막 홀의 측면은 상기 채널막의 내측면과 접하는 메모리 장치.
제3항에 있어서,
상기 메인 플러그의 상기 블로킹막은 상기 소스 라인에 의해 감싸지는 메모리 장치.
제1항에 있어서,
상기 메인 플러그는 상기 분리 패턴에 의해 제1 및 제2 서브 플러그들로 분리되는 메모리 장치.
제7항에 있어서,
상기 제1 및 제2 서브 플러그들은 상기 분리 패턴을 기준으로 서로 대칭되는 구조를 가지는 메모리 장치.
제1항에 있어서,
상기 분리 패턴은 절연 물질로 형성되는 메모리 장치.
제1항에 있어서,
상기 분리 패턴 내부에 형성되는 에어갭; 및
상기 에어갭을 채우는 갭필막을 더 포함하는 메모리 장치.
제10항에 있어서,
상기 갭필막은 상기 분리 패턴과 동일한 물질로 형성되는 메모리 장치.
제1 소스막 상에 드레인 선택 라인, 워드 라인들 및 소스 선택 라인이 순차적으로 적층된 제1 적층 구조체를 형성하는 단계;
상기 제1 적층 구조체를 식각하여 메인 플러그를 형성하는 단계;
상기 메인 플러그를 분리하는 분리 패턴을 형성하는 단계;
상기 소스 선택 라인이 상부로 위치하고 상기 드레인 선택 라인이 하부로 위치하도록 상기 제1 적층 구조체를 회전시켜 제2 적층 구조체를 형성하는 단계;
상기 제2 적층 구조체 상면에 상기 메인 플러그와 중첩되는 서브 소스막 홀을 형성하는 단계; 및
상기 제2 적층 구조체의 상면에 적층되며 서브 소스막 홀을 채우는 소스 라인을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
제12항에 있어서,
상기 메인 플러그를 형성하는 단계는,
상기 제1 적층 구조체를 식각하여 수직 홀을 형성하는 단계; 및
상기 수직 홀의 내부 측벽을 따라 블로킹막, 전하 트랩막, 터널 절연막, 채널막, 코어 필라 및 캡핑막을 형성하는 단계를 포함하는 메모리 장치의 제조 방법.
제12항에 있어서,
상기 분리 패턴을 형성하는 단계는,
상기 메인 플러그를 분리하는 분리 홀을 형성하는 단계; 및
상기 분리 홀의 내벽을 따라 절연 물질을 적층하는 단계를 포함하는 메모리 장치의 제조 방법.
제12항에 있어서,
상기 분리 패턴 내에 갭필막을 형성하는 단계를 더 포함하는 메모리 장치의 제조 방법.
제15항에 있어서,
상기 갭필막을 형성하는 단계는,
상기 제2 적층 구조체의 제1 소스막을 식각해 에어갭을 노출시키는 단계; 및
제1 소스막이 식각된 제2 적층 구조체의 상면 및 상기 에어갭의 내부를 따라 갭필 물질을 채우는 단계를 포함하는 메모리 장치의 제조 방법.
제16항에 있어서,
상기 갭필 물질은 절연 물질인 메모리 장치의 제조 방법.
제12항에 있어서,
상기 서브 소스막 홀을 형성하는 단계는,
상기 제2 적층 구조체의 제1 소스막을 식각해 상기 메인 플러그의 내부를 노출시키는 단계; 및
노출된 상기 메인 플러그의 내부 및 분리 패턴을 식각하는 단계를 포함하는 메모리 장치의 제조 방법.
제18항에 있어서,
상기 식각 공정은 에치백(etch-back) 공정인 메모리 장치의 제조 방법.
제18항에 있어서,
상기 식각 공정에 의해 상기 메인 플러그의 코어 필라 및 상기 분리 패턴의 일부가 제거되는 메모리 장치의 제조 방법.
제12항에 있어서,
상기 소스 라인은 도전 물질로 형성되는 메모리 장치의 제조 방법.