KR20230007880A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 반도체 메모리 장치는 상기 기판 상에 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하고 상기 게이트 적층체보다 상부로 돌출된 일단부를 가지는 복수의 채널구조들; 및 상기 게이트 적층체 상에 형성된 소스막을 포함하며, 상기 복수의 채널 구조들 각각은 상기 소스막 내로 상기 돌출부가 연장되며, 상기 복수의 채널구조들 각각의 상기 돌출부 단면은 평평하다.

Description

반도체 메모리 장치 및 이의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 수직 채널구조의 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 반도체 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
반도체 메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
본 발명의 실시 예는 수직 채널 구조의 채널막과 소스막을 연결하기 위한 공정 시 패턴 불량을 억제할 수 있는 반도체 메모리 장치 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 기판 상에 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체; 상기 게이트 적층체를 관통하고 상기 게이트 적층체보다 상부로 돌출된 일단부를 가지는 복수의 채널구조들; 및 상기 게이트 적층체 상에 형성된 소스막을 포함하며, 상기 복수의 채널 구조들 각각은 상기 소스막 내로 상기 돌출부가 연장되며, 상기 복수의 채널구조들 각각의 상기 돌출부 단면은 평평하다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법은 제1 기판 상에 메모리 셀 어레이를 형성하되, 상기 메모리 셀 어레이가 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하고 상기 제1 기판 내부로 연장된 단부를 갖는 복수의 채널구조 및 상기 복수의 채널구조와 상기 게이트 적층체 사이로부터 상기 복수의 채널구조의 상기 단부와 상기 제1 기판 사이로 연장된 메모리막을 포함하도록 상기 메모리 셀 어레이를 형성하는 단계; 상기 메모리막이 노출되도록 상기 제1 기판을 제거하는 단계; 상기 메모리막을 포함한 전체 구조 상부에 제1 소스막을 형성하는 단계; 상기 메모리막, 상기 채널구조, 및 상기 제1 소스막이 동일 높이로 노출되도록 식각 공정을 수행하는 단계; 및 상기 메모리막, 상기 채널구조, 및 상기 제1 소스막 상에 제2 소스막을 형성하는 단계를 포함한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조 방법은 제1 기판 상에 메모리 셀 어레이를 형성하되, 상기 메모리 셀 어레이가 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하고 상기 제1 기판 내부로 연장된 단부를 갖는 복수의 채널구조 및 상기 복수의 채널구조와 상기 게이트 적층체 사이로부터 상기 복수의 채널구조의 상기 단부와 상기 제1 기판 사이로 연장된 메모리막을 포함하도록 상기 메모리 셀 어레이를 형성하는 단계; 상기 메모리 셀 어레이에 연결된 비트라인을 형성하는 단계; 상기 메모리막이 노출되도록 상기 제1 기판을 제거하는 단계; 상기 메모리막을 포함한 전체 구조 상부에 제1 소스막을 형성하는 단계; CMP(Chemical Mechanical Planarization) 공정을 수행하여 상기 제1 소스막, 상기 메모리막, 및 상기 복수의 채널구조 각각의 상기 단부를 식각하는 단계; 및 평탄화된 상기 제1 소스막, 상기 메모리막, 및 상기 복수의 채널구조 각각의 상기 단부를 포함하는 전체 구조 상부에 제2 소스막을 형성하는 단계를 포함한다.
본 기술에 따르면, 수직 채널 구조의 채널막과 소스막을 연결하기 위한 공정 시 채널막을 노출시키기 위한 수직 채널 구조의 식각 공정 시 혼(Horn)이 발생되는 것을 방지할 수 있어 반도체 메모리 장치의 패턴 불량을 억제할 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 3은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 4는 도 1의 메모리 셀 어레이를 설명하기 위한 단면도이다.
도 5a 내지 도 5f, 도 6, 도 7, 및 도 8a 내지 8d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(PC: peripheral circuit) 및 메모리 셀 어레이(20)를 포함한다.
주변회로(PC)는 메모리 셀 어레이(20)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(20)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(20)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 제어하도록 구성될 수 있다.
일 실시 예로서, 주변회로(PC)는 전압생성부(Voltage Generator: 31), 로우디코더(Row decoder: 33), 제어회로(Control circuit: 35), 및 페이지 버퍼 그룹(Page Buffer Group: 37)을 포함할 수 있다.
메모리 셀 어레이(20)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 셀 어레이(20)는 워드라인들(WL)을 통해 로우디코더(33)에 연결될 수 있고, 비트라인들(BL)을 통해 페이지 버퍼 그룹(37)에 연결될 수 있다.
제어회로(35)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 전압생성부(31), 로우디코더(33), 및 페이지 버퍼 그룹(37)을 제어할 수 있다.
전압생성부(31)는 제어회로(35)의 제어에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 소거전압, 접지전압, 프로그램 전압, 검증전압, 패스전압, 리드전압 등의 다양한 동작 전압들을 생성할 수 있다.
로우디코더(33)는 제어회로(35)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(37)은 비트라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트라인들(BL)의 전압 또는 전류를 센싱할 수 있다. 페이지 버퍼 그룹(37)은 제어회로(35)의 제어에 응답하여 비트라인들(BL)을 선택할 수 있다.
구조적으로, 메모리 셀 어레이(20)는 주변회로(PC)의 일부에 중첩될 수 있다.
도 2는 도 1의 메모리 셀 어레이를 설명하기 위한 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(20)는 소스 라인(SL) 및 다수의 비트라인들(BL) 사이에 연결된 다수의 셀 스트링들(CS1, CS2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 다수의 워드라인들(WL1 내지 WLn)에 공통으로 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2) 각각은 소스 라인(SL)에 연결된 적어도 하나의 소스 셀렉트 트랜지스터(SST), 비트라인(BL)에 연결된 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결된 다수의 메모리 셀들(MC1 내지 MCn)을 포함할 수 있다.
다수의 메모리 셀들(MC1 내지 MCn)의 게이트들은 서로 이격되어 적층된 다수의 워드라인들(WL1 내지 WLn)에 각각 연결될 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2) 사이에 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 동일레벨에서 서로 이격될 수 있다.
소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 트랜지스터(DST)의 게이트에 대응하는 드레인 셀렉트 라인에 연결될 수 있다.
소스 라인(SL)은 소스 셀렉트 트랜지스터(SST)의 소스에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 드레인은 드레인 셀렉트 트랜지스터(DST)의 드레인에 대응하는 비트라인에 연결될 수 있다.
다수의 셀 스트링들(CS1, CS2)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)에 각각 연결된 스트링 그룹들로 구분될 수 있다. 동일한 워드라인 및 동일한 비트라인에 연결된 셀 스트링들은 서로 다른 드레인 셀렉트 라인들에 의해 독립적으로 제어될 수 있다. 또한, 동일한 드레인 셀렉트 라인에 연결된 셀 스트링들은 서로 다른 비트라인들에 의해 독립적으로 제어될 수 있다.
일 실시 예로서, 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다. 다수의 셀 스트링들(CS1, CS2)은 제1 드레인 셀렉트 라인(DSL1)에 연결된 제1 스트링 그룹의 제1 셀 스트링(CS1) 및 제2 드레인 셀렉트 라인(DSL2)에 연결된 제2 스트링 그룹의 제2 셀 스트링(CS2)을 포함할 수 있다.
도 3은 본 발명의 실시 예들에 따른 반도체 메모리 장치를 개략적으로 나타내는 사시도들이다.
도 3을 참조하면, 반도체 메모리 장치(10)는 기판(SUB) 상에 배치된 주변회로(PC) 및 주변회로(PC)에 중첩된 게이트 적층체들(GST)을 포함할 수 있다.
게이트 적층체들(GST) 각각은 소스 셀렉트 라인(SSL), 다수의 워드라인들(WL1 내지 WLn) 및 분리 구조(DSM)에 의해 동일레벨에서 서로 분리된 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)을 포함할 수 있다.
소스 셀렉트 라인(SSL) 및 다수의 워드라인들(WL1 내지 WLn)은 제1 방향(X) 및 제2 방향(Y)으로 확장되고, 기판(SUB)의 상면에 나란한 평판형으로 형성될 수 있다. 제1 방향(X)은 XYZ좌표계의 X축이 향하는 방향일 수 있고, 제2 방향(Y)은 XYZ좌표계의 Y축이 향하는 방향일 수 있다.
다수의 워드라인들(WL1 내지 WLn)은 제3 방향(Z)으로 서로 이격되어 적층될 수 있다. 제3 방향(Z)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다. 다수의 워드라인들(WL1 내지 WLn)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)과 소스 셀렉트 라인(SSL) 사이에 배치될 수 있다.
게이트 적층체들(GST)은 슬릿(SI)에 의해 서로 분리될 수 있다. 분리 구조(DSM)는 슬릿(SI)보다 제3 방향(Z)으로 짧게 형성되고, 다수의 워드라인들(WL1 내지 WLn)에 중첩될 수 있다.
분리 구조(DSM) 및 슬릿(SI) 각각은 직선형으로 연장되거나, 지그재그형으로 연장되거나, 웨이브 형으로 연장될 수 있다. 분리 구조(DSM) 및 슬릿(SI) 각각의 폭은 디자인 룰에 따라 다양하게 변경될 수 있다.
일 실시 예에 따른 소스 셀렉트 라인(SSL)은 2개 이상의 드레인 셀렉트 라인들(DSL1, DSL2)보다 주변회로(PC)에 더 가깝게 배치될 수 있다.
반도체 메모리 장치(10)는 게이트 적층체들(GST)과 주변회로(PC) 사이에 배치된 소스 라인(SL) 및 소스 라인(SL)보다 주변회로(PC)로부터 더 멀리 이격된 다수의 비트라인들(BL)을 포함할 수 있다. 게이트 적층체들(GST)은 다수의 비트라인들(BL)과 소스 라인(SL) 사이에 배치될 수 있다.
도 4는 도 1의 메모리 셀 어레이를 설명하기 위한 단면도이다.
도 4를 참조하면, 메모리 셀 어레이는 하부 구조물(U)과 상부 구조물(T)이 서로 접착되며, 상부 구조물(T)의 상부에 스트링 배선 구조물(STL_S)이 배치될 수 있다.
상부 구조물(T)은 슬릿(SI)에 의해 분리된 게이트 적층체들(GST), 게이트 적층체들(GST)을 관통하는 채널구조들(CH), 및 채널구조들(CH) 각각의 측벽을 따라 연장된 메모리막(ML), 게이트 적층체(GST) 하부에 배치된 비트라인(41) 및 제1 연결 구조물(C1)을 포함할 수 있다.
게이트 적층체(GST)는 수직방향으로 교대로 적층된 층간절연막들(ILD) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 각각은 텅스텐 및 텅스텐의 표면을 감싸는 티타늄 질화막(TiN)을 포함할 수 있다. 텅스텐은 저저항 금속으로서, 도전패턴들(CP1 내지 CPn)의 저항을 낮출 수 있다. 티타늄 질화막(TiN)은 베리어막으로서, 텅스텐과 층간절연막들(ILD) 사이의 직접적인 접촉을 방지할 수 있다.
도전패턴들(CP1 내지 CPn) 중 비트라인(41)에 인접한 제1 도전패턴(CP1)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 다른 실시 예에서, 비트라인(41)에 인접하고 연이어 적층된 2층 이상의 도전패턴들이 드레인 셀렉트 라인들로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 제1 및 제2 소스막(SL1, SL2)과 인접한 제n 도전패턴(CPn)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 다른 실시 예에서, 제1 및 제2 소스막(SL1, SL2)과 인접하고 연이어 적층된 2층 이상의 도전패턴들이 소스 셀렉트 라인들로 이용될 수 있다. 수직방향으로 서로 이웃하며 드레인 셀렉트 라인과 소스 셀렉트 라인 사이에 배치된 도전패턴들(예를 들어, CP2 내지 CPn-1)은 도 2를 참조하여 상술한 워드라인들(WL1~WLn)로 이용될 수 있다.
채널구조(CH)는 게이트 적층체(GST)를 수직 방향으로 관통할 수 있으며, 채널구조(CH)의 일단부는 게이트 적층체(GST)보다 돌출되도록 형성될 수 있다. 채널구조(CH)는 중공형(hollow type)으로 형성될 수 있다. 채널구조(CH)는 중심 영역을 채우는 코어 절연막(11), 코어 절연막(11)의 하단부에 위치한 도프트 반도체막(13), 및 코어 절연막(11)과 도프트 반도체막(13)의 표면을 감싸는 채널막(15)을 포함할 수 있다. 채널막(15)은 그에 대응하는 셀 스트링의 채널영역으로 이용된다. 채널막(15)은 반도체물질로 형성될 수 있다. 일 실시 예로서, 채널막(15)은 실리콘막을 포함할 수 있다. 채널구조(CH)는 게이트 적층체(GST)의 최상부에 배치된 층간절연막(ILD)보다 돌출되도록 형성될 수 있다. 돌출된 채널구조(CH)의 단부, 즉 코어 절연막(11) 및 채널막(15)은 제1 소스막(SL1)을 관통하여 제2 소스막(SL2)에 직접적으로 연결되도록 형성될 수 있다. 게이트 적층체(GST)보다 돌출된 코어 절연막(11) 및 채널막(15)은 동일한 높이를 가질 수 있다.
메모리막(ML)은 채널구조(CH)의 표면을 감싸도록 형성될 수 있다. 메모리막(ML)은 채널구조(CH)의 채널막(15)을 감싸는 터널 절연막(TI), 터널 절연막(TI)을 감싸는 데이터 저장막(DS), 데이터 저장막(DS)을 감싸는블로킹 절연막(BI)을 포함할 수 있다. 메모리막(ML)은 채널구조(CH)와 수직방향으로 동일한 길이로 형성될 수 있다. 메모리막(ML)은 게이트 적층체(GST)의 최상부에 배치된 층간절연막(ILD)보다 돌출되도록 형성될 수 있다. 돌출된 메모리막(ML)의 단부는 제1 소스막(SL1)을 관통하여 제2 소스막(SL2)에 직접적으로 맞닿도록 형성될 수 있다. 게이트 적층체(GST)보다 돌출된 코어 절연막(11), 채널막(15), 및 메모리막(ML)은 동일한 높이를 가질 수 있다. 즉, 게이트 적층체(GST)보다 돌출된 코어 절연막(11), 채널막(15), 및 메모리막(ML)은 평평한 단부를 가질 수 있다. 메모리막(ML)은 채널구조(CH)에 포함된 구성 요소로 정의될 수 있다.
게이트 적층체(GST)의 하부에는 비트라인(41)이 배치될 수 있다. 비트라인(41)은 복수의 절연막들(21, 25, 27)을 관통하는 콘택 플러그들(27)을 통해 채널구조(CH)와 연결될 수 있다. 비트라인(41)은 제1 절연구조(51) 및 제2 절연구조(81)에 의해 기판(SUB)으로부터 이격될 수 있다.
제1 연결 구조물(1st_CS)은 제1 절연구조(51)과 제1 절연구조(51) 내부에 형성된 제1 연결구조들(C1)을 포함할 수 있다, 제1 연결구조들(C1)은 다양한 도전성패턴들(63, 65, 67)을 포함할 수 있다. 제1 절연구조(51)는 비트라인(41)과 제2 절연구조(81) 사이에 적층된 2 이상의 절연막들(51A 내지 51D)을 포함할 수 있다.
하부 구조물(U)은 기판(SUB) 상에 형성된 복수의 트랜지스터들(TR)을 포함하는 CMOS 회로 구조물(CMOS), CMOS 회로 구조물(CMOS) 상에 형성된 제2 연결 구조물(2nd_CS)을 포함할 수 있다.
제2 연결 구조물(2nd_CS)은 기판(SUB) 상에 형성된 제2 절연 구조(81) 및 제2 절연 구조(81) 내부에 형성된 제2 연결 구조들(C2)을 포함할 수 있다. 제2 연결구조들(C2) 각각은 제2 절연구조(81) 내부에 매립된 다양한 도전성패턴들(83, 85, 87, 89, 91)을 포함할 수 있다. 제2 절연 구조(81)는 순차적으로 적층된 2 이상의 절연막들(81A 내지 81D)을 포함할 수 있다.
상부 구조물(T)과 하부 구조물(U)은 본딩 공정에 의해 서로 접착된 구조를 가질 수 있다. 예를 들어 상부 구조물(T)의 제1 연결 구조물(1nd_CS)의 노출된 도전성패턴들(67)과 하부 구조물(U)의 제2 연결 구조물(2nd_CS)이 노출된 도전성패턴들(91)이 서로 마주하여 배치되고 서로 접착될 수 있다. 도전성패턴들(67) 및 도전성패턴들(91)은 본딩 금속으로 정의될 수 있다.
상부 구조물(T) 상에는 스트링 배선 구조물(STL_S)이 배치될 수 있다. 스트링 배선 구조물(STL_S)은 게이트 적층체(GST) 상부에 배치되며, 게이트 적층체(GST)보다 돌출된 채널구조CH)와 접촉되는 제 및 제2 소스막(SL1, SL2), 제2 소스막(SL2) 상부에 배치된 절연막(93) 및 상부 배선(99), 절연막(93)을 관통하여 제2 소스막(SL2)과 상부 배선(99)을 연결하기 위한 적어도 하나 이상의 콘택 플러그(CT)를 포함하여 구성될 수 있다.
콘택 플러그(CT)는 콘택 도전막(95) 및 콘택 도전막의 측벽을 감싸는 확산 방지막(97)을 포함할 수 있다. 콘택 플러그들(CT) 각각은 하나의 도전막(93)과 하나의 상부 배선(99)을 전기적으로 연결한다.
제1 및 제2 소스막(SL1, SL2), 콘택 플러그(CT) 및 상부 배선(99)는 도 2의 소스 라인(SL)으로 이용될 수 있다.
도 5a 내지 도 5f, 도 6, 도 7, 및 도 8a 내지 8d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5f는 제1 기판 상에 메모리 셀 어레이, 제1 배선 어레이 및 제1 연결 구조들을 형성하는 단계를 설명하기 위한 단면도들이다.
도 5a를 참조하면, 제1 기판(101) 상에 제1 물질막들(111) 및 제2 물질막들(113)을 한층씩 교대로 적층할 수 있다.
제1 기판(101)은 제1 물질막들(111) 및 제2 물질막들(113)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 기판(101)은 실리콘을 포함할 수 있다.
일 실시 예로서, 제1 물질막들(111)은 도 4를 참조하여 상술한 층간절연막들(ILD)을 위한 절연물일 수 있다. 제2 물질막들(113)은 제1 물질막들(111)과 다른 식각률을 갖는 물질일 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화물을 포함하고, 제2 물질막들(113)은 실리콘 질화물을 포함할 수 있다. 이하의 도면은, 제1 물질막들(111)이 절연물로 형성되고, 제2 물질막들(113)이 희생막들로 형성된 실시 예를 나타내나, 본 발명은 이에 제한되지 않는다. 제1 물질막들(111) 및 제2 물질막들(113)의 물성은 다양하게 변경될 수 있다. 예를 들어, 제1 물질막들(111)은 도 4를 참조하여 상술한 층간절연막들(ILD)을 위한 절연물일 수 있고, 제2 물질막들(113)은 도 4를 참조하여 상술한 도전패턴들(CP1 내지 CPn)을 위한 도전물일 수 있다.
도 5b를 참조하면, 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조 상에 제1 개구부(125)를 포함하는 제1 마스크 패턴(121)을 형성할 수 있다. 이 후, 제1 마스크 패턴(121)의 제1 개구부(125)를 통해 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 채널홀(115)들을 형성할 수 있다. 채널홀(115)들은 제1 기판(101)의 일부 깊이까지 내부로 연장될 수 있다. 채널홀(115)들을 형성하는데 이용되는 식각물질에 따라, 채널홀(115)들은 다양한 형태로 형성될 수 있다.
일 실시 예로서, 채널홀(115)들은 제1 식각물질을 이용하여 형성될 수 있다. 제1 식각물질에 대한 제1 물질막들(111) 및 제2 물질막들(113)의 식각속도가 제1 식각물질에 대한 제1 기판(101)의 식각속도에 비해 빠를 수 있다. 그 결과, 제1 기판(101) 내부로 연장된 채널홀(115)들 단부의 폭은 제1 물질막들(111) 및 제2 물질막들(113)을 관통하는 채널홀(115)의 폭보다 좁게 형성될 수 있다.
도 5c를 참조하면, 채널홀(115)들 내부에 메모리막(137) 및 채널구조(147)를 형성할 수 있다. 채널구조(147)의 측벽 및 제1 기판(101) 내부로 연장된 채널구조(147)의 단부는 메모리막(137)으로 둘러싸일 수 있다.
메모리막(137)을 형성하는 단계는 채널홀(115)들의 표면상에 블로킹 절연막(135), 데이터 저장막(133), 및 터널 절연막(131)을 순차로 적층하는 단계를 포함할 수 있다. 블로킹 절연막(135), 데이터 저장막(133), 및 터널 절연막(131)은 도 4를 참조하여 상술한 블로킹 절연막(BI), 데이터 저장막(DS), 및 터널 절연막(TI)과 동일한 물질들을 포함할 수 있다. 메모리막(137)은 라이너 형태로 형성될 수 있고, 메모리막(137)에 의해 채널홀(115)들의 중심영역이 정의될 수 있다.
이 후, 메모리막(137)의 표면 상에 채널막(141)을 형성하여 채널구조(147)를 형성할 수 있다. 채널막(141)은 채널영역으로 이용되는 반도체막을 포함할 수 있다. 예를 들어, 채널막(141)은 실리콘을 포함할 수 있다.
일 실시 예로서, 채널막(141)은 라이너 형태로 형성될 수 있으며, 채널홀(115)들의 중심영역은 채널막(141)으로 채워지지 않는 부분을 포함할 수 있다. 채널막(141)이 라이너 형태로 형성된 경우, 채널구조(147)를 형성하는 단계는 채널막(141) 상에 채널홀(115)들의 중심영역을 코어절연막(143)으로 채우는 단계, 코어절연막(143)의 일부를 식각하여 채널홀(115)들의 중심영역 일부에 리세스 영역을 정의하는 단계, 및 리세스 영역을 도프트반도체막(145)으로 채우는 단계를 포함할 수 있다. 코어절연막(143)은 산화물을 포함할 수 있고, 도프트반도체막(145)은 도전형 도펀트를 포함할 수 있다. 도전형 도펀트는 정션을 위한 n형 도펀트를 포함할 수 있다. 도전형 도펀트는 카운터 도핑된 p형 도펀트를 포함할 수 있다.
다른 실시 예로서, 채널막(141)은 채널홀(115)들의 중심영역을 채우도록 형성되고, 코어절연막(143) 및 도프트반도체막(145)은 생략될 수 있다. 코어절연막(143) 및 도프트반도체막(145)이 생략된 경우, 채널구조(147)를 형성하는 단계는 채널막(141)의 내부에 상기 도전형 도펀트를 도핑하는 단계를 더 포함할 수 있다.
도 5d를 참조하면, 도 5c에 도시된 제1 마스크 패턴(121)을 제거한 후 제1 절연막(151)을 형성할 수 있다.
이어서, 슬릿(153)을 형성할 수 있다. 슬릿(153)은 제1 절연막(151)을 관통하고, 제1 물질막들(111) 및 제2 물질막들(113)의 적층구조를 관통할 수 있다. 슬릿(153)은 도 4에 도시된 슬릿(SI)에 대응될 수 있다. 이어서, 슬릿(153)을 통해 노출되는 제2 물질막들(113)을 선택적으로 제거함으로써 수평공간들(155)이 정의될 수 있다. 수평공간들(155)은 수직방향으로 이웃한 제1 물질막들(111) 사이에 정의될 수 있다.
도 5e를 참조하면, 슬릿(153)을 통해 도 5d에 도시된 수평공간들(155)을 제3 물질막들(157)로 각각 채운다. 제3 물질막들(157)은 도 4를 참조하여 상술한 도전패턴들(CP1 내지 CPn)일 수 있다. 제3 물질막들(157)은 채널구조(147) 및 메모리막(137)을 감싸도록 수평공간들(155)을 채울 수 있다.
상술한 바와 같이, 희생막들로서의 제2 물질막들(113)을 도전패턴들로서의 제3 물질막들(157)로 교체함으로써 제1 기판(101) 상에 게이트 적층체(150)가 형성될 수 있다. 게이트 적층체(150)는 층간절연막들로서의 제1 물질막들(111) 및 도전패턴들로서의 제3 물질막들(157)이 교대로 적층된 구조를 포함할 수 있다. 게이트 적층체(150)는 채널구조(147)에 의해 관통될 수 있고, 채널구조(147)는 제1 기판(101)의 내부로 연장될 수 있다. 메모리막(137)은 채널구조(147)와 게이트 적층체(150) 사이로부터 채널구조(147)의 단부와 제1 기판(101) 사이로 연장될 수 있다.
도 5a 내지 도 5e를 참조하여 상술한 공정들에 의해 도 3을 참조하여 상술한 다수의 셀 스트링들(CS1, CS2)을 포함하는 메모리 블록이 제1 기판(101) 상에 형성될 수 있다. 셀 스트링들 각각은 도 3을 참조하여 상술한 바와 같이, 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 및 메모리 셀들(MC1~MCn)을 포함할 수 있다. 도 3을 참조하여 상술한 드레인 셀렉트 트랜지스터(DST), 및 메모리 셀들(MC1~MCn)은 도 5e에 도시된 채널구조(147)와 도전패턴들로서의 제3 물질막들(157)의 교차부들에 정의될 수 있고, 채널구조(147)에 의해 직렬로 연결될 수 있다.
이어서, 게이트 적층체(150)의 측벽을 덮는 측벽절연막(161)을 형성할 수 있다. 이 후, 슬릿(153) 내부를 채우고, 측벽절연막(161) 및 제1 절연막(151)을 덮도록 연장된 제2 절연막(163)을 형성할 수 있다.
도 5f를 참조하면, 제2 절연막(163) 상에 제3 절연막(171)을 형성할 수 있다. 이어서, 제3 절연막(171)을 관통하거나, 제3 절연막(171) 및 제2 절연막(163)을 관통하는 콘택 플러그(173)들을 형성할 수 있다. 콘택 플러그(173)들은 채널구조(147)에 접촉되도록 연장될 수 있다.
이어서, 제1 배선 어레이(175)를 형성할 수 있다. 제1 배선 어레이(175)는 콘택 플러그(173)에 연결된 비트라인일 수 있다. 이 후, 제1 배선 어레이(175)를 덮는 제1 절연구조(181)를 형성할 수 있다. 제1 절연구조(181)는 2이상의 절연막들(181A 내지 181D)을 포함할 수 있다. 제1 절연구조(181) 내부에는 제1 연결 구조들(185, 189, 191, 193)이 매립될 수 있으며, 제1 연결 구조들(185, 189, 191, 193)은 콘택 플러그들(미도시)을 통해 전기적으로 연결될 수 있다.
제1 연결 구조들(185, 189, 191, 193)은 제1 절연구조(181) 외부로 노출된 표면을 갖는 제1 본딩금속(193)을 포함할 수 있다.
도 6은 제2 기판 상에 CMOS 회로 및 제2 연결 구조들을 형성하는 단계를 설명하기 위한 단면도이다.
도 6을 참조하면, 제2 기판(201) 상에 CMOS(complementary metal oxide semiconductor) 회로를 구성하는 다수의 트랜지스터들(200)을 형성하는 단계를 포함할 수 있다.
제2 기판(201)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
트랜지스터들(200) 각각은 소자 분리막(isolation layer; 203)에 의해 구획된 제2 기판(201)의 활성영역에 형성될 수 있다. 트랜지스터들(200) 각각은 그에 대응하는 활성영역 상에 적층된 게이트 절연막(207) 및 게이트 전극(209)과, 게이트 전극(209) 양측의 활성영역 내에 형성된 정션들(205a, 205b)을 포함할 수 있다. 정션들(205a, 205b)은 그에 대응하는 트랜지스터를 구현하기 위한 도전형 도펀트를 포함할 수 있다. 정션들(205a, 205b)은 n형 도펀트 또는 p형 도펀트 중 적어도 어느 하나를 포함할 수 있다.
다수의 트랜지스터들(200)을 형성한 후, CMOS 회로를 구성하는 트랜지스터들(200)에 연결된 제2 연결구조들(220)과, 제2 연결구조들(220) 및 트랜지스터들(200)을 덮는 제2 절연구조(211)를 형성할 수 있다.
제2 절연구조(211)는 2이상의 절연막들(211A 내지 211D)을 포함할 수 있다. 제2 절연구조(211) 내부에 제2 연결구조들(220)이 매립될 수 있다. 제2 연결구조들(220) 각각은 다수의 도전패턴들(213, 215, 217, 219, 221, 223)을 포함할 수 있다. 제2 절연구조(211)과 제2 연결구조들(220)은 도면에 도시된 예로 제한되지 않고 다양하게 변경될 수 있다.
제2 연결구조들(220) 각각에 포함된 도전패턴들(213, 215, 217, 219, 221, 223)은 제2 절연구조(211) 외부로 노출된 표면을 갖는 제2 본딩금속(223)을 포함할 수 있다.
도 7은 제1 연결구조들 및 제2 연결구조들을 서로 접착하는 단계를 설명하기 위한 단면도이다.
도 7을 참조하면, 제1 기판(101) 상의 제1 본딩금속(193)과 제2 기판(201) 상의 제2 본딩금속(223)이 서로 접촉될 수 있도록 제1 기판(101)과 제2 기판(201)을 정렬시킨다. 제1 본딩금속(193) 및 제2 본딩금속(223)은 다양한 금속을 포함할 수 있으며, 예를 들어 구리를 포함할 수 있다.
이 후, 제1 본딩금속(193)과 제2 본딩금속(223)을 서로 접착시킨다. 이를 위해, 제1 본딩금속(193)과 제2 본딩금속(223)에 열을 가한 후, 제1 본딩금속(193)과 제2 본딩금속(223)을 경화시킬 수 있다. 본 발명은 이에 제한되지 않으며, 제1 본딩금속(193)과 제2 본딩금속(223)을 연결하기 위한 다양한 공정들을 도입할 수 있다.
도 8a 내지 8d는 게이트 적층체(150) 상에 복수의 셀 스트링들과 연결되는 스트링 배선을 형성하는 단계를 설명하기 위한 단면도이다.
도 8a를 참조하면, 도 7에 도시된 제1 기판(101)을 제거할 수 있다. 제1 기판(101)의 제거시, 메모리막(137)이 식각 정지막 역할을 할 수 있다. 이에 따라, 게이트 적층체(150)보다 돌출된 채널막(141)이 메모리막(137)에 의해 보호될 수 있다.
이 후, 이온 주입 공정을 수행하여 소스 셀렉트 트랜지스터의 채널로 활용되는 채널막(141) 내에 보론(Boron)을 주입할 수 있다. 이로 인하여 소스 셀렉트 트랜지스터의 문턱 전압을 조절할 수 있다.
도 8b를 참조하면, 게이트 적층체(150)보다 돌출된 메모리막(137)을 덮도록 게이트 적층체(150) 상에 제1 소스막(301)을 형성한다. 제1 소스막(301)은 N형 불순물이 도핑된 폴리 실리콘막으로 형성될 수 있다.
이 후, 코어 절연막(143)이 노출되도록 식각 공정을 수행한다. 식각 공정은 CMP(Chemical Mechanical Planarization) 공정을 이용하여 수행하는 것이 바람직하다. 코어 절연막(143)을 노출시키기 위한 식각 공정 시 메모리막(137)의 단부가 균일한 높이를 갖도록 식각될 수 있다. CMP 공정을 이용한 식각 공정 결과, 제1 소스막(301), 메모리막(137), 채널막(141) 및 코어 절연막(143)의 상부 표면은 균일한 높이를 가질 수 있다.
도 8c를 참조하면, 제1 소스막(301), 메모리막(137), 채널막(141) 및 코어 절연막(143)의 상부에 제2 소스막(302)을 형성한다. 제2 소스막(302)은 N형 불순물이 도핑된 폴리 실리콘막으로 형성될 수 있다. 제2 소스막(302)은 채널막(141)과 직접적으로 접촉하여 연결될 수 있다.
이 후, 제1 및 제2 소스막(301, 302) 내의 불순물이 채널막(141) 내로 확산되도록 열처리 공정을 수행한다. 열처리 공정은 레이저를 이용한 열처리 공정을 이용할 수 있다. 레이저를 이용한 열처리 공정으로 제2 소스막(302)과 채널막(141)이 접촉하는 영역을 국부적으로 열처리할 수 있다.
도 8d를 참조하면, 제2 소스막(302)을 덮는 층간 절연막(305)을 형성한다. 이 후 층간 절연막(305)를 관통하는 적어도 하나 이상의 콘택 플러그(315)를 형성한다. 콘택 플러그(315)는 제2 소스막(302)과 접촉될 수 있다. 콘택 플러그(315)는 콘택홀의 측벽에 형성되는 확산 방지막(311) 및 콘택홀을 채우는 콘택 도전막(313)을 포함할 수 있다.
이 후, 층간 절연막(305) 상에 콘택 플러그(315)와 연결되는 상부 배선(317)이 형성된다. 제1 소스막(301), 제2 소스막(302), 콘택 플러그(315), 및 상부 배선(317)은 도 2의 소스 라인(SL)으로 정의될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
반도체 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 반도체 메모리 장치(1120)는 도 1 내지 도 4를 참조하여 설명한 반도체 메모리 장치일 수 있다.
메모리 컨트롤러(1110)는 반도체 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 반도체 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(Multi Media Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
10 : 반도체 메모리 장치 PC : 주변 회로
20 : 메모리 셀 어레이 31 :전압생성부
33 : 로우디코더 35 : 제어회로
37 : 페이지 버퍼 그룹
CP1 내지 CPn: 도전패턴 GST, 150 : 게이트 적층체
41: 비트라인 CH, 147 : 채널구조
ML, 137 : 메모리막 115 : 채널홀
TR, 200: CMOS 회로의 트랜지스터 SUB : 기판
51, 81: 절연구조 C1, C2 : 제1 및 제2 연결구조
SI, 153: 슬릿 SL1, SL2 : 제1 및 제2 소스막
CT : 콘택 플러그 99 : 상부 배선

Claims (20)

  1. 기판 상에 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체;
    상기 게이트 적층체를 관통하고 상기 게이트 적층체보다 상부로 돌출된 일단부를 가지는 복수의 채널구조들; 및
    상기 게이트 적층체 상에 형성된 소스막을 포함하며,
    상기 복수의 채널 구조들 각각은 상기 소스막 내로 상기 돌출부가 연장되며,
    상기 복수의 채널구조들 각각의 상기 돌출부 단면은 평평한 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 복수의 채널 구조들 각각은 수직 방향으로 연장된 코어 절연막;
    상기 코어 절연막의 측벽을 감싸는 채널막; 및
    상기 채널막의 측벽을 감싸는 메모리막을 포함하며,
    상기 코어 절연막의 상부 단부, 상기 채널막의 상부 단부, 상기 메모리막의 상부 단부 높이는 서로 동일한 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 채널막의 상기 상부 단부는 상기 소스막과 직접적으로 접촉하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 소스막은 상기 게이트 적층체 상부에 순차적으로 적층된 제1 소스막 및 제2 소스막을 포함하며,
    상기 복수의 채널구조들 각각의 상기 돌출부는 상기 제1 소스막을 관통하여 상기 제2 소스막과 접촉하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 채널막의 상기 상부 단부는 상기 제2 소스막과 접촉하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제1 소스막, 상기 코어 절연막, 상기 채널막, 상기 메모리막의 상부 표면 높이는 서로 동일한 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 소스막 상부에 배치된 상부 배선을 더 포함하는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 채널 구조들 각각의 하부 단부에 접속되고, 상기 기판과 상기 게이트 적층체 사이에 배치된 비트라인을 더 초함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비트라인의 하부층에 배치된 도전성 연결 배선들;
    상기 도전성 연결 배선들을 감싸는 절연구조; 및
    상기 절연구조를 관통하여 상기 도전성 연결 배선들을 상기 CMOS 회로에 연결하는 도전성 연결구조들을 더 포함하는 반도체 메모리 장치.
  10. 제1 기판 상에 메모리 셀 어레이를 형성하되, 상기 메모리 셀 어레이가 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하고 상기 제1 기판 내부로 연장된 단부를 갖는 복수의 채널구조 및 상기 복수의 채널구조와 상기 게이트 적층체 사이로부터 상기 복수의 채널구조의 상기 단부와 상기 제1 기판 사이로 연장된 메모리막을 포함하도록 상기 메모리 셀 어레이를 형성하는 단계;
    상기 메모리막이 노출되도록 상기 제1 기판을 제거하는 단계;
    상기 메모리막을 포함한 전체 구조 상부에 제1 소스막을 형성하는 단계;
    상기 메모리막, 상기 채널구조, 및 상기 제1 소스막이 동일 높이로 노출되도록 식각 공정을 수행하는 단계; 및
    상기 메모리막, 상기 채널구조, 및 상기 제1 소스막 상에 제2 소스막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 식각 공정은 CMP(Chemical Mechanical Planarization) 공정을 이용하여 수행하는 반도체 메모리 장치의 제조 방법.
  12. 제 10 항에 있어서,
    상기 제1 소스막을 형성하기 이전에 이온주입 공정을 수행하여 상기 채널구조에 불순물을 주입하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제2 소스막을 형성한 후 열처리 공정을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 열처리 공정은 레어저를 이용하여 상기 제2 소스막과 상기 채널막이 맞닿는 영역에 국부적으로 열을 인가하는 반도체 메모리 장치의 제조 방법.
  15. 제1 기판 상에 메모리 셀 어레이를 형성하되, 상기 메모리 셀 어레이가 수직방향으로 교대로 적층된 층간절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하고 상기 제1 기판 내부로 연장된 단부를 갖는 복수의 채널구조 및 상기 복수의 채널구조와 상기 게이트 적층체 사이로부터 상기 복수의 채널구조의 상기 단부와 상기 제1 기판 사이로 연장된 메모리막을 포함하도록 상기 메모리 셀 어레이를 형성하는 단계;
    상기 메모리 셀 어레이에 연결된 비트라인을 형성하는 단계;
    상기 메모리막이 노출되도록 상기 제1 기판을 제거하는 단계;
    상기 메모리막을 포함한 전체 구조 상부에 제1 소스막을 형성하는 단계;
    CMP(Chemical Mechanical Planarization) 공정을 수행하여 상기 제1 소스막, 상기 메모리막, 및 상기 복수의 채널구조 각각의 상기 단부를 식각하는 단계; 및
    평탄화된 상기 제1 소스막, 상기 메모리막, 및 상기 복수의 채널구조 각각의 상기 단부를 포함하는 전체 구조 상부에 제2 소스막을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2 소스막 상에 절연막을 형성하는 단계;
    상기 절연막을 관통하여 상기 제2 소스막과 연결되는 콘택을 형성하는 단계;
    상기 절연막 상에 상기 콘택과 연결되는 상부 배선을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제1 소스막을 형성하기 이전에 이온주입 공정을 수행하여 상기 채널구조에 불순물을 주입하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  18. 제 15 항에 있어서,
    상기 제2 소스막을 형성한 후 열처리 공정을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 열처리 공정은 레어저를 이용하여 상기 제2 소스막과 상기 채널막이 맞닿는 영역에 국부적으로 열을 인가하는 반도체 메모리 장치의 제조 방법.
  20. 제 15 항에 있어서,
    상기 제1 기판을 제거하기 전,
    상기 비트라인 상에 도전성의 제1 연결구조를 형성하는 단계;
    제2 기판 상에 CMOS(complementary metal oxide semiconductor) 회로를 형성하는 단계;
    상기 CMOS 회로에 연결된 도전성의 제2 연결구조를 상기 제2 기판 상에 형성하는 단계; 및
    상기 제1 연결구조 및 상기 제2 연결구조가 서로 연결되도록 상기 제1 연결구조의 제1 본딩금속과 상기 제2 연결구조의 제2 본딩금속을 서로 접착시키는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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