KR20210092090A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 반도체 메모리 장치 및 그 제조방법을 포함하고, 상기 반도체 메모리 장치는 제1 채널구조 및 제2 채널구조를 감싸는 셀 적층체의 제1 영역에 중첩되고 상기 제1 채널구조를 감싸는 제1 소스 셀렉트 라인, 및 상기 셀 적층체의 제2 영역에 중첩되고 상기 제2 채널구조를 감싸는 제2 소스 셀렉트 라인을 포함하고, 상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인 각각이 상기 셀 적층체에 중첩된 제1 셀렉트 게이트막, 상기 제1 셀렉트 게이트막과 상기 셀 적층체 사이에 배치된 제2 셀렉트 게이트막, 및 상기 제1 셀렉트 게이트막과 상기 제2 셀렉트 게이트막 사이에 배치된 제3 셀렉트 게이트막을 갖는다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치를 구현할 수 있도록, 메모리 셀들은 3차원으로 배열될 수 있다. 메모리 셀들은 다수의 셀 스트링들을 구성할 수 있다. 셀 스트링들은 워드라인들 및 셀렉트 라인들에 연결될 수 있다.
본 발명의 실시 예는 제조공정의 난이도를 낮출 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 제1 방향으로 연장된 제1 채널구조 및 제2 채널구조, 상기 제1 방향으로 교대로 배치되고 상기 제1 채널구조 및 상기 제2 채널구조를 감싸도록 연장된 층간 절연막 및 워드라인을 포함하는 셀 적층체, 상기 셀 적층체의 제1 영역에 중첩되고 상기 제1 채널구조를 감싸는 제1 소스 셀렉트 라인, 및 상기 셀 적층체의 제2 영역에 중첩되고 상기 제2 채널구조를 감싸는 제2 소스 셀렉트 라인을 포함할 수 있다. 상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인 각각은, 상기 셀 적층체에 중첩된 제1 셀렉트 게이트막, 상기 제1 셀렉트 게이트막과 상기 셀 적층체 사이에 배치된 제2 셀렉트 게이트막, 및 상기 제1 셀렉트 게이트막과 상기 제2 셀렉트 게이트막 사이에 배치된 제3 셀렉트 게이트막을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 제1 기판에 마주하는 바닥면을 갖는 제1 셀렉트 게이트막을 형성하는 단계, 상기 제1 셀렉트 게이트막에 중첩된 제2 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 적층체를 형성하는 단계, 상기 제1 기판을 제거하는 단계, 및 상기 제1 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막을 관통하는 슬릿이 형성되도록 상기 제1 셀렉트 게이트막의 상기 바닥면으로부터 상기 제1 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막을 식각하는 단계를 포함할 수 있다.
본 기술은 셀렉트 게이트막을 관통하는 슬릿을 통해 셀렉트 게이트막을 소스 셀렉트 라인들로 분리할 수 있다.
본 기술은 상기 슬릿을 형성함에 있어서, 기판을 제거하여 셀렉트 게이트막의 바닥면으로부터 식각 공정을 진행함으로써 소스 셀렉트 라인들의 분리 공정에 대한 난이도를 낮출 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 도 2에 도시된 메모리 셀 어레이의 일 실시 예를 나타내는 사시도이다.
도 4a 및 도 4b는 게이트 적층체들을 나타내는 평면도들이다.
도 5a는 도 4a 및 도 4b 각각에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면을 나타내고, 도 5b는 도 4a 및 도 4b 각각에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다.
도 6은 도 5a에 도시된 X영역에 대한 확대도이다.
도 7a 내지 도 7c는 메모리 셀 어레이에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 및 도 16c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 주변회로(10), 인터커넥션 어레이(20), 및 메모리 셀 어레이(30)를 포함할 수 있다.
주변회로(10)는 메모리 셀 어레이(30)의 동작을 제어하기 위한 로우디코더, 컬럼디코더, 센스 앰프, 제어회로, 페이지 버퍼회로 등을 포함할 수 있다. 도면은 메모리 셀 어레이(30)에 중첩된 주변회로(10)의 일부 영역만을 나타내고 있으나, 주변회로(10)는 메모리 셀 어레이(30)에 중첩되지 않은 다른 영역을 포함할 수 있다.
메모리 셀 어레이(30)는 공통소스라인과 비트라인에 연결된 다수의 셀 스트링들을 포함할 수 있다.
인터커넥션 어레이(20)는 메모리 셀 어레이(30)에 연결된 제1 인터커넥션 구조들 및 주변회로(10)에 연결된 제2 인터커넥션 구조들을 포함할 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이(30)를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(30)는 공통소스라인(CSL) 및 비트라인(BL)에 연결된 셀 스트링(CS)을 포함할 수 있다.
셀 스트링(CS)은 직렬로 연결된 다수의 메모리 셀들(MC), 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터들(DSTa, DSTb)을 포함할 수 있다. 소스 셀렉트 트랜지스터(SST)는 그에 대응하는 셀 스트링(CS)과 공통 소스라인(CSL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터들(DSTa, DSTb)은 그에 대응하는 셀 스트링(CS)과 그에 대응하는 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다. 셀 스트링(CS)은 하나의 드레인 셀렉트 트랜지스터 또는 직렬로 연결된 2개 이상의 드레인 셀렉트 트랜지스터들을 포함할 수 있다. 예시적으로, 도 2는 셀 스트링(CS)이 직렬로 연결된 하부 드레인 셀렉트 트랜지스터(DSTa) 및 상부 드레인 셀렉트 트랜지스터(DSTb)를 포함하는 경우를 나타낸다.
셀 스트링(CS)은 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSLa, DSLb)에 연결될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터(SST)의 게이트 전극에 연결되고, 워드라인들(WL)은 메모리 셀들(MC)의 게이트 전극들에 각각 연결될 수 있다. 드레인 셀렉트 라인들(DSLa, DSLb)은 셀 스트링(CS)에 포함된 드레인 셀렉트 트랜지스터들(DSTa, DSTb)의 게이트 전극들에 각각 연결될 수 있다.
인식의 편의를 위해, 도 2는 공통소스라인(CSL)에 연결된 하나의 셀 스트링(CS)을 나타내고 있으나, 공통소스라인(CSL)에 다수의 행들 및 다수의 열들의 셀 스트링들이 병렬로 연결될 수 있다.
이하, 제1, 제2 등의 용어는 하나의 구성 요소를 다른 구성 요소로부터 구별하기 위해 사용된다.
도 3은 도 2에 도시된 메모리 셀 어레이(30)의 일 실시 예를 나타내는 사시도이다. 이하, 제1 방향(D1)을 워드라인들(WL)이 적층된 방향으로 정의하고, 제2 방향(D2)은 비트라인들(BL)의 연장방향으로 정의하고, 제3 방향(D3)은 비트라인들(BL)에 교차하는 방향으로 정의한다.
메모리 셀 어레이(30)는 비트라인들(BL), 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLa3, DSLb1, DSLb2, DSLb3), 워드라인들(WL), 소스 셀렉트 라인들(SSL1, SSL2), 및 공통소스라인(CSL)을 포함할 수 있다.
비트라인들(BL)은 제1 방향(D1)으로 서로 이격되어 배열되고, 제2 방향(D2)으로 연장될 수 있다. 비트라인들(BL) 각각은 콘택 플러그들(CT)에 연결될 수 있다. 콘택 플러그들(CT)은 도 4a에 도시된 채널구조들(CH1 내지 CH4))과 비트라인들(BL)을 전기적으로 연결할 수 있다.
공통소스라인(CSL)은 비트라인들(BL)에 중첩되도록 제2 방향(D2) 및 제3 방향(D3)으로 확장될 수 있다.
워드라인들(WL)은 비트라인들(BL)과 공통소스라인(CSL) 사이에 배치되고, 제1 방향(D1)으로 서로 이격되어 적층될 수 있다. 워드라인들(WL) 각각은 비트라인들(BL)에 중첩되도록 제2 방향(D2) 및 제3 방향(D3)으로 확장될 수 있다.
드레인 셀렉트 라인들(DSLa1, DSLa2, DSLa3, DSLb1, DSLb2, DSLb3)은 워드라인들(WL)과 비트라인들(BL) 사이에 적층된 하부 그룹(DSLa1, DSLa2, DSLa3) 및 상부 그룹(DSLb1, DSLb2, DSLb3)을 포함할 수 있다.
하부 그룹(DSLa1, DSLa2, DSLa3) 및 상부 그룹(DSLb1, DSLb2, DSLb3) 각각은 동일레벨에 배치되고 서로 이격된 2이상의 드레인 셀렉트 라인들을 포함할 수 있다. 일 실시 예로서, 하부 그룹(DSLa1, DSLa2, DSLa3)은 동일레벨에 배치되고 제2 방향(D2)으로 서로 이격된 제1 하부 드레인 셀렉트 라인(DSLa1), 제2 하부 드레인 셀렉트 라인(DSLa2), 및 제3 하부 드레인 셀렉트 라인(DSLa3)을 포함할 수 있다. 또한, 상부 그룹(DSLb1, DSLb2, DSLb3)은 동일레벨에 배치되고 제2 방향(D2)으로 서로 이격된 제1 상부 드레인 셀렉트 라인(DSLb1), 제2 상부 드레인 셀렉트 라인(DSLb2), 및 제3 상부 드레인 셀렉트 라인(DSLb3)을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 일 실시 예로서, 상부 그룹은 제1 방향(D1)으로 이격되어 배열된 2층 이상의 상부 드레인 셀렉트 라인들을 포함할 수 있다.
제1 하부 드레인 셀렉트 라인(DSLa1) 및 제1 상부 드레인 셀렉트 라인(DSLb1)은 제1 방향(D1)으로 서로 이격되어 적층될 수 있고, 제3 하부 드레인 셀렉트 라인(DSLa3) 및 제3 상부 드레인 셀렉트 라인(DSLb3)은 제1 방향(D1)으로 서로 이격되어 적층될 수 있다. 제2 하부 드레인 셀렉트 라인(DSLa2)은 제1 하부 드레인 셀렉트 라인(DSLa1)과 제3 하부 드레인 셀렉트 라인(DSLa3) 사이에 배치될 수 있고, 제2 상부 드레인 셀렉트 라인(DSLb2)은 제1 상부 드레인 셀렉트 라인(DSLb1)과 제3 상부 드레인 셀렉트 라인(DSLb3) 사이에 배치될 수 있다. 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2)은 제1 방향(D1)으로 서로 이격되어 적층될 수 있다.
각각의 워드라인(WL)은 제1, 제2 및 제3 하부 드레인 셀렉트 라인들(DSLa1, DSLa2, 및 DSLa3)에 중첩되도록 확장될 수 있다. 각각의 워드라인(WL)은 제1, 제2, 및 제3 상부 드레인 셀렉트 라인들(DSLb1, DSLb2, DSLb3)에 중첩될 수 있다.
소스 셀렉트 라인들(SSL1, SSL2)은 워드라인들(WL)과 공통소스라인(CSL) 사이에 배치될 수 있다. 동일레벨에서 서로 이격된 2이상의 소스 셀렉트 라인들은 각각의 워드라인(WL)에 중첩될 수 있다. 일 실시 예로서, 소스 셀렉트 라인들은 동일레벨에서 제2 방향(D2)으로 서로 이격된 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)을 포함할 수 있다.
제1 소스 셀렉트 라인(SSL1)은 제1 하부 드레인 셀렉트 라인(DSLa1) 및 제1 상부 드레인 셀렉트 라인(DSLb1)에 중첩되고, 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2) 각각의 일부에 중첩되도록 제2 방향(D2)으로 연장될 수 있다. 제2 소스 셀렉트 라인(SSL2)은 제3 하부 드레인 셀렉트 라인(DSLa3) 및 제3 상부 드레인 셀렉트 라인(DSLb3)에 중첩되고, 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2) 각각의 다른 일부에 중첩되도록 연장될 수 있다. 제1 소스 셀렉트 라인(SSL1)과 제2 소스 셀렉트 라인(SSL2) 사이의 분리영역은 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2)에 중첩될 수 있다.
상술한 워드라인들(WL), 제1 내지 제3 하부 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLa3), 제1 내지 제3 상부 드레인 셀렉트 라인들(DSLb1, DSLb2, DSLb3) 및 소스 셀렉트 라인들(SSL1, SSL2)은 게이트 적층체를 구성할 수 있다.
도 4a 및 도 4b는 게이트 적층체들을 나타내는 평면도들이다. 도 4a는 제1 게이트 적층체(G1)와, 제1 게이트 적층체(G1) 양측에 배치된 제2 게이트 적층체(G2) 및 제3 게이트 적층체(G3) 각각의 일부를 나타낸다. 도 4b는 제1 내지 제3 게이트 적층체들(G1 내지 G3) 및 비트라인들(BL)의 레이아웃을 나타내는 평면도이다.
도 4a를 참조하면, 제1 내지 제3 게이트 적층체들(G1 내지 G3)은 게이트 분리구조들(Sg)에 의해 서로 분리될 수 있다. 게이트 분리구조들(Sg) 각각은 제3 방향(D3)으로 연장될 수 있다. 제1 내지 제3 게이트 적층체들(G1 내지 G3) 각각은 도 3을 참조하여 설명한 워드라인들(WL), 제1 하부 드레인 셀렉트 라인(DSLa1), 제2 하부 드레인 셀렉트 라인(DSLa2), 제3 하부 드레인 셀렉트 라인(DSLa3), 제1 상부 드레인 셀렉트 라인(DSLb1), 제2 상부 드레인 셀렉트 라인(DSLb2), 제3 상부 드레인 셀렉트 라인(DSLb3), 제1 소스 셀렉트 라인(SSL1), 및 제2 소스 셀렉트 라인(SSL2)을 포함할 수 있다.
이하, 제1 게이트 적층체(G1)의 워드라인들(WL), 제1 내지 제3 하부 드레인 셀렉트 라인들(DSLa1 내지 DSLa3), 제1 내지 제3 상부 드레인 셀렉트 라인(DSLb1 내지 DSLb3)과 제1 및 제2 소스 셀렉트 라인들(SSL1 및 SSL2)을 토대로 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 설명한다.
워드라인들(WL)은 제2 방향(D2)으로 서로 이웃한 게이트 분리구조들(Sg) 사이에서, 제1 방향(D1)으로 이격될 수 있고, 셀 적층체(STc)를 구성할 수 있다. 셀 적층체(STc)는 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함할 수 있다. 제1 영역(AR1) 및 제2 영역(AR2)은 서로 이웃한 게이트 분리구조들(Sg) 각각에 인접한 영역들이며, 제3 영역(AR3)은 제1 영역(AR1) 및 제2 영역(AR2) 사이의 영역이다.
셀 적층체(STc)의 제1 영역(AR1) 및 제2 영역(AR2)은 드레인 셀렉트 분리구조들(Sd)에 각각 중첩될 수 있다. 드레인 셀렉트 분리구조들(Sd) 각각은 제3 방향(D3)으로 연장될 수 있다.
셀 적층체(STc)의 제1 영역(AR1)은 제1 게이트 적층체(G1)의 제1 하부 드레인 셀렉트 라인(DSLa1) 및 제1 상부 드레인 셀렉트 라인(DSLb1)에 중첩될 수 있다. 제1 하부 드레인 셀렉트 라인(DSLa1) 및 제1 상부 드레인 셀렉트 라인(DSLb1)은 제1 게이트 적층체(G1)의 일측에 배치된 게이트 분리구조(Sg)와 이에 인접한 드레인 셀렉트 분리구조(Sd) 사이에 배치될 수 있다.
셀 적층체(STc)의 제2 영역(AR2)은 제1 게이트 적층체(G1)의 제3 하부 드레인 셀렉트 라인(DSLa3) 및 제3 상부 드레인 셀렉트 라인(DSLb3)에 중첩될 수 있다. 제3 하부 드레인 셀렉트 라인(DSLa3) 및 제3 상부 드레인 셀렉트 라인(DSLb3)은 제1 게이트 적층체(G1)의 타측에 배치된 게이트 분리구조(Sg)와 이에 인접한 드레인 셀렉트 분리구조(Sd) 사이에 배치될 수 있다.
셀 적층체(STc)의 제3 영역(AR3)은 제1 게이트 적층체(G1)의 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2)에 중첩될 수 있다. 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2)은 제3 영역(AR3) 양측에 배치된 드레인 셀렉트 분리구조들(Sd)을 향해 연장되고, 셀 적층체(STc)의 제1 영역(AR1) 및 제2 영역(AR2)에 중첩될 수 있다.
제1 내지 제3 하부 드레인 셀렉트 라인들(DSLa1 내지 DSLa3)은 게이트 분리구조들(Sg) 사이에 배치된 드레인 셀렉트 분리구조들(Sd)에 의해 서로 분리될 수 있다. 제1 게이트 적층체(G1)의 제1 내지 제3 상부 드레인 셀렉트 라인들(DSLb1 내지 DSLb3)은 게이트 분리구조들(Sg) 사이에 배치된 드레인 셀렉트 분리구조들(Sd)에 의해 서로 분리될 수 있다.
제1 소스 셀렉트 라인(SSL1)은 셀 적층체(STc)의 제1 영역(AR1)에 중첩될 수 있다. 제1 게이트 적층체(G1)의 제2 소스 셀렉트 라인(SSL2)은 셀 적층체(STc)의 제2 영역(AR2)에 중첩될 수 있다. 제1 게이트 적층체(G1)의 제1 소스 셀렉트 라인(SSL1)과 제2 소스 셀렉트 라인(SSL2)은 셀 적층체(STc)의 제3 영역(AR3)에 중첩된 소스 셀렉트 분리구조(Ss)에 의해 서로 분리될 수 있다.
제1 내지 제3 게이트 적층체들(G1 내지 G3) 각각은 제1 방향(D1)으로 연장된 채널구조들(CH, CH1 내지 CH4)에 의해 관통될 수 있다. 일 실시 예로서, 제1 게이트 적층체(G1)를 관통하는 채널구조들(CH1 내지 CH4)은 제1 채널구조들(CH1), 제2 채널구조들(CH2), 제3 채널구조들(CH3) 및 제4 채널구조들(CH4)로 구분될 수 있다.
제1 채널구조들(CH1) 및 제3 채널구조들(CH3)은 셀 적층체(STc)의 제1 영역(AR1) 및 제1 소스 셀렉트 라인(SSL1)으로 둘러싸일 수 있다. 제3 채널구조들(CH3)은 제1 채널구조들(CH1)에 비해 소스 셀렉트 분리구조(Ss)로부터 더 멀리 이격된다. 제2 채널구조들(CH2) 및 제4 채널구조들(CH4)은 셀 적층체(STc)의 제2 영역(AR2) 및 제2 소스 셀렉트 라인(SSL2)으로 둘러싸일 수 있다. 제4 채널구조들(CH4)은 제2 채널구조들(CH2)에 비해 소스 셀렉트 분리구조(Ss)로부터 더 멀리 이격된다.
제1 채널구조들(CH1)와 제3 채널구조들(CH3) 사이와 제2 채널구조들(CH2)과 제4 채널구조들(CH4) 사이에 드레인 셀렉트 분리구조들(Sd)이 배치될 수 있다. 제3 채널구조들(CH3)은 제1 하부 드레인 셀렉트 라인(DSLa1) 및 제1 상부 드레인 셀렉트 라인(DSLb1)으로 둘러싸일 수 있고, 제1 채널구조들(CH1) 및 제2 채널구조들(CH2)은 제2 하부 드레인 셀렉트 라인(DSLa2) 및 제2 상부 드레인 셀렉트 라인(DSLb2)으로 둘러싸일 수 있고, 제4 채널구조들(CH4)은 제3 하부 드레인 셀렉트 라인(DSLa3) 및 제3 상부 드레인 셀렉트 라인(DSLb3)으로 둘러싸일 수 있다.
채널구조들(CH, CH1 내지 CH4)은 콘택 플러그들(CT)에 각각 중첩될 수 있다. 채널구조들(CH, CH1 내지 CH4)의 배열과 콘택 플러그들(CT)의 배열은 도면에 도시된 바로 제한되지 않고 다양하게 변경될 수 있다.
제1 게이트 적층체(G1)는 제1 방향(D1)으로 연장된 더미 채널구조들(DCHd, DCHs)에 의해 관통될 수 있다. 더미 채널구조들은 소스 셀렉트 분리구조(Ss)에 중첩된 제1 더미 채널구조(DCHs) 및 드레인 셀렉트 분리구조들(Sd) 각각에 중첩된 제2 더미 채널구조들(DCHd)을 포함할 수 있다.
도 4b를 참조하면, 제1 내지 제3 게이트 적층체들(G1 내지 G3)은 비트라인들(BL)에 중첩될 수 있다. 비트라인들(BL)은 콘택 플러그들(CT)을 통해 도 4a를 참조하여 설명한 채널구조들(CH, CH1 내지 CH4)에 연결될 수 있다.
도 5a는 도 4a 및 도 4b 각각에 도시된 선 A-A'를 따라 절취한 반도체 메모리 장치의 단면을 나타내고, 도 5b는 도 4a 및 도 4b 각각에 도시된 선 B-B'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다.
도 5a를 참조하면, 반도체 메모리 장치는 도 4a에 도시된 게이트 적층체들(G1, G2, G3)을 사이에 두고 제1 방향(D1)으로 이격되어 배치된 공통소스라인(CSL) 및 비트라인(BL)을 포함할 수 있다. 또한, 반도체 메모리 장치는 주변회로를 포함하는 기판(101), 기판(101)과 비트라인(BL) 사이의 인터커넥션 구조들(123, 173)을 포함할 수 있다.
주변회로는 다수의 트랜지스터들(TR)을 포함할 수 있다. 트랜지스터들(TR)은 소자 분리막들(isolation layers; 103)에 의해 구획된 기판(101)의 활성영역들에 배치될 수 있다. 트랜지스터들(TR) 각각은 그에 대응하는 활성영역 상에 배치된 게이트 절연막(113), 게이트 절연막(113) 상에 배치된 게이트 전극(115), 게이트 전극(115) 양측의 활성영역 내부에 형성된 접합영역들(junctions; 111A, 111B)을 포함할 수 있다.
트랜지스터들(TR)을 포함하는 주변회로는 인터커넥션 구조들(123, 173)을 통해 메모리 셀 어레이에 연결될 수 있다. 인터커넥션 구조들(123, 173)은 메모리 셀 어레이에 연결된 제1 인터커넥션 구조들(123) 및 트랜지스터들(TR)에 연결된 제2 인터커넥션 구조들(173)을 포함할 수 있다. 제1 인터커넥션 구조들(123) 및 제2 인터커넥션 구조들(173) 서로 연결될 수 있다. 일 실시 예로서, 비트라인(BL)은 서로 연결된 제1 인터커넥션 구조(123) 및 제2 인터커넥션 구조(173)를 경유하여, 그에 대응하는 트랜지스터(TR)에 연결될 수 있다.
제1 인터커넥션 구조들(123) 및 제2 인터커넥션 구조들(173)은 다양한 레이아웃을 갖는 패드패턴들, 라인패턴들, 및 비아플러그들을 포함할 수 있다. 제1 인터커넥션 구조들(123)은 제1 절연구조(121) 내부에 형성되고, 제2 인터커넥션 구조들(173)은 제2 절연구조(171) 내부에 형성될 수 있다. 제1 절연구조(121)는 비트라인(BL)과 제2 절연구조(171) 사이에서 비트라인(BL)을 덮도록 연장되고, 다층의 절연막들을 포함할 수 있다. 제2 절연구조(171)은 트랜지스터들(TR)을 포함하는 주변회로를 덮도록 연장되고, 기판(101) 상에 적층된 다층의 절연막들을 포함할 수 있다.
비트라인(BL)은 다양한 도전물로 형성될 수 있다. 비트라인(BL)은 도전물로 형성된 콘택 플러그들(CT)을 경유하여 그에 대응하는 채널구조들(CH, CH1, CH2, CH3, CH4)에 전기적으로 연결될 수 있다.
콘택 플러그들(CT)는 비트라인(BL)과 채널구조들(CH, CH1, CH2, CH3, CH4) 사이에 배치된 절연막들(165, 133)을 관통할 수 있다. 도 5a는 도 4a에 도시된 제1 게이트 적층체(G1)를 관통하는 제1 내지 제4 채널구조들(CH1 내지 CH4)과 도 4a에 도시된 제2 게이트 적층체(G2)를 관통하는 채널구조(CH)를 나타낸다.
채널구조들(CH, CH1, CH2, CH3, CH4) 각각의 측벽은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 터널 절연막, 터널 절연막의 외벽을 따라 연장된 데이터 저장막, 및 데이터 저장막의 외벽을 따라 연장된 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널구조들(CH, CH1, CH2, CH3, CH4) 각각은 채널막(CL), 코어 절연막(CO) 및 캡핑 반도체막(CAP)을 포함할 수 있다. 코어 절연막(CO) 및 캡핑 반도체막(CAP)은 그에 대응하는 채널구조의 중심영역에 배치될 수 있다. 코어 절연막(CO)은 캡핑 반도체막(CAP)에 중첩될 수 있다. 캡핑 반도체막(CAP)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(CAP)은 n타입 불순물을 포함하는 도프트 실리콘을 포함할 수 있다. 채널막(CL)은 캡핑 반도체막(CAP)의 측벽 및 코어 절연막(CO)의 측벽을 감쌀 수 있다. 채널막(CL)은 공통소스라인(CSL)을 향하는 코어 절연막(CO)의 표면 상으로 연장될 수 있다. 채널막(CL)은 도 2를 참조하여 설명한 셀 스트링(CS)의 채널영역을 구성할 수 있다. 채널막(CL)은 반도체막으로 형성될 수 있다.
도 4a에 도시된 제1 게이트 적층체(G1)를 관통하는 제1 내지 제4 채널구조들(CH1 내지 CH4) 각각의 채널막(CL)은 공통소스라인(CSL)에 접촉될 수 있다. 공통소스라인(CSL)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 공통소스라인(CSL)은 n타입 불순물을 포함하는 도프트 실리콘을 포함할 수 있다. 공통소스라인(CSL)은 게이트 분리구조들(Sg), 소스 셀렉트 분리구조(Ss), 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)에 중첩되도록 연장될 수 있다.
제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 각각과 공통소스라인(CSL) 사이에 소스 게이트 절연막(151)이 배치될 수 있다. 소스 게이트 절연막(151)은 제1 내지 제4 채널구조들(CH1 내지 CH4), 게이트 분리구조들(Sg) 및 소스 셀렉트 분리구조(Ss)에 의해 관통될 수 있다.
도 4a에 도시된 제1 게이트 적층체(G1)는 제1 방향(D1)으로 교대로 적층된 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn; n은 자연수)을 포함할 수 있다.
도전패턴들(CP1 내지 CPn) 중 비트라인(BL)에 인접한 적어도 한층의 도전패턴은 드레인 셀렉트 분리구조들(Sd)에 의해 관통될 수 있다. 일 실시 예로서, 비트라인에 인접한 제n 번째 도전패턴(CPn) 및 제n 번째 도전패턴(CPn)과 공통소스라인(CSL) 사이의 제n-1 번째 도전패턴(CPn-1)이 드레인 셀렉트 분리구조들(Sd)에 의해 관통될 수 있다. 제n 번째 도전패턴(CPn) 드레인 셀렉트 분리구조들(Sd)에 의해 도 3 및 도 4a를 참조하여 설명한 제1 하부 드레인 셀렉트 라인(DSLa1), 제2 하부 드레인 셀렉트 라인(DSLa2), 및 제3 하부 드레인 셀렉트 라인(DSLa3)으로 분리될 수 있다. 제n-1번째 도전패턴(CPn-1)은 드레인 셀렉트 분리구조들(Sd)에 의해 도 3 및 도 4a를 참조하여 설명한 제1 상부 드레인 셀렉트 라인(DSLb1), 제2 상부 드레인 셀렉트 라인(DSLb2), 및 제3 상부 드레인 셀렉트 라인(DSLb3)으로 분리될 수 있다.
드레인 셀렉트 분리구조들(Sd)과 공통소스라인(CSL) 사이에서, 제1 방향(D1)으로 교대로 배치된 도전패턴들(CP1 내지 CPn-2) 및 층간 절연막들(IL)은 도 4a를 참조하여 설명한 셀 적층체(STc)를 구성할 수 있다. 셀 적층체(STc)의 도전패턴들(CP1 내지 CPn-2)은 도 3 및 도 4a를 참조하여 설명한 워드라인들(WL)을 각각 형성할 수 있다. 셀 적층체(STc)의 도전패턴들(CP1 내지 CPn-2) 및 층간 절연막들(IL) 각각은 제1 내지 제4 채널구조들(CH1 내지 CH4)을 감싸도록 연장될 수 있다.
제1 소스 셀렉트 라인(SSL1)은 셀 적층체(STc)에 중첩되고, 제1 및 제3 채널구조들(CH1 및 CH3)을 감싸도록 연장될 수 있다. 제1 소스 셀렉트 라인(SSL1) 내부에 제1 블로킹 절연패턴(183S1)이 매립될 수 있다. 제2 소스 셀렉트 라인(SSL2)은 셀 적층체(STc)에 중첩되고, 제2 및 제4 채널구조들(CH2 및 CH4)을 감싸도록 연장될 수 있다. 제2 소스 셀렉트 라인(SSL2) 내부에 제2 블로킹 절연패턴(183S2)이 매립될 수 있다.
도전패턴들(CP1 내지 CPn)은 서로 동일한 도전물로 형성될 수 있다. 도전패턴들(CP1 내지 CPn) 각각의 표면 상에 제3 블로킹 절연패턴(183C)이 형성될 수 있다.
제1 블로킹 절연패턴(183S1), 제2 블로킹 절연패턴(183S2) 및 제3 블로킹 절연패턴(183C)은 서로 동일한 절연물로 구성될 수 있다. 제1 블로킹 절연패턴(183S1), 제2 블로킹 절연패턴(183S2) 및 제3 블로킹 절연패턴(183C) 각각은 고유전막을 포함할 수 있다. 일 실시 예로서, 제1 블로킹 절연패턴(183S1), 제2 블로킹 절연패턴(183S2) 및 제3 블로킹 절연패턴(183C) 각각은 알루미늄 산화막(Al2O3)을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 도전패턴들(CP1 내지 CPn) 및 층간 절연막들(IL은 제1 더미 채널구조(DCHs) 및 제2 더미 채널구조들(DCHd)에 의해 관통될 수 있다.
제1 더미 채널구조(DCHs)는 제1 소스 셀렉트 라인(SSL1)과 제2 소스 셀렉트 라인(SSL2) 사이의 소스 셀렉트 분리구조(Ss)에 의해 중첩될 수 있다. 제1 더미 채널구조(DCHs)의 측벽은 제1 더미 메모리막(DMLs)으로 둘러싸일 수 있다. 제1 더미 채널구조(DCHs)는 소스 셀렉트 분리구조(Ss)에 의해 공통소스라인(CSL), 제1 및 제2 소스 셀렉트 라인들(SSL1 및 SSL2)로부터 분리될 수 있다. 제1 더미 채널구조(DCHs)는 절연막(133)에 의해 비트라인(BL)으로부터 분리될 수 있다.
제2 더미 채널구조들(DCHd) 각각은 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 중 그에 대응하는 소스 셀렉트 라인을 관통할 수 있다. 제2 더미 채널구조들(DCHd) 각각은 제2 더미 메모리막(DMLd)으로 둘러싸일 수 있다.
도 5b를 참조하면, 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 각각은 제1 셀렉트 게이트막(181), 제2 셀렉트 게이트막(187S) 및 제3 셀렉트 게이트막(189)을 포함할 수 있다. 제1 셀렉트 게이트막(181)은 셀 적층체(STc)에 중첩될 수 있다. 제2 셀렉트 게이트막(187S)은 셀 적층체(STc)와 제1 셀렉트 게이트막(181) 사이에 배치될 수 있다. 제3 셀렉트 게이트막(189)은 제1 셀렉트 게이트막(181) 및 제2 셀렉트 게이트막(187S) 사이에 배치될 수 있다.
도 5a를 참조하면, 제1 소스 셀렉트 라인(SSL1)의 제3 셀렉트 게이트막(189)은 소스 셀렉트 분리구조(Ss)에 인접한 제1 채널구조(CH1)의 측벽 상으로부터 제1 소스 셀렉트 라인(SSL1)의 제2 셀렉트 게이트막(187S)과 셀 적층체(STc) 사이로 연장될 수 있다. 평면에서 제1 소스 셀렉트 라인(SSL1)의 제3 셀렉트 게이트막(189)의 폭은 제2 셀렉트 게이트막(187S) 및 제1 셀렉트 게이트막(181)의 폭보다 좁게 형성될 수 있다.
제2 소스 셀렉트 라인(SSL2)의 제3 셀렉트 게이트막(189)은 소스 셀렉트 분리구조(Ss)에 인접한 제2 채널구조(CH2)의 측벽 상으로부터 제2 소스 셀렉트 라인(SSL2)의 제2 셀렉트 게이트막(187S)과 셀 적층체(STc) 사이로 연장될 수 있다. 평면에서 제2 소스 셀렉트 라인(SSL2)의 제3 셀렉트 게이트막(189)의 폭은 제2 셀렉트 게이트막(187S) 및 제1 셀렉트 게이트막(181)의 폭보다 좁게 형성될 수 있다.
도 6은 도 5a에 도시된 X영역에 대한 확대도이다.
도 6을 참조하면, 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 각각의 제1 셀렉트 게이트막(181)은 반도체 메모리 장치의 제조공정 동안 식각 정지막 역할을 할 수 있는 물질막으로 형성될 수 있다. 일 실시 예로서, 제1 셀렉트 게이트막(181)은 실리콘을 포함할 수 있다. 제1 셀렉트 게이트막(181)은 반도체 메모리 장치의 제조공정 동안 공통소스라인(CSL)으로부터의 불순물 확산 거리를 고려하여 두꺼운 두께로 형성될 수 있다. 일 실시 예로서, 제1 셀렉트 게이트막(181)은 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 각각의 제2 셀렉트 게이트막(187S) 및 제3 셀렉트 게이트막(189)보다 두껍게 형성될 수 있다. 제1 소스 셀렉트 라인(SSL1)의 제1 셀렉트 게이트막(181)은 도 5a에 도시된 바와 같이 제1 채널구조들(CH1), 제3 채널구조들(CH3) 및 제1 채널구조들(CH1)과 제3 채널구조들(CH3) 사이의 제1 더미 채널구조(DCHd)를 감싸도록 연장될 수 있다. 제2 소스 셀렉트 라인(SSL2)의 제1 셀렉트 게이트막(181)은 도 5a에 도시된 바와 같이 제2 채널구조들(CH2), 제4 채널구조들(CH4) 및 제2 채널구조들(CH2)과 제4 채널구조들(CH4) 사이의 제1 더미 채널구조(DCHd)를 감싸도록 연장될 수 있다.
제2 셀렉트 게이트막(187S)은 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)의 저항을 낮출 수 있는 물질막으로 형성될 수 있다. 이를 위해, 제2 셀렉트 게이트막(187S)은 제1 셀렉트 게이트막(181) 및 제3 셀렉트 게이트막(189)보다 저항이 낮은 도전물을 포함할 수 있다. 일 실시 예로서, 제2 셀렉트 게이트막(187S)은 텅스텐을 포함할 수 있다. 제1 소스 셀렉트 라인(SSL1)의 제2 셀렉트 게이트막(187S)은 도 5a에 도시된 바와 같이 제1 채널구조들(CH1), 제3 채널구조들(CH3) 및 제1 채널구조들(CH1)과 제3 채널구조들(CH3) 사이의 제1 더미 채널구조(DCHd)를 감싸도록 연장될 수 있다. 제2 소스 셀렉트 라인(SSL2)의 제2 셀렉트 게이트막(187S)은 도 5a에 도시된 바와 같이 제2 채널구조들(CH2), 제4 채널구조들(CH4) 및 제2 채널구조들(CH2)과 제4 채널구조들(CH4) 사이의제1 더미 채널구조(DCHd)를 감싸도록 연장될 수 있다.
제2 셀렉트 게이트막(187S)은 도 5a 및 도 5b에 도시된 도전패턴들(CP1 내지 CPn) 각각을 구성하는 도전물(187C)과 동일할 수 있다. 다시 말해, 도전패턴들(CP1 내지 CPn) 각각을 구성하는 도전물(187C)은 제1 셀렉트 게이트막(181) 및 제3 셀렉트 게이트막(189)보다 낮은 저항을 가질 수 있다. 일 실시 예로서, 도전물(187C)은 텅스텐을 포함할 수 있다.
제3 셀렉트 게이트막(189)은 제1 셀렉트 게이트막(181) 및 제2 셀렉트 게이트막(187S) 사이의 오믹콘택(ohmic contact)을 제공할 수 있고, 제2 셀렉트 게이트막(187S)으로부터 금속이 확산되는 것을 방지하는 확산 베리어 역할을 할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 제3 셀렉트 게이트막(189)은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함하거나, 티타늄 실리사이드물(TiSi)을 포함할 수 있다. 제3 셀렉트 게이트막(189)은 제1 셀렉트 게이트막(181) 및 제2 셀렉트 게이트막(187S)보다 얇은 두께로 형성될 수 있다.
제1 블로킹 절연패턴(183S1)은 제1 소스 셀렉트 라인(SSL1)의 제3 셀렉트 게이트막(189)과 동일레벨에서 인접하게 배치되고, 제1 소스 셀렉트 라인(SSL1)의 제2 셀렉트 게이트막(187S) 일부를 감쌀 수 있다. 일 실시 예로서, 제1 블로킹 절연패턴(183S1)은 도 5a에 도시된 바와 같이 제1 채널구조들(CH1)과 게이트 분리구조(Sg) 사이에서 제1 소스 셀렉트 라인(SSL1)의 제2 셀렉트 게이트막(187S) 일부를 감쌀 수 있다. 제1 블로킹 절연패턴(183S1)은 제1 채널구조들(CH1), 제3 채널구조들(CH3) 및 제1 채널구조들(CH1)과 제3 채널구조들(CH3) 사이의 제1 더미 채널구조(DCHd) 각각과 제2 셀렉트 게이트막(187S) 사이로부터, 제1 소스 셀렉트 라인(SSL1)의 제1 셀렉트 게이트막(181)과 제2 셀렉트 게이트막(187S) 사이와 제1 소스 셀렉트 라인(SSL1)의 제2 셀렉트 게이트막(187S)과 이에 인접한 층간 절연막(IL) 사이로 연장될 수 있다.
제2 블로킹 절연패턴(183S2)은 제2 소스 셀렉트 라인(SSL2)의 제3 셀렉트 게이트막(189)과 동일레벨에서 인접하게 배치되고, 제2 소스 셀렉트 라인(SSL2)의 제2 셀렉트 게이트막(187S) 일부를 감쌀 수 있다. 제2 블로킹 절연패턴(183S2)은 도 5a에 도시된 바와 같이 제2 채널구조들(CH2)과 게이트 분리구조(Sg) 사이에서 제2 소스 셀렉트 라인(SSL2)의 제2 셀렉트 게이트막(187S) 일부를 감쌀 수 있다. 제2 블로킹 절연패턴(183S2)은 제2 채널구조들(CH2), 제4 채널구조들(CH4) 및 제2 채널구조들(CH2)과 제4 채널구조들(CH4) 사이의 제1 더미 채널구조(DCHd) 각각과 제2 셀렉트 게이트막(187S) 사이로부터, 제2 소스 셀렉트 라인(SSL2)의 제1 셀렉트 게이트막(181)과 제2 셀렉트 게이트막(187S) 사이와 제2 소스 셀렉트 라인(SSL2)의 제2 셀렉트 게이트막(187S)과 이에 인접한 층간 절연막(IL) 사이로 연장될 수 있다.
제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2) 각각은 제3 셀렉트 게이트막(189)보다 얇은 두께의 제4 셀렉트 게이트막(185S)을 더 포함할 수 있다. 제4 셀렉트 게이트막(185S)은 제2 셀렉트 게이트막(187S)으로부터 금속이 확산되는 것을 방지하는 확산 베리어 역할을 할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 제4 셀렉트 게이트막(185S)은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함할 수 있다. 제1 소스 셀렉트 라인(SSL1)의 제4 셀렉트 게이트막(185S)은 제1 소스 셀렉트 라인(SSL1)의 제2 셀렉트 게이트막(187S)과 제1 블로킹 절연패턴(183S1) 사이에 배치될 수 있다. 제2 소스 셀렉트 라인(SSL2)의 제4 셀렉트 게이트막(185S)은 제2 소스 셀렉트 라인(SSL2)의 제2 셀렉트 게이트막(187S)과 제2 블로킹 절연패턴(183S2) 사이에 배치될 수 있다.
제3 블로킹 절연패턴(183C)은 도 5a 및 도 5b에 도시된 도전패턴들(CP1 내지 CPn) 각각을 감쌀 수 있다. 제3 블로킹 절연패턴(183C)은 도 5a 및 도 5b에 도시된 제1 내지 제4 채널구조들(CH1 내지 CH4), 제1 더미 채널구조들(DCHd), 제2 더미 채널구조(DCHs) 및 층간 절연막들(IL)을 향하는 도전패턴들(CP1 내지 CPn) 각각의 표면들을 따라 연장될 수 있다.
도 5a 및 도 5b에 도시된 도전패턴들(CP1 내지 CPn) 각각은 제4 셀렉트 게이트막(185S)과 동일한 물질로 구성된 확산 베리어막(185C)을 더 포함할 수 있다. 확산 베리어막(185C)은 도전물(187C)과 제3 블로킹 절연패턴(183C) 사이에 배치될 수 있다.
공통소스라인(CSL)은 메모리막(ML)을 관통하는 채널막(CL)에 접촉될 수 있다.
반도체 메모리 장치의 소거 동작 시, 공통소스라인(CSL) 측에서 게이트 유도 드레인 누설(GIDL: gate induced drain leakage)을 발생시킬 수 있다. GIDL 전류를 확보하기 위해, 공통소스라인(CSL)에 인접한 채널막(CL)의 일부 영역에 정션 오버랩 영역을 형성할 수 있다. 정션 오버랩 영역은 공통소스라인(CSL) 내부의 불순물을 채널막(CL) 내부로 확산시킴으로써 형성할 수 있다. 정션 오버랩 영역은 반도체 메모리 장치의 설계에 따라 다양한 범위로 정의될 수 있다. 안정적인 정션 오버랩 영역을 확보하기 위해 불순물의 확산 거리를 증가시키더라도, 상대적으로 두꺼운 두께의 제1 셀렉트 게이트막(181)을 통해 정션 오버랩 영역이 과도하게 확장되지 않도록 제어하기 쉽다. 이에 따라, 제1 및 제2 소스 셀렉트 라인들(SSL1 및 SSL2)에 연결된 소스 셀렉트 트랜지스터들의 오프 특성을 확보할 수 있고, 안정적인 GIDL 전류를 확보할 수 있다. 그 결과, 도 2에 도시된 공통소스라인(CSL)과 워드라인들(WL) 사이에 배치되는 소스 셀렉트 트랜지스터의 적층수를 증가시키지 않더라도 반도체 메모리 장치의 동작 신뢰성을 확보할 수 있다.
도 7a 내지 도 7c는 메모리 셀 어레이에 대한 다양한 실시 예들을 나타내는 도면들이다.
도 7a 및 도 7c를 참조하면, 메모리 셀 어레이는 공통소스라인(CSL)과 비트라인(BL) 사이에 연결된 채널구조들(CH)을 포함할 수 있다. 도 7a 내지 도 7c는 서로 이격된 워드라인들(WL) 각각에 의해 동시에 제어될 수 있는 채널구조들(CH)을 나타낸다.
상술한 채널구조들(CH)의 개별적인 선택이 가능하도록, 소스 셀렉트 라인들(SSL1, SSL2, SSL3, SSL4) 및 드레인 셀렉트 라인들(DSLa1, DSLa2, DSLa, DSLb1, DSLb2, DSLb)의 레이아웃을 다양하게 설계할 수 있다.
도 7a를 참조하면, 일 실시 예로서, 채널구조들(CH)은 소스 셀렉트 분리구조들(Ss1)에 의해 서로 분리된 제1 내지 제3 소스 셀렉트 라인들(SSL1 내지 SSL3)에 의해 각각 제어될 수 있는 제1 내지 제3 그룹(GR1 내지 GR3)으로 구분될 수 있다. 제1 소스 셀렉트 라인(SSL1)에 의해 제어되는 제1 그룹(GR1)의 채널구조(CH)와 제2 소스 셀렉트 라인(SSL2)에 의해 제어되는 제2 그룹(GR2)의 채널구조들(CH) 중 일부는 제1 그룹의 드레인 셀렉트 라인들(DSLa1, DSLb1) 각각에 의해 동시에 의해 제어될 수 있다. 제3 소스 셀렉트 라인(SSL3)에 의해 제어되는 제3 그룹(GR3)의 채널구조(CH)와 제2 소스 셀렉트 라인(SSL2)에 의해 제어되는 제2 그룹(GR2)의 채널구조들(CH) 중 다른 일부는 제2 그룹의 드레인 셀렉트 라인들(DSLa2, DSLb2) 각각에 의해 동시에 의해 제어될 수 있다. 제1 그룹의 드레인 셀렉트 라인들(DSLa1, DSLb1)은 드레인 셀렉트 분리구조(Sd1)에 의해 제2 그룹의 드레인 셀렉트 라인들(DSLa2, DSLb2)로부터 분리될 수 있다.
도 7b를 참조하면, 다른 일 실시 예로서, 채널구조들(CH)은 소스 셀렉트 분리구조들(Ss2)에 의해 서로 분리된 제1 내지 제4 소스 셀렉트 라인들(SSL1 내지 SSL4)에 의해 각각 제어될 수 있는 제1 내지 제4 그룹(GR1 내지 GR4)으로 구분될 수 있다. 제1 소스 셀렉트 라인(SSL1)에 의해 제어되는 제1 그룹(GR1)의 채널구조(CH), 제2 소스 셀렉트 라인(SSL2)에 의해 제어되는 제2 그룹(GR2)의 채널구조들(CH), 제3 소스 셀렉트 라인(SSL3)에 의해 제어되는 제3 그룹(GR3)의 채널구조(CH), 및 제4 소스 셀렉트 라인(SSL4)에 의해 제어되는 제4 그룹(GR4)의 채널구조(CH)는 드레인 셀렉트 라인들(DSLa, DSLb) 각각에 의해 동시에 의해 제어될 수 있다.
도 7a 내지 도 7c를 참조하면, 워드라인들(WL) 각각에 의해 공통으로 제어되는 채널구조들(CH) 중 비트라인(BL)에 공통으로 연결된 채널구조들(CH)의 개수는 다양하게 변경될 수 있다.
일 실시 예로서, 도 7a 및 도 7b에 도시된 바와 같이, 4열의 채널구조들(CH)이 워드라인들(WL) 각각에 의해 공통으로 제어되고 비트라인(BL)에 공통으로 연결될 수 있다.
다른 실시 예로서, 도 7c에 도시된 바와 같이, 2열의 채널구조들(CH)이 워드라인들(WL) 각각에 의해 공통으로 제어되고 비트라인(BL)에 공통으로 연결될 수 있다. 2열의 채널구조들(CH)은 소스 셀렉트 분리구조(Ss3)를 통해 이격된 제1 소스 셀렉트 라인(SSL1) 및 제2 소스 셀렉트 라인(SSL2)을 통해 각 열별로 제어될 수 있다. 2열의 채널구조들(CH)은 드레인 셀렉트 라인들(DSLa, DSLb) 각각에 의해 동시에 제어될 수 있다.
도 7a 내지 도 7c를 참조하여 상술한 바와 같이, 소스 셀렉트 분리구조(Ss1, Ss2, Ss3) 및 드레인 셀렉트 분리구조(Sd1)는 도 4a에 도시된 실시 예와 다르게 다양하게 변경될 수 있다.
도 7a 내지 도 7c에 도시된 제1 내지 제4 소스 셀렉트 라인들(SSL1 내지 SSL4) 각각은 소스 분리구조(Ss1, Ss2 또는 Ss3)에 인접한 단부를 가질 수 있다. 이러한 제1 내지 제4 소스 셀렉트 라인들(SSL1 내지 SSL34) 각각의 단부는 도 5a, 도 5b, 도 6을 참조하여 설명한 제1 셀렉트 게이트막(181), 제2 셀렉트 게이트막(187S), 및 제3 셀렉트 게이트막(189)을 포함할 수 있다.
도 8a, 도 8b, 도 9a, 도 9b, 도 9c, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 및 도 16c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 8a 및 도 8b는 채널구조들(220A) 및 더미 채널구조들(220B)을 형성하는 단계를 나타내는 단면도들이다.
도 8a를 참조하면, 제1 기판(201) 상에 제1 보호막(203), 산화막(205) 및 제1 셀렉트 게이트막(207)을 순차로 적층할 수 있다.
제1 보호막(203)은 후속에서 제1 기판(201)을 제거하기 위한 평탄화 공정 진행 시 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 일 실시 예로서, 제1 보호막(203)은 질화물을 포함할 수 있다.
제1 셀렉트 게이트막(207)은 게이트 전극으로 이용가능하고, 후속 공정에서 식각 정지막 역할을 할 수 있는 물질로 형성될 수 있다. 일 실시 예로서, 제1 셀렉트 게이트막(207)은 실리콘을 포함할 수 있다. 제1 셀렉트 게이트막(207)은 제1 기판(201)에 마주하는 바닥면(207BS)을 가질 수 있다.
이어서, 제1 셀렉트 게이트막(207) 상에 희생막들(211) 및 층간 절연막들(213)을 한층씩 교대로 적층할 수 있다. 희생막들(211) 중 최하층막은 제1 셀렉트 게이트막(207)에 접하도록 배치될 수 있다. 희생막들(211)은 실리콘 질화물을 포함할 수 있고, 층간 절연막들(213)은 실리콘 산화물을 포함할 수 있다.
이 후, 희생막들(211) 및 층간 절연막들(213)의 적층체 상에 제2 보호막(215)을 형성할 수 있다. 제2 보호막(215)은 질화물을 포함할 수 있다.
도 8b를 참조하면, 제2 보호막(215), 층간 절연막들(213), 희생막들(211), 제1 셀렉트 게이트막(207), 및 산화막(205)을 관통하고, 제1 보호막(205)을 노출하는 채널홀들(221A)을 형성할 수 있다. 채널홀들(221A)을 형성하는 동안, 더미홀들(221B)이 형성될 수 있다. 채널홀들(221A)의 배열은 반도체 메모리 장치의 설계에 따라 다양하게 변경될 수 있다. 더미홀들(221B)은 반도체 메모리 장치의 설계에 따라 생략될 수 있다.
이어서, 채널홀들(221A) 각각의 표면 상에 메모리막(223A)을 형성할 수 있다. 메모리막(223A)은 채널홀들(221A) 각각의 표면 상에 순차로 적층된 블로킹 절연막, 데이터 저장막 및 터널 절연막을 포함할 수 있다. 메모리막(223A)을 형성하는 동안, 더미홀들(221B) 각각의 표면 상에 더미 메모리막(223B)이 형성될 수 있다. 더미 메모리막(223B)은 메모리막(223A)과 동일한 물질들로 구성될 수 있다.
이 후, 채널홀들(221A)의 중심영역들을 채우는 채널구조들(220A)을 형성할 수 있다. 채널구조들(220A)은 그에 대응하는 메모리막(223A) 상에 형성될 수 있다. 채널구조들(220A)을 형성하는 단계는 메모리막(223A) 상에 채널막(225A)을 형성하는 단계, 채널막(225A) 상에 코어 절연막(227A)을 형성하는 단계, 코어 절연막(227A)의 일부를 리세스하는 단계, 리세스된 코어 절연막(227A) 상에 캡핑 반도체막(229A)을 형성하는 단계, 및 보호막(215)이 노출되도록 평탄화 공정을 수행하는 단계를 포함할 수 있다. 채널막(225A)은 반도체막을 포함할 수 있다. 일 실시 예로서, 채널막(225A)은 실리콘을 포함할 수 있다. 코어 절연막(227A)은 산화물을 포함할 수 있다. 캡핑 반도체막(229A)은 n형 불순물을 포함하는 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑 반도체막(229A)은 n형 도프트 실리콘을 포함할 수 있다. 채널구조들(220A)을 형성하는 동안, 더미홀들(221B) 각각의 더미 메모리막(223B) 상에 더미 채널구조(220B)가 형성될 수 있다. 더미 채널구조(220B)는 채널막(225A)과 동일한 물질로 구성된 더미 채널막(225B), 코어 절연막(227A)과 동일한 물질로 구성된 더미 코어 절연막(227B), 및 캡핑 반도체막(229A)과 동일한 물질로 구성된 더미 캡핑 반도체막(229B)을 포함할 수 있다.
도 9a 내지 도 9c는 제2 셀렉트 게이트막(259A) 및 적층체(250)를 형성하는 단계를 나타내는 단면도들이다.
도 9a를 참조하면, 도 8b에 도시된 제2 보호막(215)을 제거한 후, 채널구조들(220A) 및 더미 채널구조들(220B)을 덮는 제1 상부 절연막(233)을 형성할 수 있다.
이어서, 제1 상부 절연막(233), 층간 절연막들(213) 및 희생막들(211)을 관통하는 제1 슬릿(241A)을 형성할 수 있다. 제1 슬릿(241A)을 형성하기 위한 식각공정 동안, 제1 셀렉트 게이트막(207)을 식각 정지막으로 이용할 수 있다.
도 9b를 참조하면, 제1 슬릿(241A)을 통해 도 9a에 도시된 희생막들(211)을 선택적으로 제거함으로써 수평공간들(251A, 251B)이 개구될 수 있다. 수평공간들(251A, 251B)은 제1 수평공간(251A) 및 제2 수평공간들(251B)을 포함할 수 있다. 제1 수평공간(251A)은 제1 셀렉트 게이트막(207) 및 최하층의 층간 절연막(213) 사이에 정의될 수 있다. 제2 수평공간들(251B)은 적층방향으로 이웃한 층간 절연막들(213) 사이에 정의될 수 있다.
도 9c를 참조하면, 제1 슬릿(241A)을 통해 도 9b에 도시된 제1 수평공간(251A) 내부에 제2 셀렉트 게이트막(259A)을 형성할 수 있다. 제2 셀렉트 게이트막(259A)을 형성하는 동안, 도 9b에 도시된 제2 수평공간들(251B)의 내부가 제2 셀렉트 게이트막(259A)과 동일한 물질로 구성된 도전패턴들(259B)로 각각 채워질 수 있다.
제2 셀렉트 게이트막(259A) 및 도전패턴들(259B)을 형성하는 단계는 제1 수평공간(251A) 및 제2 수평공간들(251B) 각각의 표면 상에 블로킹 절연막을 형성하는 단계, 블로킹 절연막의 표면 상에 제1 수평공간(251A) 및 제2 수평공간들(251B) 각각의 내부를 채우는 도전물을 형성하는 단계, 및 도전물이 제2 셀렉트 게이트막(259A) 및 도전패턴들(259B)로 분리될 수 있도록 제1 슬릿(241A) 내부의 도전물을 제거하는 단계를 포함할 수 있다.
블로킹 절연막은 제1 블로킹 절연패턴(253A) 및 제2 블로킹 절연패턴들(253B)을 포함할 수 있다. 제1 블로킹 절연패턴(253A)은 도 9b에 도시된 제1 수평공간(251A)의 표면 상에 잔류되고, 제2 블로킹 절연패턴들(253B)은 도 9b에 도시된 제2 수평공간들(251B)의 표면들 상에 잔류될 수 있다.
제2 셀렉트 게이트막(259A)은 제1 셀렉트 게이트막(207)에 중첩될 수 있다. 층간 절연막들(213) 및 도전패턴들(259B)은 제2 셀렉트 게이트막(259A) 상에 교대로 적층되어 적층체(250)를 구성할 수 있다.
이어서, 제1 슬릿(241A)을 통해 제1 셀렉트 게이트막(207) 및 산화막(205)을 관통하는 제2 슬릿(241B)을 형성할 수 있다. 제1 슬릿(241A)과 제2 슬릿(241B)은 도 4a 및 도 5a에 도시된 게이트 분리구조(Sg)를 구성할 수 있다. 제2 슬릿(241B)은 제1 보호막(203)을 노출시킬 수 있다.
도 10은 도 9c에 도시된 Y영역에 대한 확대도이다.
도 10을 참조하면, 제2 셀렉트 게이트막(259A)은 제1 블로킹 절연패턴(253A)으로 둘러싸이고, 도전패턴들(259B) 각각은 그에 대응하는 제2 블로킹 절연패턴(253B)으로 둘러싸일 수 있다.
제2 셀렉트 게이트막(259A)은 제1 셀렉트 게이트막(207)보다 저항이 낮은 금속막(257A) 및 금속막(257A)과 제1 블로킹 절연패턴(253A) 사이에 배치된 확산 베리어막(255A)을 포함할 수 있다. 도전패턴들(259B) 각각은 제2 셀렉트 게이트막(259A)과 동일한 물질막들을 포함할 수 있다. 즉, 도전패턴들(259B) 각각은 제1 셀렉트 게이트막(207)보다 저항이 낮은 금속막(257B) 및 금속막(257B)과 제2 블로킹 절연패턴(253B) 사이에 배치된 확산 베리어막(255B)을 포함할 수 있다.
일 실시 예로서, 금속막들(257A, 257B)은 텅스텐을 포함할 수 있고, 확산 베리어막들(255A, 255B) 각각은 Ti 및 TiN 을 포함하거나, TiN을 포함할 수 있다.
도 11은 비트라인(269)을 형성하는 단계 및 제1 인터커넥션 구조들(273)을 형성하는 단계를 나타내는 단면도들이다.
도 11을 참조하면, 비트라인(269)을 형성하기 전, 도 9c에 도시된 제1 슬릿(241A) 및 제2 슬릿(241B)을 수직구조체(261)로 채울 수 있다. 수직구조체(261)는 절연물을 포함하거나, 절연물 및 절연물을 관통하는 도전물을 포함할 수 있다. 이 후, 더미 채널구조들(220B)에 중첩된 드레인 셀렉트 분리구조들(263)을 형성할 수 있다. 드레인 셀렉트 분리구조들(263)에 의해 도전패턴들(259B) 중 적어도 최상층에 배치된 도전패턴이 드레인 셀렉트 라인들로 분리될 수 있다. 반도체 메모리 장치의 설계에 따라, 드레인 셀렉트 분리구조들(263)은 생략될 수 있다.
이어서, 제1 상부 절연막(233) 상에 제2 상부 절연막(265)을 형성할 수 있다. 제2 상부 절연막(265)은 수직구조체(261)를 덮도록 연장될 수 있다. 이 후, 제2 상부 절연막(265) 및 제1 상부 절연막(233)을 관통하여 그에 대응하는 채널구조(220A)에 연결된 콘택 플러그(267)를 형성할 수 있다.
이 후, 콘택 플러그(267)에 연결된 비트라인(269)을 형성할 수 있다. 비트라인(269)은 콘택 플러그(267)를 경유하여 그에 대응하는 채널구조(220A)에 연결될 수 있다.
비트라인(269)을 형성한 후, 비트라인(269) 상에 제1 절연구조(271) 내부에 매립된 제1 인터커넥션 구조들(273)을 형성할 수 있다. 제1 인터커넥션 구조들(273) 중 하나는 비트라인(269)에 연결될 수 있다.
도 12는 주변회로의 트랜지스터들(310) 및 트랜지스터들(310)에 연결된 제2 인터커넥션 구조들(323)을 나타내는 단면도이다.
도 12를 참조하면, 주변회로를 구성하는 다수의 트랜지스터들(310)을 포함하는 제2 기판(301)이 제공될 수 있다.
제2 기판(301)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth) 방식을 통해 형성된 에피택시얼막일 수 있다.
트랜지스터들(310)은 소자 분리막들(isolation layers; 303)에 의해 구획된 제2 기판(301)의 활성영역들에 배치될 수 있다. 트랜지스터들(310) 각각은 그에 대응하는 활성영역 상에 배치된 게이트 절연막(313), 게이트 절연막(313) 상에 배치된 게이트 전극(315), 게이트 전극(315) 양측의 활성영역 내부에 형성된 접합영역들(junctions; 311A, 311B)을 포함할 수 있다.
트랜지스터들(310)을 포함하는 제2 기판(301) 상에 제2 인터커넥션 구조들(323)을 형성할 수 있다. 제2 인터커넥션 구조들(323)은 트랜지스터들(310)을 포함하는 주변회로를 덮도록 연장된 제2 절연구조(321) 내부에 매립될 수 있다. 제2 인터커넥션 구조들(323) 중 일부는 트랜지스터들(310)에 연결될 수 있다.
도 13은 제1 인터커넥션 구조들(273) 및 제2 인터커넥션 구조들(323)을 서로 연결하는 단계와, 도 11에 도시된 제1 기판(201)을 제거하는 단계를 나타내는 단면도이다.
도 13을 참조하면, 제1 인터커넥션 구조들(273) 및 제2 인터커넥션 구조들(323)이 서로 마주하도록 제2 기판(301) 상에 도 11에 도시된 제1 기판(201)을 정렬할 수 있다. 이 후, 제1 인터커넥션 구조들(273)이 그에 대응하는 제2 인터커넥션 구조들(323)에 부착될 수 있도록 본딩 공정을 수행할 수 있다.
이어서, 제1 보호막(203)이 노출되도록 도 11에 도시된 제1 기판(201)을 제거할 수 있다. 제1 기판(201)을 제거하는 단계는 연마공정을 포함할 수 있고, 제1 보호막(203)은 연마공정 진행시 정지막 역할을 할 수 있다.
도 14는 제3 슬릿(401)을 형성하는 단계를 나타내는 단면도이다.
제3 슬릿(401)은 제1 셀렉트 게이트막(207) 및 제2 셀렉트 게이트막(259A) 각각을 소스 셀렉트 라인들로 분리할 수 있다. 제3 슬릿(401)은 제1 블로킹 절연패턴(253A) 일부를 도 15d에 도시된 제3 셀렉트 게이트막(411S)으로 대체하는 경로로 이용될 수 있다. 제3 슬릿(401)은 제1 셀렉트 게이트막(207)의 바닥면(207BS)으로부터 제1 셀렉트 게이트막(207) 및 제2 셀렉트 게이트막(259A)을 식각하여 형성될 수 있다. 제3 슬릿(401)은 제1 보호막(203), 산화막(205), 제1 셀렉트 게이트막(207), 제1 블로킹 절연패턴(253A) 및 제2 셀렉트 게이트막(259A)을 관통하도록 연장될 수 있다.
도 15a 내지 도 15d는 제3 셀렉트 게이트막(411S)을 형성하는 단계를 나타내는 확대 단면도들이다.
도 15a를 참조하면, 제3 슬릿(401)에 의해 채널구조들(220A) 사이에서 제1 셀렉트 게이트막(207), 제1 블로킹 절연패턴(253A), 및 제2 셀렉트 게이트막(259A)의 확산 베리어막(255A)이 노출될 수 있다. 제3 슬릿(401)은 층간 절연막들(213) 및 제2 도전패턴들(259B)을 관통하지 않은 얕은 깊이로 형성된다. 따라서, 제3 슬릿(401)을 형성하기 위한 식각 공정의 난이도를 낮출 수 있다.
도 15b를 참조하면, 제3 슬릿(401)을 통해 도 15a에 도시된 제1 블로킹 절연패턴(253A)의 일부를 제거할 수 있다. 이 때, 도 15a에 도시된 확산 베리어막(255A)의 일부가 제거될 수 있다. 이로써, 제1 셀렉트 게이트막(207)과 제2 셀렉트 게이트막의 금속막(257A) 사이에 개구부(403)가 정의될 수 있다.
도전패턴들(259B) 각각의 확산 베리어막(255B)과 제2 블로킹 절연패턴(253B)은 제3 슬릿(401)의 바닥면에 배치된 층간 절연막(213)에 의해 보호될 수 있다.
제3 슬릿(401)에 인접한 채널구조들(220A) 각각의 측벽 상에 형성된 메모리막(223A)이 개구부(403)에 의해 노출될 수 있다. 채널구조들(220A) 각각의 채널막(225A)은 메모리막(223A)에 의해 개구부(403)로부터 차단될 수 있다. 개구부(403)는 제2 셀렉트 게이트막의 금속막(257A)과 이에 인접한 층간 절연막(213) 사이로 연장될 수 있다.
도 15c를 참조하면, 제3 슬릿(401)을 통해 제1 셀렉트 게이트막(207)과 제2 셀렉트 게이트막의 금속막(257A)을 연결하는 연결막(411)을 형성할 수 있다. 연결막(411)은 도 15b에 도시된 개구부(403)를 채우도록 형성될 수 있다.
연결막(411)은 제1 셀렉트 게이트막(207)과 제2 셀렉트 게이트막의 금속막(257A)간 오믹콘택(ohmic contact)을 제공할 수 있고, 금속막(257A)으로부터의 금속이 확산되는 것을 방지하는 확산 베리어 역할을 할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 연결막(411)은 티타늄(Ti) 및 티타늄 질화물(TiN)을 포함하거나, 티타늄 질화물(TiN)을 포함하거나, 티타늄 실리사이드물(TiSi)을 포함할 수 있다.
도 15d를 참조하면, 도 15c에 도시된 제3 슬릿(401) 내부의 연결막(411) 일부를 제거하여 층간 절연막(213)을 노출시킬 수 있다. 이로써, 연결막(411)은 제3 슬릿(401)에 의해 제3 셀렉트 게이트막들(411S)로 분리될 수 있다.
도 16a 내지 도 16c는 공통소스라인(423)을 형성하는 단계를 나타내는 단면도들이다.
도 16a를 참조하면, 도 15d에 도시된 제3 슬릿(401)을 절연물(421)로 채울 수 있다.
도 16b를 참조하면, 메모리막(223A)이 노출되도록 도 16a에 도시된 제1 보호막(203)을 제거할 수 있다. 이 때, 산화막(205) 및 더미 메모리막(223B)이 노출될 수 있다.
이 후, 채널막(225A)이 노출되도록 메모리막(223A)의 노출된 영역을 제거할 수 있다. 이 때, 더미 메모리막(223B)의 노출된 영역이 제거되고, 더미 채널막(225B)이 노출될 수 있다. 또한, 절연물(421)의 일부, 수직구조체(261)의 일부, 및 산화막(205)의 일부가 식각될 수 있다.
이어서, 산화막(205)을 타겟으로 하는 소스 게이트 절연막의 두께로 제어하기 위한 식각공정을 수행할 수 있다.
도 16c를 참조하면, 산화막(205) 상에 채널막(225A)에 연결된 공통소스라인(423)을 형성할 수 있다. 이 때, 더미 채널막(225B)이 공통소스라인(423)에 연결될 수 있다.
공통소스라인(423)은 수직구조체(261) 및 절연물(421)을 덮도록 연장될 수 있다. 공통소스라인(423)은 불순물을 포함하는 반도체막을 포함할 수 있다. 일 실시 예로서, 공통소스라인(423)은 n형 불순물을 포함하는 도프트 실리콘막을 포함할 수 있다.
공통소스라인(423) 내부의 n형 불순물은 채널구조들(220A) 각각의 채널막(225A) 내부로 확산될 수 있다. 이로써, 공통소스라인(423)에 인접한 채널막(225A) 단부에 정션 오버랩 영역이 정의될 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템(1100)의 구성을 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 3, 도 4a, 도 4b, 도 5a, 도 5b, 도 6, 도 7a 내지 도 7c를 참조하여 설명한 소스 셀렉트 라인들 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 메모리 장치(1120)는 소스 셀렉트 분리구조에 의해 분리된 소스 셀렉트 라인들을 포함할 수 있고, 소스 셀렉트 라인들 각각은 소스 셀렉트 분리구조에 인접한 단부를 포함할 수 있다. 소스 셀렉트 라인들 각각의 단부는 셀 적층체에 중첩된 제1 셀렉트 게이트막, 제1 셀렉트 게이트막과 셀 적층체 사이에 배치된 제2 셀렉트 게이트막 및 제1 셀렉트 게이트막과 제2 셀렉트 게이트막 사이에 배치된 제3 셀렉트 게이트막을 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit: 1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 18은 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타낸 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 17을 참조하여 설명한 바와 같이, 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
SSL, SSL1, SSL2, SSL3, SSL4: 소스 셀렉트 라인
181, 187S, 189, 185S, 207, 259A, 411S: 셀렉트 게이트막
Ss, Ss1, Ss2, Ss3: 소스 셀렉트 분리구조
183S1, 183S2, 183C, 253A, 253B: 블로킹 절연패턴
CH1, CH2, CH3, CH4, CH, 220A: 채널구조
ML, 223A: 메모리막 IL, 213: 층간 절연막
WL: 워드라인 STc: 셀 적층체
AR1: 제1 영역 AR2: 제2 영역
DSLa, DSLa1 내지 DSLa3, DSLb, DSLb1 내지 DSLb3: 드레인 셀렉트 라인
CSL, 423: 공통소스라인 BL, 269: 비트라인
TR, 310: 주변회로의 트랜지스터 123, 173, 273, 323: 인터커넥션 구조
201: 제1 기판 301: 제2 기판
203, 215: 보호막 205: 산화막
211: 희생막 221A: 채널홀
251A, 251B: 수평공간 CP1 내지 CPn, 259B: 도전패턴
241A, 241B, 401: 슬릿

Claims (20)

  1. 제1 방향으로 연장된 제1 채널구조 및 제2 채널구조;
    상기 제1 방향으로 교대로 배치되고, 상기 제1 채널구조 및 상기 제2 채널구조를 감싸도록 연장된 층간 절연막 및 워드라인을 포함하는 셀 적층체;
    상기 셀 적층체의 제1 영역에 중첩되고, 상기 제1 채널구조를 감싸는 제1 소스 셀렉트 라인; 및
    상기 셀 적층체의 제2 영역에 중첩되고, 상기 제2 채널구조를 감싸는 제2 소스 셀렉트 라인을 포함하고,
    상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인 각각은,
    상기 셀 적층체에 중첩된 제1 셀렉트 게이트막, 상기 제1 셀렉트 게이트막과 상기 셀 적층체 사이에 배치된 제2 셀렉트 게이트막, 및 상기 제1 셀렉트 게이트막과 상기 제2 셀렉트 게이트막 사이에 배치된 제3 셀렉트 게이트막을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 소스 셀렉트 라인의 상기 제3 셀렉트 게이트막은 상기 제1 채널구조의 측벽 상으로부터 상기 제1 소스 셀렉트 라인의 상기 제2 셀렉트 게이트막과 상기 셀 적층체 사이로 연장되고,
    상기 제2 소스 셀렉트 라인의 상기 제3 셀렉트 게이트막은 상기 제2 채널구조의 측벽 상으로부터 상기 제2 소스 셀렉트 라인의 상기 제2 셀렉트 게이트막과 상기 셀 적층체 사이로 연장된 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 영역과 상기 제2 영역 사이에 배치된 상기 셀 적층체의 제3 영역에 중첩되고, 상기 제1 소스 셀렉트 라인과 상기 제2 소스 셀렉트 라인을 서로 분리시키는 소스 셀렉트 분리구조;
    상기 제1 소스 셀렉트 라인 및 상기 셀 적층체의 상기 제1 영역을 관통하고, 상기 소스 셀렉트 분리구조로부터 상기 제1 채널구조보다 더 멀리 이격된 제3 채널구조; 및
    상기 제2 소스 셀렉트 라인 및 상기 셀 적층체의 상기 제2 영역을 관통하고, 상기 소스 셀렉트 분리구조로부터 상기 제2 채널구조보다 더 멀리 이격된 제4 채널구조를 더 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제1 채널구조와 상기 제3 채널구조 사이에서 상기 제1 소스 셀렉트 라인의 상기 제2 셀렉트 게이트막을 감싸는 제1 블로킹 절연패턴; 및
    상기 제2 채널구조와 상기 제4 채널구조 사이에서 상기 제2 소스 셀렉트 라인의 상기 제2 셀렉트 게이트막을 감싸는 제2 블로킹 절연패턴을 더 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 채널구조 및 상기 제2 채널구조를 감싸도록 연장된 드레인 셀렉트 라인을 더 포함하는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 제1 셀렉트 게이트막은 상기 제2 셀렉트 게이트막 및 상기 제3 셀렉트 게이트막보다 두꺼운 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제2 셀렉트 게이트막은 상기 제1 셀렉트 게이트막 및 상기 제3 셀렉트 게이트막보다 낮은 저항을 갖는 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 제3 셀렉트 게이트막은 상기 제1 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막보다 얇은 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 워드라인은 상기 제1 셀렉트 게이트막 보다 낮은 저항을 갖는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제2 셀렉트 게이트막은 상기 워드라인과 동일한 도전물을 포함하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 제1 소스 셀렉트 라인 및 상기 제2 소스 셀렉트 라인에 중첩되도록 연장되고, 상기 제1 채널구조 및 상기 제2 채널구조 각각의 일단에 접촉된 공통소스라인;
    상기 셀 적층체 아래에 배치된 주변회로의 트랜지스터;
    상기 트랜지스터와 상기 셀 적층체 사이에 배치되고, 상기 제1 채널구조 및 상기 제2 채널구조 각각의 타단에 연결된 비트라인; 및
    상기 트랜지스터와 상기 비트라인 사이에 배치되고, 상기 트랜지스터와 상기 비트라인을 연결하는 인터커넥션 구조들을 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 제1 방향에 교차하는 평면에서, 상기 제3 셀렉트 게이트막의 폭은 상기 제1 셀렉트 게이트막의 폭 및 상기 제2 셀렉트 게이트막의 폭보다 좁은 반도체 메모리 장치.
  13. 제1 기판에 마주하는 바닥면을 갖는 제1 셀렉트 게이트막을 형성하는 단계;
    상기 제1 셀렉트 게이트막에 중첩된 제2 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막 상에 교대로 적층된 층간 절연막들 및 도전패턴들을 포함하는 적층체를 형성하는 단계;
    상기 제1 기판을 제거하는 단계; 및
    상기 제1 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막을 관통하는 슬릿이 형성되도록 상기 제1 셀렉트 게이트막의 상기 바닥면으로부터 상기 제1 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막을 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 적층체를 형성하는 단계는,
    상기 제1 셀렉트 게이트막 상에 희생막들 및 상기 층간 절연막들을 교대로 적층하는 단계;
    상기 희생막들을 제거하여 수평공간들이 개구하는 단계;
    상기 수평공간들 각각의 표면 상에 블로킹 절연막을 형성하는 단계; 및
    상기 블로킹 절연막의 표면 상에 상기 수평공간들 각각의 내부를 채우는 도전물을 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 수평공간들은,
    상기 제2 셀렉트 게이트막으로 채워지는 제1 수평공간, 및 상기 도전패턴들로 채워지는 제2 수평공간들을 포함하고,
    상기 슬릿은 상기 제1 수평공간에 배치된 상기 블로킹 절연막을 관통하도록 연장된 반도체 메모리 장치의 제조방법.
  16. 제 15 항에 있어서,
    상기 슬릿을 통해 상기 제1 수평공간에 배치된 상기 블로킹 절연막을 제3 셀렉트 게이트막으로 대체하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 14 항에 있어서,
    상기 제1 셀렉트 게이트막을 형성하기 전,
    상기 제1 기판 상에 보호막 및 산화막을 형성하는 단계를 더 포함하고,
    상기 희생막들을 제거하기 전,
    상기 희생막들, 상기 층간 절연막들, 상기 제1 셀렉트 게이트막 및 상기 산화막을 관통하고 상기 보호막을 노출하는 채널홀을 형성하는 단계;
    상기 채널홀의 표면 상에 메모리막을 형성하는 단계; 및
    상기 메모리막 상에 상기 채널홀을 채우는 채널구조를 형성하는 단계를 더 포함하고,
    상기 슬릿은 상기 보호막 및 상기 산화막을 관통하는 반도체 메모리 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 기판을 제거하기 전,
    상기 채널구조에 연결된 비트라인을 형성하는 단계;
    상기 비트라인에 연결된 제1 인터커넥션 구조를 형성하는 단계;
    주변회로를 포함하는 제2 기판을 제공하는 단계;
    상기 주변회로에 연결된 제2 인터커넥션 구조를 형성하는 단계; 및
    상기 제1 인터커넥션 구조 및 상기 제2 인터커넥션 구조가 서로 마주하도록 상기 제1 인터커넥션 구조에 상기 제2 인터커넥션 구조를 부착하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 제1 기판을 제거하는 단계는 상기 보호막이 노출되도록 실시되는 반도체 메모리 장치의 제조방법.
  20. 제 17 항에 있어서,
    상기 슬릿을 통해 상기 제1 셀렉트 게이트막 및 상기 제2 셀렉트 게이트막을 연결하는 제3 셀렉트 게이트막을 형성하는 단계;
    상기 슬릿을 절연물로 채우는 단계;
    상기 메모리막이 노출되도록 상기 보호막을 제거하는 단계;
    상기 채널구조가 노출되도록 상기 메모리막의 노출된 영역을 제거하는 단계; 및
    상기 채널구조의 노출된 영역에 연결된 공통소스라인을 상기 산화막 상에 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
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