KR20220151473A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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KR20220151473A
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Abstract

본 기술에 따른 반도체 메모리 장치는 비트라인; 상기 비트라인 상의 공통소스패턴; 상기 공통소스패턴에 접촉되고, 상기 비트라인을 향해 연장된 채널막; 상기 비트라인과 상기 공통소스패턴 사이에 배치되고, 상기 채널막의 제1 부분을 감싸는 충진 절연막; 상기 비트라인과 상기 충진 절연막 사이에 배치되고, 상기 채널막의 제2 부분을 감싸는 게이트 적층체; 상기 충진 절연막의 측벽 상의 제1 식각 정지패턴; 상기 제1 식각 정지패턴과 상기 충진 절연막 사이의 제2 식각 정지패턴; 및 상기 게이트 적층체와 상기 채널막 사이의 메모리 패턴을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD OF THE SAME}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 3차원 반도체 메모리 장치는 3차원으로 배열된 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들이 3차원으로 배열됨에 따라, 복수의 메모리 셀들에 의해 점유되는 기판의 면적이 감소될 수 있으므로, 반도체 메모리 장치의 집적도를 향상시킬 수 있다.
3차원 반도체 메모리 장치를 제조하는 과정에서 발생되는 다양한 원인에 의해 3차원 반도체 메모리 장치의 동작 신뢰성이 열화될 수 있다.
본 발명의 실시 예는 동작 신뢰성을 향상시킬 수 있는 반도체 메모리 장치 및 그 제조방법을 제공할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 비트라인; 상기 비트라인 상의 공통소스패턴; 상기 공통소스패턴에 접촉되고, 상기 비트라인을 향해 연장된 채널막; 상기 비트라인과 상기 공통소스패턴 사이에 배치되고, 상기 채널막의 제1 부분을 감싸는 충진 절연막; 상기 비트라인과 상기 충진 절연막 사이에 배치되고, 상기 채널막의 제2 부분을 감싸는 게이트 적층체; 상기 충진 절연막의 측벽 상의 제1 식각 정지패턴; 상기 제1 식각 정지패턴과 상기 충진 절연막 사이의 제2 식각 정지패턴; 및 상기 게이트 적층체와 상기 채널막 사이의 메모리 패턴을 포함할 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법은 기판에 홈(groove)을 형성하는 단계; 상기 홈의 표면을 따라 제1 식각 정지막 및 제2 식각 정지막을 순차로 적층하는 단계; 상기 홈의 중심영역이 채워지도록, 상기 제2 식각 정지막 상에 충진 절연막을 형성하는 단계; 상기 충진 절연막 상의 게이트 적층체, 상기 게이트 적층체 및 상기 충진 절연막을 관통하는 홀, 상기 홀의 표면을 따라 연장된 메모리막 및 상기 메모리막 상의 채널막을 포함하는 예비 메모리 셀 어레이를 형성하는 단계; 상기 게이트 적층체를 향하는 방향과 상반된 방향을 향하는 상기 기판의 배면으로부터 상기 기판의 일부를 제거함으로써, 상기 제1 식각 정지막을 노출하는 단계; 상기 제2 식각 정지막이 노출되도록 상기 제1 식각 정지막의 일부를 선택적으로 제거하는 단계; 상기 메모리막이 노출되도록 상기 제2 식각 정지막의 일부를 선택적으로 제거하는 단계; 및 상기 채널막이 노출되도록 상기 메모리막의 일부를 선택적으로 제거하는 단계를 포함할 수 있다.
본 기술에 따르면, 기판의 홈 내부에 배치된 제1 식각 정지막, 제2 식각 정지막 및 충진 절연막 사이의 식각 선택비를 이용함으로써, 채널막을 노출시키기 위한 공정 진행 시, 채널막이 손상되는 현상을 줄일 수 있다. 이로써, 본 기술은 채널막의 손상에 의해 야기되는 누설전류를 줄일 수 있으므로, 반도체 메모리 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 개략적으로 나타내는 도면이다.
도 2는 도 1에 도시된 메모리 셀 어레이를 나타내는 회로도이다.
도 3a 및 도 3b는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 단면도들이다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 5a 내지 도 5c는 보호패턴을 형성하는 단계 및 예비 메모리 셀 어레이를 형성하는 단계를 나타내는 단면도들이다.
도 6은 제1 인터커넥션 및 제1 도전성 본딩패드를 형성하는 단계를 나타내는 단면도이다.
도 7은 주변회로구조, 제2 인터커넥션 및 제2 도전성 본딩패드를 포함하는 구조에 제1 도전성 본딩패드를 본딩하는 단계를 나타내는 단면도이다.
도 8a 내지 도 8d는 채널막을 노출하는 단계를 나타내는 단면도들이다.
도 9는 도프트 반도체막을 형성하는 단계를 나타내는 단면도이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 메모리 셀 어레이를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 복수의 비트라인들(BL), 공통소스패턴(CSL) 및 메모리 블록(10)을 포함할 수 있다.
복수의 비트라인들(BL)은 서로 이격되며, 서로 나란하게 연장될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 X축 방향으로 서로 이격될 수 있고, Y축 방향으로 연장될 수 있다. 본 발명은 이에 제한되지 않는다.
공통소스패턴(CSL)은 메모리 블록(10)을 사이에 두고 복수의 비트라인들(BL)에 중첩될 수 있다. 공통소스패턴(CSL)은 XY평면에서 확장될 수 있다.
메모리 블록(10)은 복수의 비트라인들(BL)과 공통소스패턴(CSL) 사이에 배치될 수 있다. 메모리 블록(10)은 복수의 메모리 셀 스트링들을 포함할 수 있다. 각각의 메모리 셀 스트링은 셀 플러그의 채널막을 통해 그에 대응하는 비트라인(BL)뿐 아니라 공통소스패턴(CSL)에 접속될 수 있다.
도 2는 도 1에 도시된 메모리 셀 어레이(MCA)를 나타내는 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 비트라인들(BL)에 각각 접속된 복수의 메모리 셀 스트링들(CS)을 포함할 수 있다. 복수의 메모리 셀 스트링들(CS)은 공통소스패턴(CSL)에 병렬로 접속될 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 드레인 셀렉트 트랜지스터(DST), 복수의 메모리 셀들(MC) 및 적어도 하나의 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다.
복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)와 소스 셀렉트 트랜지스터(SST) 사이에 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC)은 소스 셀렉트 트랜지스터(SST)를 경유하여 공통소스패턴(CSL)에 접속될 수 있다. 복수의 메모리 셀들(MC)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
복수의 메모리 셀들(MC)은 복수의 워드라인들(WL)에 각각 연결될 수 있다. 복수의 메모리 셀들(MC)의 동작은 복수의 워드라인들(WL)에 인가되는 게이트 신호들에 의해 제어될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 게이트 신호에 의해 제어될 수 있다. 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)은 서로 이격되어 적층된 도전패턴들에 의해 구현될 수 있다.
도 3a 및 도 3b는 도 1에 도시된 메모리 셀 어레이(MCA)에 대한 일 실시 예를 나타내는 단면도들이다. 도 3a는 복수의 비트라인들(BL)에 교차되는 방향을 따라 절취한 메모리 셀 어레이(MCA)에 대한 단면도이고, 도 3b는 도 3a에 도시된 A 영역에 대한 확대 단면도이다.
도 3a 및 도 3b를 참조하면, 메모리 셀 어레이(MCA)는 비트라인(BL), 게이트 적층체(GST), 셀 플러그(CPL), 충진 절연막(107), 제1 식각 정지패턴(103P), 제2 식각 정지패턴(105P) 및 공통소스패턴(CSL)을 포함할 수 있다.
공통소스패턴(CSL) 및 비트라인(BL)은 신호를 전송하는 도전성 패턴들로서, 다양한 도전물을 포함할 수 있다. 공통소스패턴(CSL)은 비트라인(BL) 상에 배치될 수 있다. 공통소스패턴(CSL)은 비트라인(BL)으로부터 Z축 방향으로 이격될 수 있다. 공통소스패턴(CSL)은 도프트 반도체막(185)을 포함할 수 있다. 도프트 반도체막(185)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(185)은 n형 불순물을 포함할 수 있다.
게이트 적층체(GST) 및 충진 절연막(107)은 비트라인(BL)과 공통소스패턴(CSL) 사이에 배치될 수 있고, Z축 방향으로 순차로 배치될 수 있다. 달리 표현하면, 충진 절연막(107)은 비트라인(BL)과 공통소스패턴(CSL) 사이에 배치될 수 있고, 게이트 적층체(GST)는 비트라인(BL)과 충진 절연막(107) 사이에 배치될 수 있다.
게이트 적층체(GST)는 제1 층간 절연막(111) 및 제1 층간 절연막(111)과 비트라인(BL) 사이의 복수의 도전패턴들(113) 및 복수의 제2 층간 절연막들(115)을 포함할 수 있다. 복수의 도전패턴들(113) 및 복수의 제2 층간 절연막들(115)은 Z축 방향으로 한층씩 교대로 배치될 수 있다.
제1 층간 절연막(111)과 각각의 제2 층간 절연막(115)은 서로 동일한 절연물을 포함할 수 있다. 일 실시 예로서, 제1 층간 절연막(111)과 제2 층간 절연막(115)은 실리콘 산화물을 포함할 수 있다.
복수의 도전패턴들(113)은 복수의 제2 층간 절연막들(115)에 의해 서로 절연될 수 있다. 복수의 도전패턴들(113) 중 공통소스패턴(CSL)에 인접한 적어도 하나의 도전패턴은 도 2를 참조하여 설명한 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 복수의 도전패턴들(113)중 비트라인(BL)에 인접한 적어도 하나의 도전패턴은 도 2를 참조하여 설명한 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 복수의 도전패턴들(113) 중, 소스 셀렉트 라인과 드레인 셀렉트 라인 사이의 도전패턴은 도 2를 참조하여 설명한 워드라인(WL)으로 이용될 수 있다.
제1 식각 정지패턴(103P)은 충진 절연막(107)의 측벽(SW1) 상에 배치될 수 있다. 제2 식각 정지패턴(105P)은 제1 식각정지패턴(103P) 및 충진 절연막(107) 사이에 배치될 수 있다. 제1 식각 정지패턴(103P)과 제2 식각 정지패턴(105P)은 충진 절연막(107)과 실질적으로 동일한 레벨에 배치될 수 있다.
메모리 셀 어레이(MCA)는 제1 식각 정지패턴(103P)의 측벽(SW2) 상의 반도체 패턴(101P)을 더 포함할 수 있다. 반도체 패턴(101P)은 충진 절연막(107)과 실질적으로 동일한 레벨에 배치될 수 있다. 반도체 패턴(101P)은 반도체 웨이퍼로 구성될 수 있다.
상술한 본 발명의 실시 예에 따르면, 서로 상이한 물질로 구성될 뿐 아니라 상대적으로 큰 부피의 반도체 패턴(101P)과 충진 절연막(107)이 라이너 타입의 제1 식각 정지패턴(103P) 및 제2 식각 정지패턴(105P)에 의해 서로 이격될 수 있다. 제1 식각 정지패턴(103P)은 반도체 패턴(101P)과 계면을 형성하고, 제2 식각 정지패턴(105P)은 충진 절연막(107)과 계면을 형성할 수 있다. 본 발명의 실시 예에 따르면, 제1 식각 정지패턴(103P) 및 제2 식각 정지패턴(105P)이 버퍼역할을 함으로써, 반도체 패턴(101P)과 충진 절연막(107) 사이의 스트레스가 완화될 수 있다.
Z축에 교차하는 평면적 관점에서, 게이트 적층체(GST) 및 공통소스패턴(CSL)은 충진 절연막(107)에 비해 넓게 형성될 수 있다. 예를 들어, 게이트 적층체(GST) 및 공통소스패턴(CSL)은 제1 식각 정지패턴(103P), 제2 식각 정지패턴(105P) 및 반도체 패턴(101P)에 중첩되도록 연장될 수 있다. 반도체 패턴(101P)은 제1 층간 절연막(111)에 의해 도전패턴(113)으로부터 절연될 수 있다.
셀 플러그(CPL)는 메모리 패턴(121P), 채널막(123), 코어 절연패턴(125P) 및 캡핑패턴(127P)을 포함할 수 있다.
채널막(123)은 실리콘 등의 반도체막을 포함할 수 있다. 채널막(123)은 공통소스패턴(CSL)의 도프트 반도체막(185)에 접촉되고, 비트라인(BL)을 향해 연장될 수 있다. 채널막(123)은 충진 절연막(107)으로 둘러싸인 제1 부분(P1) 및 게이트 적층체(GST)로 둘러싸인 제2 부분(P2)을 포함할 수 있다. 채널막(123)에 가해지는 스트레스는 상술한 바와 같이 버퍼 역할을 하는 제1 식각 정지패턴(103P)과 제2 식각 정지패턴(105P)에 의해 완화될 수 있다.
메모리 패턴(121P)은 채널막(123)의 제1 부분(P1)과 게이트 적층체(GST) 사이에 배치될 수 있다. 메모리 패턴(121P)은 채널막(123)의 제2 부분(P2)과 충진 절연막(107) 사이로 연장될 수 있다. 메모리 패턴(121P)은 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 블로킹 절연막(BI)은 금속 산화막, 실리콘 산화막 등을 포함할 수 있다. 데이터 저장막(DS)은 파울러 노드하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 구성될 수 있다. 상기 물질막은 전하 트랩이 가능한 질화막을 포함할 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 데이터 저장막(DS)은 나노닷 등을 포함할 수 있다. 터널 절연막(TI)은 전하 터널링이 가능한 절연물을 포함할 수 있다. 일 실시 예로서, 터널 절연막(TI)은 실리콘 산화막을 포함할 수 있다.
코어 절연패턴(125P) 및 캡핑패턴(127P)은 채널막(123)의 중심영역에 배치될 수 있다.
코어 절연패턴(125P)은 도프트 반도체막(185)을 향하는 표면(SU)을 가질 수 있다. 코어 절연패턴(125P)의 표면(SU)은 코어 절연패턴(125P)과 도프트 반도체막(185) 사이로 연장된 채널막(123)의 제1 부분(P1)에 의해 도프트 반도체막(185)으로부터 이격될 수 있다. 달리 표현하면, 도프트 반도체막(185)은 채널막(123)을 사이에 두고 코어 절연패턴(125P)에 중첩될 수 있다.
캡핑패턴(127P)은 코어 절연패턴(125P)과 비트라인(BL) 사이에 배치될 수 있다. 캡핑패턴(127P)은 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 캡핑패턴(127P)은 n형 불순물을 포함하는 도프트 실리콘막을 포함할 수 있다.
캡핑패턴(127P) 및 도프트 반도체막(185)의 도전형 불순물들(예를 들어, n형 불순물)은 채널막(123) 내부로 확산될 수 있다. 이로써, 캡핑패턴(127P) 및 도프트 반도체막(185)에 인접한 채널막(123)의 양단은 도전형 불순물을 포함할 수 있다.
제1 식각 정지패턴(103P), 제2 식각 정지패턴(105P) 및 충진 절연막(107)은 반도체 메모리 장치를 제조하는 과정에서 채널막(123)의 손상을 줄일 수 있도록 식각 선택비를 고려하여 설계될 수 있다. 제1 식각 정지패턴(103P)은 반도체 패턴(101P)을 구성하는 반도체 웨이퍼에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다. 일 실시 예로서, 제1 식각 정지패턴(103P)은 산화막을 포함할 수 있다. 충진 절연막(107)은 제2 식각 정지패턴(105P)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 충진 절연막(107)은 질화막 및 산화막 중 적어도 어느 하나를 포함할 수 있고, 제2 식각 정지패턴(105P)은 실리콘막을 포함할 수 있다. 제2 식각 정지패턴(105P)은 제1 층간 절연막(111)에 의해 도전패턴(113)으로부터 절연될 수 있다.
채널막(123)은 제2 부분(P2)으로부터 게이트 적층체(GST)보다 비트라인(BL)을 향해 돌출된 제3 부분(P3)을 포함할 수 있다. 메모리 패턴(121P) 및 캡핑패턴(127P)은 제3 부분(P3)을 따라 비트라인(BL)을 향해 연장될 수 있다.
메모리 셀 어레이(MCA)는 게이트 적층체(GST)와 비트라인(BL) 사이에 배치되는 적어도 한층의 절연막을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(MCA)는 게이트 적층체(GST)와 비트라인(BL) 사이의 제1 절연막(131), 제1 절연막(131)과 비트라인(BL) 사이의 제2 절연막(135) 및 제2 절연막(135)과 비트라인(BL) 사이의 제3 절연막(139)을 포함할 수 있다. 제1 절연막(131)은 비트라인(BL)을 향하는 셀 플러그(CPL)의 단부를 덮을 수 있다.
비트라인(BL)은 제3 절연막(139)에 중첩된 제4 절연막(143)을 관통할 수 있다. 비트라인(BL)은 비트라인-채널간 연결구조(BCC)를 경유하여 셀 플러그(CPL)의 캡핑패턴(127P)에 접속될 수 있다. 비트라인-채널간 연결구조(BCC)는 다양한 구조의 도전패턴들을 포함할 수 있다. 일 실시 예로서, 비트라인-채널간 연결구조(BCC)는 캡핑패턴(127P)으로부터 제1 절연막(131)을 관통하도록 연장된 제1 도전성 플러그(133), 제1 도전성 플러그(133)로부터 제2 절연막(135)을 관통하도록 연장된 도전성 패드(137) 및 도전성 패드(137)로부터 제3 절연막(139)을 관통하도록 연장된 제2 도전성 플러그(141)를 포함할 수 있다.
도 4a 및 도 4b는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 도 4a는 도 3a에 도시된 메모리 셀 어레이(MCA) 상에 배치되는 구조에 대한 일 실시 예를 나타내는 단면도이고, 도 4b는 도 3a에 도시된 메모리 셀 어레이(MCA) 아래에 배치되는 구조에 대한 일 실시 예를 나타내는 단면도이다.
도 4a를 참조하면, 반도체 메모리 장치의 공통소스패턴(CSL)은 도 3a 및 도 3b를 참조하여 설명한 메모리 셀 어레이(MCA)의 도프트 반도체막(185) 이외에, 도프트 반도체막(185) 상에 배치된 금속 배리어막(191) 및 금속막(193)을 더 포함할 수 있다. 공통소스패턴(CSL)의 저항은 금속막(193)에 의해 감소될 수 있다.
도 4b를 참조하면, 반도체 메모리 장치는 주변회로구조(200), 제1 인터커넥션(153), 제2 인터커넥션(230), 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)를 포함할 수 있다. 주변회로구조(200), 제1 인터커넥션(153), 제2 인터커넥션(230), 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)는 도 3a 및 도 3b를 참조하여 설명한 메모리 셀 어레이(MCA) 하부에 배치될 수 있다.
주변회로구조(200)는 반도체 기판(201) 및 복수의 트랜지스터들(TR)을 포함할 수 있다. 반도체 기판(201)은 실리콘, 게르마늄 등을 포함할 수 있다. 반도체 기판(201)은 소자 분리막들(isolation layers; 203)에 의해 구획된 활성영역들을 포함할 수 있다.
복수의 트랜지스터들(TR)은 메모리 셀 어레이(MCA)의 동작을 제어하기 위한 주변 회로를 구성할 수 있다. 일 실시 예로서, 복수의 트랜지스터들(TR)은 비트라인(BL)을 제어하기 위한 페이지 버퍼회로의 트랜지스터를 포함할 수 있다. 각각의 트랜지스터(TR)는 게이트 절연막(205), 게이트 전극(207) 및 접합영역들(junctions: 201J)을 포함할 수 있다. 게이트 절연막(205) 및 게이트 전극(207)은 기판(201)의 활성영역 상에 적층될 수 있다. 접합영역들(201J)은 소스 영역 및 드레인 영역으로서 제공될 수 있다. 접합영역들(201J)은 게이트 전극(207) 양측에서 노출된 활성영역 내부에 n형 불순물 및 p형 불순물 중 적어도 어느 하나를 도핑함으로써 제공될 수 있다.
반도체 기판(201) 및 복수의 트랜지스터들(TR)은 주변 회로측 절연구조(210)로 덮일 수 있다.
제1 인터커넥션(153) 및 제1 도전성 본딩패드(155)는 주변 회로측 절연구조(210)과 도 3a 및 도 3b를 참조하여 설명한 메모리 셀 어레이(MCA) 사이에 배치된 셀 어레이측 절연구조(151) 내부에 형성될 수 있다. 셀 어레이측 절연구조(151)는 단일층의 절연막 또는 2중층 이상의 절연막들을 포함할 수 있다. 제1 인터커넥션(153)은 다양한 구조의 도전패턴을 포함할 수 있다. 제1 도전성 본딩패드(155)는 제1 인터커넥션(153)을 경유하여 비트라인(BL)에 접속될 수 있다.
제2 인터커넥션(230) 및 제2 도전성 본딩패드(231)는 주변 회로측 절연구조(210) 내부에 형성될 수 있다. 주변 회로측 절연구조(210)는 2중층 이상의 절연막들을 포함할 수 있다. 제2 인터커넥션(230)은 트랜지스터(TR)에 접속된 복수의 도전패턴들(211, 213, 215, 217, 219, 221, 223, 225)을 포함할 수 있다. 복수의 도전패턴들(211, 213, 215, 217, 219, 221, 223, 225)은 다양한 구조로 형성될 수 있다. 제2 도전성 본딩패드(231)는 제2 인터커넥션(230)을 경유하여 트랜지스터(TR)에 접속될 수 있다.
제1 인터커넥션(153)과 제2 인터커넥션(230)은 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)의 상호 접속구조에 의해 서로 연결될 수 있다. 일 실시 예로서, 제1 도전성 본딩패드(155) 및 제2 도전성 본딩패드(231)는 본딩공정에 의해 서로 결합될 수 있다.
상술한 구조에 따르면, 비트라인(BL)은 제1 인터커넥션(153), 제1 도전성 본딩패드(155), 제2 도전성 본딩패드(231) 및 제2 인터커넥션(230)을 경유하여 트랜지스터(TR)에 접속될 수 있다.
이하, 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법에 대해 설명한다.
도 5a 내지 도 5c는 보호패턴을 형성하는 단계 및 예비 메모리 셀 어레이를 형성하는 단계를 나타낸다.
도 5a를 참조하면, 보호패턴을 형성하는 단계는 기판(101)을 식각하여 홈(101GV)을 형성하는 단계 및 홈(101GV) 내부에 제1 식각 정지막(103), 제2 식각 정지막(105) 및 충진 절연막(107)을 순차로 형성하는 단계를 포함할 수 있다.
기판(101)은 반도체 웨이퍼 일 수 있다. 일 실시 예로서, 기판(101)은 실리콘막을 포함할 수 있다.
제1 식각 정지막(103) 및 제2 식각 정지막(105)은 홈(101GV)의 표면을 따라 순차로 적층될 수 있다. 제1 식각 정지막(103) 및 제2 식각 정지막(105)은 홈(101GV)을 포함하는 기판(101)의 표면을 따라 컨포멀하게 형성될 수 있다. 제1 식각 정지막(103)은 기판(101)에 대한 식각 선택비를 갖는 절연물을 포함할 수 있다.
충진 절연막(107)은 홈(101GV)의 중심영역을 채우도록 제2 식각 정지막(105) 상에 형성될 수 있다. 충진 절연막(107)은 제2 식각 정지막(105)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예로서, 제2 식각 정지막(105)은 실리콘막을 포함할 수 있고, 충진 절연막(107)은 질화막 및 산화막 중 적어도 어느 하나를 포함할 수 있다.
도 5b를 참조하면, 기판(101)이 노출되도록 충진 절연막(107), 제2 식각 정지막(105) 및 제1 식각 정지막(103)을 평탄화할 수 있다. 이로써, 기판(101)의 홈(101GV) 내부를 채우는 보호패턴(110)이 정의될 수 있다. 보호패턴(110)은 홈(101GV) 내부에 잔류되는 충진 절연막(107), 제2 식각 정지막(105), 및 제1 식각 정지막(103)을 포함할 수 있다.
도 5c를 참조하면, 보호패턴(110) 형성 후, 기판(101) 상에 예비 메모리 셀 어레이(PMCA)를 형성할 수 있다. 예비 메모리 셀 어레이(PMCA)는 충진 절연막(107) 상의 게이트 적층체(GST), 게이트 적층체(GST) 및 충진 절연막(107)을 관통하는 홀(120), 및 홀(120) 내부를 채우는 셀 플러그(CPL)를 포함할 수 있다. 셀 플러그(CPL)는 홀(120)의 표면을 따라 연장된 메모리막(121), 메모리막(121) 상의 채널막(123), 홀(120)의 중심영역을 채우는 코어 절연패턴(125P) 및 캡핑패턴(127P), 그리고 캡핑패턴(127P)에 접속된 비트라인(BL)을 포함할 수 있다.
게이트 적층체(GST)는 충진 절연막(107) 상의 제1 층간 절연막(111), 제1 층간 절연막(111) 상에 교대로 적층된 복수의 도전패턴들(113) 및 복수의 제2 층간 절연막들(115)을 포함할 수 있다.
일 실시 예로서, 게이트 적층체(GST)를 형성하는 단계는, 제1 층간 절연막(111)을 형성하는 단계, 제1 층간 절연막(111) 상에 복수의 희생막들(미도시) 및 복수의 제2 층간 절연막들(115)을 교대로 적층하는 단계, 마스크 패턴(미도시)을 식각 베리어로 이용한 식각 공정을 통해 복수의 희생막들(미도시), 복수의 제2 층간 절연막들(115), 제1 층간 절연막(111) 및 충진 절연막(107)을 관통하는 홀(120)을 형성하는 단계, 홀(120) 내부에 셀 플러그(CPL)를 형성하는 단계, 및 복수의 희생막들을 복수의 도전패턴들(113)로 교체하는 단계를 포함할 수 있다. 마스크 패턴은 셀 플러그(CPL) 형성 후 제거될 수 있다.
상기에서, 제1 층간 절연막(111) 및 제2 층간 절연막(115)은 산화막을 포함할 수 있고, 희생막은 산화막에 대한 식각 선택비를 갖는 질화막을 포함할 수 있다. 충진 절연막(107)은 산화막 및 질화막 중 적어도 어느 하나를 포함하므로, 홀(120)을 형성하기 위한 식각공정을 통해 용이하게 제거될 수 있다. 제2 식각 정지막(105)은 산화막, 질화막, 및 충진 절연막(107)에 대한 식각 선택비를 갖는 물질을 포함하므로, 홀(120)을 형성하기 위한 식각공정에 대한 식각 저항성을 갖출 수 있다. 이에 따라, 제2 식각 정지막(105)은 홀(120)을 형성하기 위한 식각 공정 동안 식각 정지막으로 이용될 수 있다.
셀 플러그(CPL)의 메모리막(121)은 도 3b에 도시된 바와 같이 블로킹 절연막(BI), 데이터 저장막(DS) 및 터널 절연막(TI)을 포함할 수 있다. 채널막(123)은 반도체막을 포함할 수 있다. 코어 절연패턴(125P)은 채널막(123)보다 낮은 높이로 형성될 수 있다. 캡핑패턴(127P)은 도 3a 및 도 3b를 참조하여 설명한 바와 같이 도프트 반도체막을 포함할 수 있고, 코어 절연패턴(125P)에 중첩될 수 있다. 캡핑패턴(127P) 내부의 도전형 불순물은 캡핑패턴(127P)에 접촉된 채널막(123)의 측벽으로부터 채널막(123) 내부로 확산될 수 있다.
이어서, 마스크 패턴이 제거된 영역을 제1 절연막(131)으로 채울 수 있다. 셀 플러그(CPL)는 제1 절연막(131)으로 덮일 수 있다.
셀 플러그(CPL)에 접속된 비트라인(BL)을 형성하는 단계는 셀 플러그(CPL)의 캡핑패턴(127P)에 접속된 비트라인-채널간 연결구조(BCC)를 형성하는 단계, 및 비트라인-채널간 연결구조(BCC)에 접속된 비트라인(BL)을 형성하는 단계를 포함할 수 있다. 일 실시 예로서, 비트라인-채널간 연결구조(BCC)를 형성하는 단계는 제1 절연막(131)을 관통하는 제1 도전성 플러그(133)를 형성하는 단계, 제1 도전성 플러그(133) 및 제1 절연막(131)을 덮는 제2 절연막(135)을 형성하는 단계, 제2 절연막(135)을 관통하는 도전성 패드(137)를 형성하는 단계, 도전성 패드(137) 및 제2 절연막(135)을 덮는 제3 절연막(139)을 형성하는 단계, 및 제3 절연막(139)을 관통하는 제2 도전성 플러그(141)를 형성하는 단계를 포함할 수 있다.
비트라인(BL)을 형성하는 단계는 제2 도전성 플러그(141) 및 제3 절연막(139)을 덮는 제4 절연막(143)을 형성하는 단계, 제4 절연막(143)을 관통하고 비트라인-채널간 연결구조(BCC)를 노출하는 트렌치를 형성하는 단계, 및 트렌치를 도전물로 채우는 단계를 포함할 수 있다.
도 6은 제1 인터커넥션 및 제1 도전성 본딩패드를 형성하는 단계를 나타내는 단면도이다.
도 6을 참조하면, 셀 어레이측 절연구조(151)와, 셀 어레이측 절연구조(151) 내에 매립된 제1 인터커넥션(153) 및 제1 도전성 본딩패드(155)가 예비 메모리 셀 어레이 구조(PMCA) 상에 형성될 수 있다.
셀 어레이측 절연구조(151)는 단일층의 절연막 또는 2중층 이상의 절연막들을 포함할 수 있다. 제1 인터커넥션(153)은 비트라인(BL)에 접속될 수 있다. 제1 인터커넥션(153)의 구조는 도면에 도시된 바로 한정되지 않으며, 다양한 구조의 도전패턴을 포함할 수 있다. 제1 도전성 본딩패드(155)는 제1 인터커넥션(153)에 접속될 수 있으며, 셀 어레이측 절연구조(151)로 덮이지 않는 본딩면을 포함할 수 있다.
도 7은 주변회로구조, 제2 인터커넥션 및 제2 도전성 본딩패드를 포함하는 구조에 제1 도전성 본딩패드를 본딩하는 단계를 나타내는 단면도이다.
도 7을 참조하면, 도 4b를 참조하여 상술한 주변회로구조(200), 제2 인터커넥션(230) 및 제2 도전성 본딩패드(231)를 포함하는 구조는 예비 메모리 셀 어레이(PMCA)의 제조공정과 구분된 개별적인 제조공정을 통해 제공될 수 있다. 이로써, 예비 메모리 셀 어레이(PMCA)를 형성하는 단계에서 발생된 열에 의해 주변회로구조(200)가 열화되는 현상이 원천적으로 차단될 수 있다.
제2 인터커넥션(230) 및 제2 도전성 본딩패드(231)는 주변회로구조(200)를 덮는 주변 회로측 절연구조(210) 내부에 매립될 수 있다. 제2 도전성 본딩패드(231)는 제2 인터커넥션(230)을 경유하여 주변회로구조(200)에 접속될 수 있으며, 주변 회로측 절연구조(210) 덮이지 않는 본딩면을 포함할 수 있다.
제1 도전성 본딩패드(155)는 제2 도전성 본딩패드(231)에 본딩될 수 있다. 또한, 주변 회로측 절연구조(210)는 셀 어레이측 절연구조(151)에 본딩될 수 있다.
도 8a 내지 도 8d는 채널막을 노출하는 단계를 나타내는 단면도들이다.
도 8a를 참조하면, 도 7에 도시된 기판(101)의 배면(101BS)으로부터 기판(101)의 일부를 제거함으로써, 제1 식각 정지막(103)을 노출시킬 수 있다. 도 7에 도시된 기판(101)의 배면(101BS)은 게이트 적층체(GST)를 향하는 방향과 상반된 방향을 향하는 기판(101)의 일면으로 정의될 수 있다.
기판(101)의 일부를 제거하는 단계는 화학적기계적연마(CMP; chemical mechanical polishing) 등의 평탄화 공정을 포함할 수 있다. 기판(101)에 대한 식각 선택비를 갖는 제1 식각 정지막(103)이 평탄화 종료시점(end point)를 검출하는데 이용될 수 있으며, 평탄화 공정은 제1 식각 정지막(103) 노출 시 정지될 수 있다. 이로써, 기판(101)의 일부를 제거하는 동안, 채널막(123)은 노출되지 않으며, 채널막(123)은 제1 식각 정지막(103)을 포함하는 보호패턴(110)에 의해 보호될 수 있다.
도 8b를 참조하면, 제2 식각 정지막(105)이 노출되도록, 제1 식각 정지막(103)의 일부를 선택적으로 제거할 수 있다. 이로써, 채널막(123)은 제1 식각 정지막(103)의 일부를 선택적으로 제거하는 동안, 제2 식각 정지막(105)에 의해 보호될 수 있다.
도 8c를 참조하면, 메모리막(121)이 노출되도록, 제2 식각 정지막(105)의 일부를 선택적으로 제거할 수 있다. 이로써, 채널막(123)은 제2 식각 정지막(105)의 일부를 선택적으로 제거하는 동안, 메모리막(121)에 의해 보호될 수 있다.
도 8d를 참조하면, 채널막(123)이 노출되도록, 도 8c에 도시된 메모리막(121)의 일부를 선택적으로 제거할 수 있다. 이로써, 메모리 패턴(121P)이 정의될 수 있다. 잔류되는 기판의 일부는 반도체 패턴(101P)으로 정의될 수 있고, 잔류되는 제1 식각 정지막의 일부는 제1 식각 정지패턴(103P)으로 정의될 수 있고, 잔류되는 제2 식각 정지막의 일부는 제2 식각 정지패턴(105P)으로 정의될 수 있다.
상술한 바와 같이, 기판의 일부를 제거하는 단계, 제1 식각 정지막의 일부를 제거하는 단계, 제2 식각 정지막의 일부를 제거하는 단계 및 메모리막의 일부를 제거하는 단계를 포함하는 복수의 선택적 식각 공정들을 통해 채널막(123)을 노출킬 수 있다. 이러한 방식에 따르면, 1회의 식각 공정을 통해 채널막(123)을 노출시키는 경우에 비해 채널막(123)의 손상을 줄일 수 있으며, 캡핑패턴(125P)이 채널막(123)의 단부(EG)에 의해 밀폐된 상태를 안정적으로 유지할 수 있다. 채널막(123)이 충진 절연막(107)에 의해 지지되므로 외력에 의해 채널막(123)에 크랙이 발생하는 등의 손상을 줄일 수 있다.
도 9는 도프트 반도체막을 형성하는 단계를 나타내는 단면도이다.
도 9를 참조하면, 채널막(123)의 노출된 단부(EG)에 접촉된 도프트 반도체막(185)을 형성할 수 있다. 도프트 반도체막(185)은 도 3a 및 도 3b를 참조하여 설명한 바와 같이 공통소스패턴으로서, 도전성 불순물을 포함할 수 있다.
도프트 반도체막(185)은 충진 절연막(107), 제2 식각 정지패턴(105P), 제1 식각 정지패턴(103P) 및 반도체 패턴(101P)에 중첩되도록 연장될 수 있다. 도프트 반도체막(185)의 도전형 불순물은 채널막(123) 내부로 확산될 수 있다.
도면에 도시되진 않았으나, 도프트 반도체막(185)을 형성하기 전, 채널막(123) 내부에 도전형 불순물을 주입하는 공정이 추가될 수 있다. 실리콘을 포함하는 제2 식각 정지 패턴(105P) 및 반도체 패턴(101P)은 도프트 반도체막(185)에 의해 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따르면, 코어 절연패턴(125P)과 도프트 반도체막(185)의 접촉은 채널막(123)의 단부(EG)에 의해 차단될 수 있다. 이에 따라, 채널막(123)의 단부(EG)에 인접한 코어 절연패턴(125P) 일부 내부에 보이드 또는 심이 잔류되더라도, 채널막(123)의 단부(EG)에 의해 도프트 반도체막(185)이 보이드 또는 심 내부로 침투하는 불량이 개선될 수 있다. 그 결과, 보이드 또는 심 내부로 침투한 도프트 반도체막으로 인한 누설 전류가 개선될 수 있으므로 반도체 메모리 장치의 동작 신뢰성이 향상될 수 있다.
도프트 반도체막(185) 형성 후, 도 4a에 도시된 금속 배리어막(191) 및 금속막(193)을 형성하기 위한 후속 공정이 수행될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 비트라인과 공통소스패턴 사이에 접속된 채널막, 채널막의 제1 부분을 감싸는 충진 절연막, 비트라인과 충진 절연막 사이의 채널막의 제2 부분을 감싸는 게이트 적층체, 상기 충진 절연막의 측벽 상의 제1 식각 정지패턴, 제1 식각 정지패턴과 상기 충진 절연막 사이의 제2 식각 정지패턴, 및 상기 게이트 적층체와 상기 채널막 사이의 메모리 패턴을 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 비트라인과 공통소스패턴 사이에 접속된 채널막, 채널막의 제1 부분을 감싸는 충진 절연막, 비트라인과 충진 절연막 사이의 채널막의 제2 부분을 감싸는 게이트 적층체, 상기 충진 절연막의 측벽 상의 제1 식각 정지패턴, 제1 식각 정지패턴과 상기 충진 절연막 사이의 제2 식각 정지패턴, 및 상기 게이트 적층체와 상기 채널막 사이의 메모리 패턴을 포함할 수 있다.
메모리 컨트롤러(1211)는 도 10을 참조하여 상술한 메모리 컨트롤러(1110)와 동일하게 구성될 수 있다.
BL: 비트라인 CSL: 공통소스패턴
123: 채널막 107: 충진 절연막
GST: 게이트 적층체 103P: 제1 식각 정지패턴
105P: 제2 식각 정지패턴 101P: 반도체 패턴
121P: 메모리 패턴 125P: 코어 절연패턴
101: 기판 101GV: 홈
103: 제1 식각 정지막 105: 제2 식각 정지막
120: 홀 PMCA: 예비 메모리 셀 어레이

Claims (20)

  1. 비트라인;
    상기 비트라인 상의 공통소스패턴;
    상기 공통소스패턴에 접촉되고, 상기 비트라인을 향해 연장된 채널막;
    상기 비트라인과 상기 공통소스패턴 사이에 배치되고, 상기 채널막의 제1 부분을 감싸는 충진 절연막;
    상기 비트라인과 상기 충진 절연막 사이에 배치되고, 상기 채널막의 제2 부분을 감싸는 게이트 적층체;
    상기 충진 절연막의 측벽 상의 제1 식각 정지패턴;
    상기 제1 식각 정지패턴과 상기 충진 절연막 사이의 제2 식각 정지패턴; 및
    상기 게이트 적층체와 상기 채널막 사이의 메모리 패턴을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 충진 절연막은 상기 제2 식각 정지패턴에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 충진 절연막은 질화막 및 산화막 중 적어도 어느 하나를 포함하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제2 식각 정지패턴은 실리콘막을 포함하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 식각 정지패턴은 반도체 웨이퍼에 대한 식각 선택비를 갖는 절연물을 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제1 식각 정지패턴은 산화막을 포함하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1 식각 정지패턴과 상기 제2 식각 정지패턴은 상기 충진 절연막과 실질적으로 동일한 레벨에 배치된 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 게이트 적층체는 상기 제1 식각 정지패턴과 상기 제2 식각 정지패턴에 중첩되도록 연장된 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제1 식각 정지패턴의 측벽 상의 반도체 패턴을 더 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 게이트 적층체는 상기 반도체 패턴에 중첩되도록 연장된 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 채널막의 중심영역에 배치된 코어 절연패턴을 더 포함하고,
    상기 채널막은 상기 코어 절연패턴과 상기 공통소스패턴 사이로 연장된 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 공통소스패턴은 상기 채널막에 접촉된 도프트 반도체막을 포함하고,
    상기 도프트 반도체막은 상기 채널막을 사이에 두고 코어 절연패턴에 중첩된 반도체 메모리 장치.
  13. 기판에 홈(groove)을 형성하는 단계;
    상기 홈의 표면을 따라 제1 식각 정지막 및 제2 식각 정지막을 순차로 적층하는 단계;
    상기 홈의 중심영역이 채워지도록, 상기 제2 식각 정지막 상에 충진 절연막을 형성하는 단계;
    상기 충진 절연막 상의 게이트 적층체, 상기 게이트 적층체 및 상기 충진 절연막을 관통하는 홀, 상기 홀의 표면을 따라 연장된 메모리막 및 상기 메모리막 상의 채널막을 포함하는 예비 메모리 셀 어레이를 형성하는 단계;
    상기 게이트 적층체를 향하는 방향과 상반된 방향을 향하는 상기 기판의 배면으로부터 상기 기판의 일부를 제거함으로써, 상기 제1 식각 정지막을 노출하는 단계;
    상기 제2 식각 정지막이 노출되도록 상기 제1 식각 정지막의 일부를 선택적으로 제거하는 단계;
    상기 메모리막이 노출되도록 상기 제2 식각 정지막의 일부를 선택적으로 제거하는 단계; 및
    상기 채널막이 노출되도록 상기 메모리막의 일부를 선택적으로 제거하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  14. 제 13 항에 있어서,
    상기 채널막의 노출된 부분에 접촉된 도프트 반도체막을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 도프트 반도체막은 상기 충진 절연막, 상기 제2 식각 정지막, 상기 제1 식각 정지막 및 상기 기판에 중첩되도록 연장된 반도체 메모리 장치의 제조방법.
  16. 제 13 항에 있어서,
    상기 충진 절연막은 상기 제2 식각 정지막에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 메모리 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 충진 절연막은 질화막 및 산화막 중 적어도 어느 하나를 포함하는 반도체 메모리 장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 제2 식각 정지막은 실리콘막을 포함하는 반도체 메모리 장치의 제조방법.
  19. 제 13 항에 있어서,
    상기 제1 식각 정지막은 상기 기판에 대한 식각 선택비를 갖는 절연물을 포함하는 반도체 메모리 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제1 식각 정지막은 산화막을 포함하는 반도체 메모리 장치의 제조방법.
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